JP2724781B2 - 誤り率検出回路 - Google Patents
誤り率検出回路Info
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- JP2724781B2 JP2724781B2 JP4003086A JP308692A JP2724781B2 JP 2724781 B2 JP2724781 B2 JP 2724781B2 JP 4003086 A JP4003086 A JP 4003086A JP 308692 A JP308692 A JP 308692A JP 2724781 B2 JP2724781 B2 JP 2724781B2
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- Japan
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- output
- circuit
- error rate
- gate
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- Detection And Prevention Of Errors In Transmission (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はシリアルデータの誤り
率、例えば通信回線を伝送されてきたデータの誤り率
（回線誤り率）を検出する回路に関する。
率、例えば通信回線を伝送されてきたデータの誤り率
（回線誤り率）を検出する回路に関する。
【０００２】
【従来の技術】図１は従来の回路誤り率検出回路のブロ
ック図である。伝送データのビットに同期するクロック
CLK が分周回路１に入力され、その10-5，10-6，10-7，
10-8の４つの分周出力が作成され、その出力パルス信号
はセレクタ２へ入力される。セレクタ２は検出すべき誤
り率に応じて４つのパルスのうちのいずれか１つを選択
出力するように設定されており、出力パルス信号は分周
回路１のリセット端子RST 及び連続回数検出回路５のク
ロック端子CKへ与えられるとともに、ディレイ回路３へ
入力される。
ック図である。伝送データのビットに同期するクロック
CLK が分周回路１に入力され、その10-5，10-6，10-7，
10-8の４つの分周出力が作成され、その出力パルス信号
はセレクタ２へ入力される。セレクタ２は検出すべき誤
り率に応じて４つのパルスのうちのいずれか１つを選択
出力するように設定されており、出力パルス信号は分周
回路１のリセット端子RST 及び連続回数検出回路５のク
ロック端子CKへ与えられるとともに、ディレイ回路３へ
入力される。
【０００３】伝送データ中のエラーは図示しない誤り検
出回路で検出され、エラービットに対応するエラーパル
スEPがここから出力され、カウンタ４へ計数対象として
入力される。ディレイ回路３出力はカウンタ４のリセッ
ト端子RST へ与えられている。カウンタ４はその計数値
がＮになった場合に "Ｈ" レベルの出力を発するもので
あり、この出力信号は連続回数検出回路５へ入力されて
いる。連続回数検出回路５はフリップフロップ等を組合
せてなり、クロック端子CKに信号が入力されたタイミン
グの入力を順次記憶していき、 "Ｈ" レベル信号がＭ回
連続した場合に"Ｈ" レベルのアラーム信号ALM を出力
するものである。
出回路で検出され、エラービットに対応するエラーパル
スEPがここから出力され、カウンタ４へ計数対象として
入力される。ディレイ回路３出力はカウンタ４のリセッ
ト端子RST へ与えられている。カウンタ４はその計数値
がＮになった場合に "Ｈ" レベルの出力を発するもので
あり、この出力信号は連続回数検出回路５へ入力されて
いる。連続回数検出回路５はフリップフロップ等を組合
せてなり、クロック端子CKに信号が入力されたタイミン
グの入力を順次記憶していき、 "Ｈ" レベル信号がＭ回
連続した場合に"Ｈ" レベルのアラーム信号ALM を出力
するものである。
【０００４】次にこの従来回路の動作をＮ＝50、Ｍ＝
２、セレクタ２での選択パルス信号が10-7分周のもので
ある場合につき説明する。図２はこの場合のタイムチャ
ートを示し、エラーパルスEPが図２(1) のように現れる
と、カウンタ４出力は、計数値が50になったところで図
２(2) に示すように "Ｈ" レベルとなり、図２(3) に示
すセレクタ２出力で連続回数検出回路５は１周期内にエ
ラーパルスEPの発生個数が50以上であったことが１回あ
ったことを検出することになる〔図２(4) 〕。これから
ディレイ回路３に設定した時間分遅れてカウンタ４がリ
セットされ、再び計数を開始し、次の周期で再度エラー
パルスEPが50個以上発生したときには連続回数検出回路
５が２回連続を検出し、アラーム信号ALM を出力する
〔図２(4) 〕。
２、セレクタ２での選択パルス信号が10-7分周のもので
ある場合につき説明する。図２はこの場合のタイムチャ
ートを示し、エラーパルスEPが図２(1) のように現れる
と、カウンタ４出力は、計数値が50になったところで図
２(2) に示すように "Ｈ" レベルとなり、図２(3) に示
すセレクタ２出力で連続回数検出回路５は１周期内にエ
ラーパルスEPの発生個数が50以上であったことが１回あ
ったことを検出することになる〔図２(4) 〕。これから
ディレイ回路３に設定した時間分遅れてカウンタ４がリ
セットされ、再び計数を開始し、次の周期で再度エラー
パルスEPが50個以上発生したときには連続回数検出回路
５が２回連続を検出し、アラーム信号ALM を出力する
〔図２(4) 〕。
【０００５】
【発明が解決しようとする課題】然るところ通信ライン
の予備ラインへの切換時等のように、特殊な状況下で
は、監視対象のデータの誤り率が高くなる。例えば10-5
のオーダになることがある。このような場合には上述の
動作により10-7オーダの検出ができるが、検出に要する
時間はこの分周パルス信号の周期に見合ったもの（図２
の例では２周期分）となり、より多数のエラーパルスEP
が現れている状況をより早く報知したいとの要求に応え
得ない。勿論セレクタ２の出力として10-5の分周出力を
選択すればその２周期分で検出できるが、このような設
定にしておくと常時の10-7オーダでの検出ができない。
の予備ラインへの切換時等のように、特殊な状況下で
は、監視対象のデータの誤り率が高くなる。例えば10-5
のオーダになることがある。このような場合には上述の
動作により10-7オーダの検出ができるが、検出に要する
時間はこの分周パルス信号の周期に見合ったもの（図２
の例では２周期分）となり、より多数のエラーパルスEP
が現れている状況をより早く報知したいとの要求に応え
得ない。勿論セレクタ２の出力として10-5の分周出力を
選択すればその２周期分で検出できるが、このような設
定にしておくと常時の10-7オーダでの検出ができない。
【０００６】本発明はこのように常時よりも誤り率が高
まった場合には、より早くアラーム信号を発せしめるこ
とを可能とする誤り率検出回路を提供することを目的と
する。
まった場合には、より早くアラーム信号を発せしめるこ
とを可能とする誤り率検出回路を提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明に係る誤り率検出
回路は、相異なる周期のパルス信号複数を発生するパル
ス信号発生回路と、前記パルス信号のうちの１つを選択
する選択回路と、選択したパルス信号の１周期内に発生
するデータ誤りを計数し、これが所定数に達すると信号
を出力するカウンタと、該カウンタの出力周期の連続回
数が予め定めた回数であることを検出して信号を出力す
る連続回数検出回路とを備えた誤り率検出回路におい
て、前記パルス信号発生回路が発生したパルス信号を入
力とするORゲートと、該ORゲートの出力及び前記カウン
タの出力を入力とするAND ゲートとを備え、該AND ゲー
トの出力又は前記選択回路が選択したパルス信号のうち
早く発生したものによって前記連続回数検出回路におけ
る連続回数の計数を行わしめるべくなしたことを特徴と
する。
回路は、相異なる周期のパルス信号複数を発生するパル
ス信号発生回路と、前記パルス信号のうちの１つを選択
する選択回路と、選択したパルス信号の１周期内に発生
するデータ誤りを計数し、これが所定数に達すると信号
を出力するカウンタと、該カウンタの出力周期の連続回
数が予め定めた回数であることを検出して信号を出力す
る連続回数検出回路とを備えた誤り率検出回路におい
て、前記パルス信号発生回路が発生したパルス信号を入
力とするORゲートと、該ORゲートの出力及び前記カウン
タの出力を入力とするAND ゲートとを備え、該AND ゲー
トの出力又は前記選択回路が選択したパルス信号のうち
早く発生したものによって前記連続回数検出回路におけ
る連続回数の計数を行わしめるべくなしたことを特徴と
する。
【０００８】
【作用】相異なる周期のパルス信号複数を発生するパル
ス信号発生回路が発生したパルス信号から選択回路で選
択したパルス信号に基づき、連続回数検出回路により所
定数の誤りが発生する連続回数を計数していくが、一方
誤り率が高くなった場合は常時の選択したパルス信号よ
り短周期のパルス信号を含む信号を入力とするORゲート
の出力と、カウンタの出力とを入力とするAND ゲートの
出力と、前記選択回路で選択したパルス信号とのうちよ
り早く発生したものによって連続回数の計数を行わせる
ことで、正確かつ迅速にアラーム信号を出力することが
できる。
ス信号発生回路が発生したパルス信号から選択回路で選
択したパルス信号に基づき、連続回数検出回路により所
定数の誤りが発生する連続回数を計数していくが、一方
誤り率が高くなった場合は常時の選択したパルス信号よ
り短周期のパルス信号を含む信号を入力とするORゲート
の出力と、カウンタの出力とを入力とするAND ゲートの
出力と、前記選択回路で選択したパルス信号とのうちよ
り早く発生したものによって連続回数の計数を行わせる
ことで、正確かつ迅速にアラーム信号を出力することが
できる。
【０００９】
【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図３は本発明の回路誤り率検出回路のブロ
ック図である。伝送データのビットに同期するクロック
CLK が分周回路１に入力され、その10-5，10-6，10-7，
10-8の４つの分周出力が作成され、その出力パルス信号
はセレクタ２及びORゲート６へ入力される。セレクタ２
で10-7出力を選択する場合は10-5，10-6の分周出力、つ
まりより短周期のパルス信号のみを入力とするORゲート
でよい。セレクタ２は検出すべき誤り率に応じて４つの
パルスのうちのいずれか１つを選択出力するように設定
されており、出力パルス信号はORゲート８へ入力されて
いる。ORゲート６には分周回路１が発生したパルス信号
の全てが入力され、その出力は後述するカウンタ４の出
力と共にAND ゲート７へ入力されており、AND ゲート７
出力はORゲート８の他入力となっている。ORゲート８出
力は分周回路１のリセット端子RST 及び連続回数検出回
路５のクロック端子CKへ与えられるとともに、ディレイ
回路３へ入力される。
て詳述する。図３は本発明の回路誤り率検出回路のブロ
ック図である。伝送データのビットに同期するクロック
CLK が分周回路１に入力され、その10-5，10-6，10-7，
10-8の４つの分周出力が作成され、その出力パルス信号
はセレクタ２及びORゲート６へ入力される。セレクタ２
で10-7出力を選択する場合は10-5，10-6の分周出力、つ
まりより短周期のパルス信号のみを入力とするORゲート
でよい。セレクタ２は検出すべき誤り率に応じて４つの
パルスのうちのいずれか１つを選択出力するように設定
されており、出力パルス信号はORゲート８へ入力されて
いる。ORゲート６には分周回路１が発生したパルス信号
の全てが入力され、その出力は後述するカウンタ４の出
力と共にAND ゲート７へ入力されており、AND ゲート７
出力はORゲート８の他入力となっている。ORゲート８出
力は分周回路１のリセット端子RST 及び連続回数検出回
路５のクロック端子CKへ与えられるとともに、ディレイ
回路３へ入力される。
【００１０】伝送データ中のエラーは図示しない誤り検
出回路で検出され、エラービットに対応するエラーパル
スEPがここから出力され、カウンタ４へ計数対象として
入力される。ディレイ回路３出力はカウンタ４のリセッ
ト端子RST へ与えられている。カウンタ４はその計数値
がＮになった場合に "Ｈ" レベルの出力を発するもので
あり、この出力信号は連続回数検出回路５へ入力される
と共に前述したようにAND ゲート７へ入力される。連続
回数検出回路５はフリップフロップ等を組合せてなり、
クロック端子CKに信号が入力されたタイミングの入力を
順次記憶していき、 "Ｈ" レベル信号がＭ回連続した場
合に "Ｈ" レベルのアラーム信号ALM を出力するもので
ある。
出回路で検出され、エラービットに対応するエラーパル
スEPがここから出力され、カウンタ４へ計数対象として
入力される。ディレイ回路３出力はカウンタ４のリセッ
ト端子RST へ与えられている。カウンタ４はその計数値
がＮになった場合に "Ｈ" レベルの出力を発するもので
あり、この出力信号は連続回数検出回路５へ入力される
と共に前述したようにAND ゲート７へ入力される。連続
回数検出回路５はフリップフロップ等を組合せてなり、
クロック端子CKに信号が入力されたタイミングの入力を
順次記憶していき、 "Ｈ" レベル信号がＭ回連続した場
合に "Ｈ" レベルのアラーム信号ALM を出力するもので
ある。
【００１１】つまりORゲート６，８、AND ゲート７に係
る部分のみが従来回路と異なるのである。さてＮ＝50，
Ｍ＝２、選択分周出力10-7とした場合において、エラー
パルスEPの発生状況が図２に示すような状況であるとき
は従来装置と全く同様に動作する。これに対して図４
(1) に示すように10-6の分周出力の周期で５０個を超え
るエラーパルスEPが入力される場合はカウンタ４が50個
を計数したところで、その出力を "Ｈ" とし〔図４(2)
〕、このときのORゲート６出力〔図４(3) 〕はAND ゲ
ート７を通過し〔図４(4) 〕、これにより連続回数検出
回路５は１回を計数する。そしてディレイ回路３の働き
により少し遅れてカウンタ４がリセットされる。
る部分のみが従来回路と異なるのである。さてＮ＝50，
Ｍ＝２、選択分周出力10-7とした場合において、エラー
パルスEPの発生状況が図２に示すような状況であるとき
は従来装置と全く同様に動作する。これに対して図４
(1) に示すように10-6の分周出力の周期で５０個を超え
るエラーパルスEPが入力される場合はカウンタ４が50個
を計数したところで、その出力を "Ｈ" とし〔図４(2)
〕、このときのORゲート６出力〔図４(3) 〕はAND ゲ
ート７を通過し〔図４(4) 〕、これにより連続回数検出
回路５は１回を計数する。そしてディレイ回路３の働き
により少し遅れてカウンタ４がリセットされる。
【００１２】次の周期で同様にエラーパルスEPが入力さ
れると同様の動作を繰返し、これによって連続回数検出
回路５は２回を検出し、図４(5) に示すようにアラーム
信号ALM を出力する。つまり10-6の分周回路１出力の２
周期分でアラーム信号ALM が出力されるのである。図１
に示す回路では図４(1) に示すような多数のエラーパル
スEPが入力された場合でも図４(6) に示す10-7の分周回
路出力によってその２周期分でアラーム信号ALM 〔図４
(7) 〕が出力されるから、本願発明の回路と従来の回路
とを比較すると時間Ｔ、つまり１桁分早くアラーム信号
を得ることが可能となる。勿論エラーパルスEPが更に１
桁高い頻度で発生する場合は、それに見合ってもう１桁
分早くアラーム信号ALM を得ることができる。
れると同様の動作を繰返し、これによって連続回数検出
回路５は２回を検出し、図４(5) に示すようにアラーム
信号ALM を出力する。つまり10-6の分周回路１出力の２
周期分でアラーム信号ALM が出力されるのである。図１
に示す回路では図４(1) に示すような多数のエラーパル
スEPが入力された場合でも図４(6) に示す10-7の分周回
路出力によってその２周期分でアラーム信号ALM 〔図４
(7) 〕が出力されるから、本願発明の回路と従来の回路
とを比較すると時間Ｔ、つまり１桁分早くアラーム信号
を得ることが可能となる。勿論エラーパルスEPが更に１
桁高い頻度で発生する場合は、それに見合ってもう１桁
分早くアラーム信号ALM を得ることができる。
【００１３】
【発明の効果】このように本発明による場合は、パルス
発生回路によって、相異なる周期の複数のパルス信号を
発生させ、このうちから選択回路によってパルス信号を
選択して出力させる一方、発生したパルス信号を入力と
するORゲートの出力とエラーパルスを計数して所定数に
なると信号を出力するカウンタの出力とを入力とするAN
D ゲートの出力と前記選択回路の出力とのうち、早く発
生したものによって、カウンタ出力の連続回路の計数を
行うこととしたから、誤り率が変化しても、選択回路に
おける選択パルス信号を変えることなく、簡単な構成で
誤り率が高くなるに伴って誤り率に見合った検出時間で
早期にアラーム信号を得ることができるので伝送路に特
別な事情が生じて誤り率が高くなったような場合に速や
かにこれに対応でき、また常時はそれよりも低い誤り率
の監視もすることができる優れた効果を奏する。
発生回路によって、相異なる周期の複数のパルス信号を
発生させ、このうちから選択回路によってパルス信号を
選択して出力させる一方、発生したパルス信号を入力と
するORゲートの出力とエラーパルスを計数して所定数に
なると信号を出力するカウンタの出力とを入力とするAN
D ゲートの出力と前記選択回路の出力とのうち、早く発
生したものによって、カウンタ出力の連続回路の計数を
行うこととしたから、誤り率が変化しても、選択回路に
おける選択パルス信号を変えることなく、簡単な構成で
誤り率が高くなるに伴って誤り率に見合った検出時間で
早期にアラーム信号を得ることができるので伝送路に特
別な事情が生じて誤り率が高くなったような場合に速や
かにこれに対応でき、また常時はそれよりも低い誤り率
の監視もすることができる優れた効果を奏する。
【図１】従来回路のブロック図である。
【図２】従来回路のタイムチャートである。
【図３】本発明回路のブロック図である。
【図４】本発明回路のタイムチャートである。
１ 分周回路 ２ セレクタ ４ カウンタ ５ 連続回数検出回路 ７ AND ゲート
Claims (1)
- 【請求項１】 相異なる周期のパルス信号複数を発生す
るパルス信号発生回路と、前記パルス信号のうちの１つ
を選択する選択回路と、選択したパルス信号の１周期内
に発生するデータ誤りを計数し、これが所定数に達する
と信号を出力するカウンタと、該カウンタの出力周期の
連続回数が予め定めた回数であることを検出して信号を
出力する連続回数検出回路とを備えた誤り率検出回路に
おいて、前記パルス信号発生回路が発生したパルス信号
を入力とするORゲートと、該ORゲートの出力及び前記カ
ウンタの出力を入力とするAND ゲートとを備え、該AND
ゲートの出力又は前記選択回路が選択したパルス信号の
うち早く発生したものによって前記連続回数検出回路に
おける連続回数の計数を行わしめるべくなしたことを特
徴とする誤り率検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003086A JP2724781B2 (ja) | 1992-01-10 | 1992-01-10 | 誤り率検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003086A JP2724781B2 (ja) | 1992-01-10 | 1992-01-10 | 誤り率検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191384A JPH05191384A (ja) | 1993-07-30 |
| JP2724781B2 true JP2724781B2 (ja) | 1998-03-09 |
Family
ID=11547537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003086A Expired - Fee Related JP2724781B2 (ja) | 1992-01-10 | 1992-01-10 | 誤り率検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2724781B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003018130A (ja) * | 2001-06-28 | 2003-01-17 | Hitachi Kokusai Electric Inc | 通信誤り率検出装置 |
| JP4957905B2 (ja) * | 2007-07-18 | 2012-06-20 | 日本電気株式会社 | 回線監視装置およびプログラム、並びに、回線監視方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135540A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Bit error detector |
| JPS60169222A (ja) * | 1984-02-13 | 1985-09-02 | Nec Corp | 誤り計数回路 |
-
1992
- 1992-01-10 JP JP4003086A patent/JP2724781B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05191384A (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971104 |
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