JP2000124779A

JP2000124779A - 遅延ロックループ回路

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Publication number: JP2000124779A
Application number: JP10291835A
Authority: JP
Inventors: Hiroshi Yanagiuchi; 弘柳内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-10-14
Filing date: 1998-10-14
Publication date: 2000-04-28

Abstract

(57)【要約】【課題】ロックアップタイムを短縮でき、出力周波数
の精度を向上できる遅延ロックループ回路を提供する。【解決手段】クロック制御回路５０は基準クロックＣ
Ｋ_Rに応じてクロック信号ｃｋ０，ｃｋ１およびｃｋ２
を出力し、位相比較器１０はクロック信号ｃｋ２とマス
ク回路８０からのマスク信号Ｓ_mkとの位相を比較し、比
較結果に応じてアップ信号Ｓ_upまたはダウン信号Ｓ_dwを
出力し、カウンタ２０は信号Ｓ_up／Ｓ_dwに応じてカウン
ト値を最上位ビットから最下位ビットまで順次決定し、
遅延回路３０はカウント値に基づいた遅延時間でクロッ
ク信号ｃｋ１を遅延して、クロックツリー４０は遅延回
路３０の出力信号をさらに遅延した遅延信号Ｓ_Bをマス
ク回路８０を介して位相比較器１０に出力する。ロック
状態に達したあと、カウンタ２０は位相比較の結果に応
じてカウント値を最下位ビットから変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路などの外
部回路から帰還される出力信号の位相に応じて入力信号
に対して所定の位相差を持つ遅延信号を発生する遅延ロ
ックループ回路、特にディジタル制御遅延ロックループ
回路に関するものである。

【０００２】

【従来の技術】遅延ロックループ回路は、所定の遅延時
間を有する外部回路、例えば、クロックツリー（Clock
tree）の出力信号と外部から供給される基準クロック信
号との位相差に応じて、当該基準クロック信号に対して
所定の位相差を持つ遅延クロック信号を発生し、クロッ
クツリーに供給することにより、当該クロックツリーの
出力信号と上記基準クロック信号との位相を同期するよ
うに制御する回路である。

【０００３】図１５は通常の遅延ロックループ回路の一
構成例を示している。図示のように、遅延ロックループ
回路は位相比較器１０ａ、カウンタ２０ａ、遅延回路３
０ａ（第１の遅延回路）およびクロックツリー４０（第
２の遅延回路）により構成されている。クロックツリー
４０は、遅延回路３０ａからのクロック信号ＣＫ_Oに応
じて動作する回路である。クロックツリー４０により、
入力されるクロック信号ＣＫ_Oに対して、所定の時間ｔ
_dだけ遅れた遅延クロック信号ＣＫ_Dを出力する。

【０００４】位相比較器１０ａは、外部から入力された
基準クロックＣＫ_Rとクロックツリー４０からの遅延ク
ロック信号ＣＫ_Dとの位相を比較し、これらのクロック
信号の位相差に応じて、アップ信号Ｓ_upまはたダウン信
号Ｓ_dwの何れかを出力する。カウンタ２０ａは、位相比
較器１０ａからのアップ信号Ｓ_upまたはダウン信号Ｓ_dw
に応じてカウンタアップまたはカウントダウンし、ｍビ
ットのカウント値Ｍを出力する。遅延回路３０ａは、カ
ウンタ２０ａのカウント値Ｍに応じて遅延時間ｔ_D1を設
定し、当該設定された遅延時間ｔ_D1で基準クロックＣＫ
_Rを遅らせた遅延クロック信号ＣＫ_Oが出力される。

【０００５】上述したような構成を有する遅延ロックル
ープ回路において、図１６に示すように、基準クロック
ＣＫ_Rに対して、クロックツリー４０を介して帰還され
た遅延クロック信号ＣＫ_Dの位相が一致するように、遅
延回路３０ａの遅延時間ｔ_D1が制御される。即ち、基準
クロックＣＫ_Rの周期をＴ_Rとし、クロックツリーの遅
延時間をｔ_Dとすると、次式が満足される。

【０００６】

【数１】Ｔ_R＝ｔ_D1＋ｔ_D …（１）

【０００７】

【発明が解決しようとする課題】ところで、上述した従
来の遅延ロックループ回路において、種々の問題があ
る。以下、図１７を参照して説明する。図１７は、遅延
回路３０ａの遅延時間ｔ_D1の変化量（ステップ）と遅延
ロックループ回路がロック状態に達するまでの所要時間
の関係を示している。同図（ａ）に示すように、遅延回
路３０ａの遅延時間ｔ_D1の変化量が小さい場合に、遅延
ロックループ回路がロックするのに最も時間がかかる場
合は、基準クロックＣＫ _Rの周波数ｆ_Rに対して、２ⁿ
／ｆ_Rの時間を要する。

【０００８】また、同図（ｂ）のようにあらかじめ、遅
延回路３０ａの遅延時間ｔ_D1が予想した目標遅延時間ｄ
₀に近い値ｄ_priとなるようにカウンタ２０ａの初期値
を適宜にセットする場合もあるが、半導体のバラツキや
動作条件に依存するし、目標遅延時間ｄ₀が変化すれ
ば、その効果は薄らいでしまう。よって、従来では、遅
延ロックループ回路がロック状態に達するまでの時間
（ロックアップタイムとも呼ばれる）を短くするため
に、カウンタのビット数を少なくすることで対応してき
た。

【０００９】しかし、カウンタのビット数を少なくする
と、カウント値の１ビットの変化に対する遅延時間ｔ_D1
の変化量が大きくなり、図１７（ａ）に示すように、遅
延回路３０ａの遅延時間ｔ_D1が周期的に変化し、一定の
値に収束することができなくなるという不利益がある。

【００１０】また、一般的なカウンタでその出力に対応
して、遅延回路３０ａの遅延時間ｔ_D1を制御する場合に
は、各ビットに対して遅延ステップ（delay step）の重
み付けをしているが、この遅延ステップが大きい場合に
は、大きな出力ジッタを生じるため、ＤＬＬ（遅延ロッ
クループ回路）の出力周波数の精度を考慮すれば、遅延
ステップはできる限り小さくする必要があり、この場合
にはカウンタのビット数を多くする必要がある。上記の
ようにカウンタのビット数という点において、ディジタ
ルＤＬＬのロックアップタイムの短縮と、ディジタルＤ
ＬＬの出力周波数の精度向上（出力ジッタを抑える）と
は相反するもので、同時に改善することはできなかっ
た。

【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ロックアップタイムを短縮で
き、且つ出力周波数の精度を向上できる遅延ロックルー
プ回路を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明の遅延ロックループ回路は、基準信号と比較
対象信号との位相を比較し、当該比較結果に応じた位相
差信号を出力する位相比較回路と、上記位相差信号に基
づいてカウントを行い、上記比較対象信号と上記基準信
号との位相が同期するまで上記位相差信号に応じてカウ
ント値の最上位ビットから最下位ビットまで順次決定
し、上記比較対象信号と上記基準信号との位相が同期し
たあと、上記位相差信号に応じて最下位ビットから最上
位ビットに向かってカウント値を制御するカウンタと、
上記カウンタのカウント値に応じて遅延時間を設定し、
上記基準信号を当該設定された遅延時間だけ遅らせて出
力する第１の遅延回路と、上記第１の遅延回路の出力信
号に所定の遅延時間を与えて遅延信号を発生し、当該遅
延信号を上記比較対象信号として上記位相比較回路に出
力する第２の遅延回路とを有する。

【００１３】また、本発明の遅延ロックループ回路は、
基準信号に基づき、第１、第２および第３のクロック信
号を生成するクロック生成回路と、上記第３のクロック
信号と比較対象信号との位相を比較し、当該比較結果に
応じた位相差信号を出力する位相比較回路と、上記第１
のクロック信号の入力毎に上記位相差信号に基づきカウ
ントを行い、上記比較対象信号と上記第３のクロック信
号との位相が同期するまで上記位相差信号に応じてカウ
ント値の最上位ビットから最下位ビットまで順次決定
し、上記比較対象信号と上記第３のクロック信号との位
相が同期したあと、上記位相差信号に応じて最下位ビッ
トから最上位ビットに向かってカウント値を制御するカ
ウンタと、上記カウンタのカウント値に応じて遅延時間
を設定し、上記第２のクロック信号を当該設定された遅
延時間だけ遅らせて出力する第１の遅延回路と、上記第
１の遅延回路の出力信号に所定の遅延時間を与えて遅延
信号を発生し、当該遅延信号を上記比較対象信号として
上記位相比較回路に出力する第２の遅延回路とを有す
る。

【００１４】また、本発明では、好適には、上記第２の
クロック信号に対して上記第２の遅延回路から出力され
る上記位相比較信号の位相ずれがπ以上にあるか否かを
判定し、判定結果に応じて反転制御信号を出力する反転
判定回路と、上記反転制御信号に応じて上記第１の遅延
回路の出力信号またはその反転信号の何れかを選択し、
選択した信号を上記遅延信号として出力する選択回路と
を有する。

【００１５】また、本発明では、好適には、上記カウン
タのカウント値および上記位相比較回路から位相差信号
に応じて誤動作を検出する誤動作検出回路と、上記誤動
作検出回路の検出信号に応じて上記クロック生成回路を
リセットするリセット回路とを有し、上記誤動作検出回
路は、上記カウンタのカウント値が最大値に達したとき
当該カウント値をさらに増加させる上記位相差信号を連
続して所定の回数受けたとき、または上記カウンタのカ
ウント値が最小値にあるとき当該カウント値をさらに低
減させる上記位相差信号を連続して所定の回数を受けた
とき、誤動作と判定する。

【００１６】また、本発明では、好適には、上記クロッ
ク生成回路は、上記比較対象信号と上記第３のクロック
信号との位相が同期するまで上記基準信号の１／２の周
波数を持つ上記第２のクロック信号を生成し、上記比較
対象信号と上記第３のクロック信号との位相が同期した
あと、上記基準信号と同じ周波数を持つ上記第２のクロ
ック信号を出力する。

【００１７】さらに、本発明では、好適には、上記第２
の遅延回路の出力信号の周波数を１／２に分周した分周
信号を生成する分周回路と、上記比較対象信号と上記第
３のクロック信号との位相が同期するまで上記第２の遅
延回路の出力信号を選択し、上記比較対象信号と上記第
３のクロック信号との位相が同期したあと、上記分周回
路からの分周信号を選択し、選択信号を上記比較対象信
号として上記位相比較回路に出力する選択回路とを有す
る。

【００１８】本発明によれば、外部回路などで構成され
ている第２の遅延回路の出力信号、即ち、比較対象信号
と基準信号との位相が比較され、これらの信号の位相差
に応じて基準信号が遅延され、遅延信号が第２の遅延回
路に供給される。カウンタにおいて、比較対象信号と基
準信号との位相が同期するまで、位相比較回路からの位
相差信号に応じてカウンタの最上位ビットから最下位ビ
ットまで順次決定され、比較対象信号と基準信号との位
相が同期したあと、位相比較回路からの位相差信号に応
じてカウント値の最下位ビットから最上位ビットに向か
って変更される。第１の遅延回路により、カウント値に
応じて設定された遅延時間で基準信号を遅らせた遅延信
号が第２の遅延回路に供給される。

【００１９】

【発明の実施の形態】図１は本発明に係る遅延ロックル
ープ回路の一実施形態を示す回路図である。図示のよう
に、本実施形態の遅延ロックループ回路は、位相比較器
１０、カウンタ２０、遅延回路３０（第１の遅延回
路）、クロックツリー４０（第２の遅延回路）、クロッ
ク制御回路５０、セルフリセット（Self reset）回路６
０、反転判定回路７０およびマスク回路８０により構成
されている。なお、クロックツリー４０は、遅延回路３
０の出力信号Ｓ_Dを所定の時間だけ遅延し、遅延信号Ｓ
_Bを反転判定回路７０およびマスク回路８０にそれぞれ
入力する。バッファＢＵＦ１，ＢＵＦ２はそれぞれ遅延
回路３０およびクロックツリーの出力端子に接続されて
いる出力バッファである。

【００２０】図１の遅延ロックループ回路において、ク
ロック制御回路５０は基準クロックＣＫ_Rおよびシステ
ムリセット信号ｒｅｓｅｔを受けて、これらの信号に応
じてクロック信号ｃｋ０，ｃｋ１，ｃｋ２および反転判
定基準信号Ｓ_dを出力する。クロック信号ｃｋ０はカウ
ンタ２０に、クロック信号ｃｋ１は遅延回路３０に、ク
ロック信号ｃｋ２は位相比較器１０にそれぞれ供給され
る。また、反転判定基準信号Ｓ_dは反転判定回路７０に
出力される。

【００２１】位相比較器１０は、クロック制御回路５０
からのクロック信号ｃｋ２を基準信号として、マスク回
路８０からのマスク信号Ｓ_mkを比較対象信号として、こ
れらの信号の位相状況に応じてアップ信号Ｓ_upまたはダ
ウン信号Ｓ_dwを発生し、カウンタ２０およびセルフリセ
ット回路６０に供給する。

【００２２】カウンタ２０は、位相比較器１０からのア
ップ信号Ｓ_upまたはダウン信号Ｓ_dwに応じてｍビットの
カウント値Ｍを設定し、当該カウント値を遅延回路３０
に供給する。また、カウンタ２０は、遅延ロックループ
回路がロック状態に達したか否かを示すロック信号Ｓ
_eoutを出力する。遅延ロックループ回路がロック状態に
達する前に遅延回路２０は、ローレベルのロック信号Ｓ
_eoutを出力し、遅延ロックループ回路がロック状態に達
したあと、遅延回路２０はハイレベルのロック信号Ｓ
_eoutを出力する。ここで、信号のローレベルを論理
“０”とし、ハイレベルを論理“１”とすると、ロック
状態に達する前にロック信号Ｓ_eoutは“０”であり、ロ
ックしたあとロック信号Ｓ_eoutは“１”となる。遅延回
路３０は、カウント値Ｍに応じて設定された遅延時間ｔ
_dでクロック制御回路５０からのクロック信号ｃｋ１を
遅延し、遅延信号Ｓ_Dをクロックツリー４０に出力す
る。

【００２３】クロックツリー４０は、遅延回路３０から
の遅延信号Ｓ_Dを所定の遅延時間ｔ_TRだけ遅らせて、遅
延号Ｓ_Bを出力する。なお、クロックツリー４０は、例
えば、遅延時間ｔ_TRを持つ論理回路などにより構成され
ている。

【００２４】セルフリセット回路６０は、カウンタ２０
のカウント値Ｍおよび位相比較器１０からのアップ信号
Ｓ_upまたはダウン信号Ｓ_dwに応じて、遅延ロックループ
回路が正常に動作しているか否かを判断し、遅延ロック
ループ回路が誤動作と判断したとき、セルフリセット信
号Ｓ_rstを出力する。反転判定回路７０は、クロックフ
リー４０から帰還された遅延信号Ｓ_Bとクロック制御回
路５０からの反転判定基準信号Ｓ_dに応じて反転制御信
号Ｓ_jdを出力する。

【００２５】マスク回路８０は、遅延ロックループ回路
がロック状態に達する前と達した後でクロックツリー４
０から帰還された遅延信号Ｓ_Bの周波数が異なるため、
同一の周波数の比較信号を位相比較器１０に供給するた
めの回路である。マスク回路８０は、カウンタ２０から
のロック信号Ｓ_eoutに応じて、クロックツリー４０から
帰還された遅延信号Ｓ_Bを所定の分周比で分周して得た
マスク信号Ｓ_mkを位相比較器１０に出力する。

【００２６】図２は、図１に示す本実施形態の遅延ロッ
クループ回路の遅延合わせ動作における遅延時間の変化
例を示している。同図（ａ）および（ｂ）に示すよう
に、例えば、遅延ロックループ回路の目標の遅延時間を
ｄ₀とすると、動作開始から基準クロックの数周期分の
時間で遅延ロックループ回路の遅延時間を目標値ｄ₀に
達する。即ち、従来の遅延ロックループ回路に比べてロ
ックアップタイムが大幅に短縮される。

【００２７】以下、図３〜図１４の回路図およびタイミ
ングチャートを参照しつつ、本実施形態の遅延ロックル
ープ回路の各部分の詳細の構成および動作について説明
する。図３はクロック制御回路５０の構成を示す回路図
である。図４は、クロック制御回路の動作時のタイミン
グチャートを示している。図３に示すように、クロック
制御回路５０は、Ｄフリップフロップ５０８，５０９、
ＳＲフリップフロップ５０２，５１４，５１５，５１
８，５１９および他の論理ゲートにより構成されてい
る。上述したように、クロック制御回路５０は、基準ク
ロックＣＫ_Rに応じて、クロック信号ｃｋ０，ｃｋ１，
ｃｋ２および反転判定基準信号Ｓ_dを出力する。

【００２８】基準クロックＣＫ_Rは、ＮＡＮＤゲート５
０３、ＡＮＤゲート５２１，５２２および５２３にそれ
ぞれ入力される。さらに、基準クロックＣＫ_Rはインバ
ータ５０１で反転されてＳＲフリップフロップ５０２の
セット信号入力端子Ｓに入力され、インバータ５２５で
反転されてＡＮＤゲート５２４に入力される。システム
リセット信号ｒｅｓｅｔおよびセルフリセット回路６０
からのセルフリセット信号Ｓ_rstはともにＮＯＲゲート
５０４に入力される。ＮＯＲゲート５０４の出力信号は
Ｄフリップフロップ５０８，５０９のクリア信号端子ｃ
ｌｒにそれぞれ入力され、さらにインバータ５０６によ
り反転されたその反転信号はＳＲフリップフロップ５０
２，５１４，５１５，５１８，５１９のリセット端子Ｒ
にそれぞれ入力される。

【００２９】ＮＡＮＤゲート５０３の入力端子に基準ク
ロックＣＫ_RとＳＲフリップフロップ５０２の出力信号
がそれぞれ入力され、その出力信号はＤフリップフロッ
プ５０８のクロック端子ｃｋに入力され、さらにインバ
ータ５０７により反転された反転信号はＤフリップフロ
ップ５０９のクロック端子ｃｋに入力される。

【００３０】インバータ５１０の入力端子はＤフリップ
フロップ５０８の出力端子Ｑに接続され、インバータ５
１１の入力端子はインバータ５１０の出力端子に接続さ
れ、その出力端子はＳＲフリップフロップ５１４のセッ
ト信号入力端子Ｓに接続されている。Ｄフリップフロッ
プ５０８の入力端子Ｄはインバータ５１０の出力端子に
接続されている。ＮＯＲゲート５１６の一方の入力端子
がインバータ５１１の出力端子に接続され、他方の入力
端子はＳＲフリップフロップ５１４の反転出力端子／Ｑ
に接続されている。ＮＯＲゲート５１６の出力端子はＳ
Ｒフリップフロップ５１８のセット信号入力端子Ｓに接
続されている。

【００３１】インバータ５１２の入力端子はＤフリップ
フロップ５０９の出力端子Ｑに接続され、インバータ５
１３の入力端子はインバータ５１２の出力端子に接続さ
れ、その出力端子はＳＲフリップフロップ５１５のセッ
ト信号入力端子Ｓに接続されている。Ｄフリップフロッ
プ５０９の入力端子Ｄはインバータ５１２の出力端子に
接続されている。ＮＯＲゲート５１７の一方の入力端子
がインバータ５１３の出力端子に接続され、他方の入力
端子はＳＲフリップフロップ５１５の反転出力端子／Ｑ
に接続されている。ＮＯＲゲート５１７の出力端子はＳ
Ｒフリップフロップ５１９のセット信号入力端子Ｓに接
続されている。

【００３２】ＡＮＤゲート５２１，５２２，５２３およ
び５２４は３入力論理ゲートである。ＡＮＤゲート５２
１の入力端子はそれぞれ電源電圧Ｖ_CCの供給線、基準ク
ロックＣＫ_Rの入力端子およびＳＲフリップフロップ５
１８の反転出力端子／Ｑに接続されている。ＡＮＤゲー
ト５２１の出力端子から反転判定基準信号Ｓ_dが出力さ
れる。ＡＮＤゲート５２２の入力端子はそれぞれ電源電
圧Ｖ_CCの供給線、基準クロックＣＫ_Rの入力端子および
ＯＲゲート５２０の出力端子に接続されている。ＡＮＤ
ゲート５２２の出力端子からクロック信号ｃｋ１が出力
される。なお、ＯＲゲート５２０の一方の入力端子はロ
ック信号Ｓ_eoutの入力端子に接続され、他方の入力端子
はインバータ５１０の出力端子に接続されている。

【００３３】ＡＮＤゲート５２３の入力端子はそれぞれ
基準クロックＣＫ_Rの入力端子、インバータ５１１の出
力端子およびＳＲフリップフロップ５１８の出力端子Ｑ
に接続されている。ＡＮＤゲート５２３の出力端子から
クロック信号ｃｋ２が出力される。

【００３４】ＡＮＤゲート５２４の入力端子はそれぞれ
インバータ５１２，５２５の出力端子およびＳＲフリッ
プフロップ５１９の出力端子Ｑに接続されている。ＡＮ
Ｄゲート５２４の出力端子からクロック信号ｃｋ０が出
力される。

【００３５】図４は、上述した構成を有するクロック制
御回路５０の動作時のタイミングチャートを示してい
る。以下、図３および図４を参照しつつ、クロック制御
回路５０の動作を説明する。遅延ロックループ回路が正
常に動作しているとき、セルフリセット回路６０からロ
ーレベルのセルフリセット信号Ｓ_rstが出力される。こ
のため、ＮＯＲゲート５０４において、システムリセッ
ト信号ｒｅｓｅｔがローレベルになると、ＮＯＲゲート
５０４の出力信号がハイレベルに切り換わる。これに応
じて、インバータ５０６の出力信号、即ち、リセット信
号ｒｓｔがハイレベルからローレベルになる。また、こ
れに応じてＤフリップフロップ５０８，５０９のクリア
状態が解除され、さらにＳＲフリップフロップ５０２，
５１４，５１５，５１８，５１９のリセットが解除され
る。

【００３６】Ｄフリップフロップ５０８において、クリ
ア状態では、その出力端子Ｑがローレベルにあり、イン
バータ５１０の出力端子がハイレベルにあるので、ＯＲ
ゲート５２０の出力端子はハイレベルに保持されてい
る。このため、基準クロックＣＫ_Rが入力されると、Ａ
ＮＤゲート５２２から基準クロックＣＫ_Rと同相のクロ
ック信号ｃｋ１の最初のパルスが出力される。また、Ｓ
Ｒフリップフロップ５１８がリセット状態にあるとき、
その反転出力端子／Ｑはハイレベルに保持されている。
このため、基準クロックＣＫ_Rに応じてＡＮＤゲート５
２１により反転判定基準信号Ｓ_dが出力される。

【００３７】リセットが解除されたあと、ＳＲフリップ
フロップ５０２は最初に入力される基準クロックＣＫ_R
のパルスに応じてセットされ、その出力端子Ｑがハイレ
ベルに保持される。これに応じて２周期目以降に入力さ
れる基準クロックＣＫ_RはＮＡＮＤゲート５０３により
反転され、Ｄフリップフロップ５０８のクロック端子ｃ
ｋに入力され、さらにインバータ５０７を介して、基準
クロックＣＫ_Rの同相信号がＤフリップフロップ５０９
のクロック端子ｃｋに入力される。

【００３８】Ｄフリップフロップ５０８，５０９におい
て、出力信号はインバータにより反転され、さらに入力
端子Ｄに入力されるので、これらのＤフリップフロップ
およびそれぞれのＤフリップフロップの出力端子に接続
されているインバータにより、分周回路が構成されてい
る。これらの分周回路によりクロック端子ｃｋに入力さ
れた信号の周波数が１／２に分周される。このため、基
準クロックＣＫ_Rの２周期毎にＤフリップフロップ５０
８の出力信号が交互にハイレベルとローレベルをとる。
同様に、基準クロックＣＫ_Rの２周期毎にＤフリップフ
ロップ５０９の出力信号が交互にハイレベルとローレベ
ルをとる。ただし、Ｄフリップフロップ５０８と５０９
の出力信号は９０度の位相差がある。

【００３９】このため、システムリセット信号ｒｅｓｅ
ｔがローレベルに切り換わったあと、基準クロックＣＫ
_Rの２周期毎にクロック信号ｃｋ１が出力される。さら
に、基準クロックＣＫ_Rの２回目の立ち下がりエッジに
応じてクロック信号ｃｋ０が出力され、以降、基準クロ
ックＣＫ_Rの２周期毎に当該クロック信号ｃｋ０が出力
される。基準クロックＣＫ_Rの４回目の立ち上がりエッ
ジに応じてクロック信号ｃｋ２が出力され、以降、基準
クロックＣＫ_Rの２周期毎に当該クロック信号ｃｋ２が
出力される。

【００４０】システムリセット信号ｒｅｓｅｔがローレ
ベルに切り換わったあと、基準クロックＣＫ_Rの最初の
２周期の間のみＳＲフリップフロップ５１８の反転出力
端子がハイレベルに保持されるので、反転判定基準信号
Ｓ_dは基準クロックＣＫ_Rの最初の２周期のみ出力され
る。

【００４１】遅延ロックループ回路がロック状態に達し
たあと、カウンタ２０からのロック信号Ｓ_eoutがハイレ
ベルになる。このため、ロック状態に達したあと、Ｄフ
リップフロップ５０８およびインバータ５１０で構成さ
れた分周回路の出力信号にかかわらず、ＯＲゲート５２
０の出力信号がハイレベルに保持されるので、ＡＮＤゲ
ート５２２から基準クロックＣＫ_Rと同期するクロック
信号ｃｋ１が出力される。即ち、遅延ロックループ回路
がロック状態に達するまでの間に、クロック信号ｃｋ１
は基準クロックＣＫ_Rの２分周した信号であり、ロック
アップしたあと、クロック信号ｃｋ１は基準クロックＣ
Ｋ_Rと同じ周波数を持つ同期信号となる。

【００４２】図５は位相比較器１０の構成を示し、図６
は位相比較器１０の動作時のタイミングチャートであ
る。以下、図５および図６を参照しながら、位相比較器
１０の構成および動作を説明する。

【００４３】図５に示すように、位相比較器１０は、Ｏ
Ｒゲート１０１、ＳＲフリップフロップ１０４，１０
５，１０８，１０９およびＡＮＤゲート１０２，１０
３，１０６，１０７，１１０，１１１により構成されて
いる。

【００４４】ＯＲゲート１０１の入力端子はそれぞれク
リア信号ｃｌｒおよびリセット信号ｒｓｔの入力端子に
接続されている。ＯＲゲート１０１の出力端子はＳＲフ
リップフロップ１０４，１０５，１０８，１０９のリセ
ット信号端子Ｒおよびインバータ１１２，１１３の入力
端子に接続されている。なお、クリア信号ｃｌｒはクロ
ック制御回路５０から出力されるクロック信号ｃｋ２で
ある。

【００４５】ＡＮＤゲート１０２の入力端子はそれぞれ
基準信号Ｓ_refの入力端子およびインバータ１１２の出
力端子に接続され、その出力端子はＳＲフリップフロッ
プ１０４のセット信号端子Ｓに接続されている。ＡＮＤ
ゲート１０３の入力端子はそれぞれ比較対象信号Ｓ_var
の入力端子およびインバータ１１３の出力端子に接続さ
れ、その出力端子はＳＲフリップフロップ１０５のセッ
ト信号端子Ｓに接続されている。なお、基準信号Ｓ_ref
の入力端子にクロック制御回路５０から出力されるクロ
ック信号ｃｋ２が入力され、比較対象信号Ｓ_varの入力
端子にマスク回路８０からのマスク信号Ｓ_mkが入力され
る。

【００４６】クリア信号ｃｌｒまたはリセット信号ｒｓ
ｔの両方がローレベルにあるとき、ＯＲゲート１０１の
出力信号がローレベルに保持され、位相比較器１０は動
作する。このとき、入力される基準信号Ｓ_refと比較対
象信号Ｓ_varの位相状態に応じてアップ信号Ｓ_upまたは
ダウン信号Ｓ_dwの何れかが出力される。

【００４７】図６は、基準信号Ｓ_refと比較対象信号Ｓ
_varの位相状態に応じて位相比較器１０から出力される
アップ信号Ｓ_upおよびダウン信号Ｓ_dwの波形を示してい
る。図示のように、区間Ａにおいて基準信号Ｓ_refは比
較対象信号Ｓ_varより位相が進んでいる。この場合、図
５において基準信号Ｓ_refの立ち上がりエッジに応じて
ＳＲフリップフロップ１０４がセットされ、その出力端
子Ｑがハイレベルとなる。これに応じてＡＮＤゲート１
０６の出力信号Ｓ_dw0がハイレベルとなるので、ＳＲフ
リップフロップ１０８がセットされ、その出力端子Ｑが
ハイレベルとなり、ＡＮＤゲート１１０の出力信号、即
ち、ダウン信号Ｓ_dwがハイレベルとなる。

【００４８】次に、基準信号Ｓ_refに遅れて比較対象信
号Ｓ_varが立ち上がる。その立ち上がりエッジに応じて
ＡＮＤゲート１０５の出力端子がハイレベルとなる。こ
れに応じてＳＲフリップフロップ１０５がセットされ、
その出力端子Ｑがハイレベルとなる。このとき、ＳＲフ
リップフロップ１０４の反転出力端子がローレベルにあ
るので、ＡＮＤゲート１０７の出力端子、即ち、信号Ｓ
_up0がローレベルに保持される。クリア信号ｃｌｒがロ
ーレベルからハイレベルに立ち上がると、ＯＲゲート１
０１の出力信号がハイレベルとなり、ＡＮＤゲート１０
２，１０３の出力信号がともにローレベルになる。さら
にＯＲゲート１０１の出力信号の立ち上がりエッジに応
じて、ＳＲフリップフロップ１０４，１０５，１０８お
よび１０９がリセットされるので、ＡＮＤゲート１１０
の出力端子がハイレベルからローレベルに切り換わる。
即ち、基準信号Ｓ_refの立ち上がりエッジに応じてダウ
ン信号Ｓ_dwが立ち上がり、クリア信号ｃｌｒの立ち上が
りエッジに応じてダウン信号Ｓ_dwが立ち下がる。

【００４９】図６に示す区間Ｃにおいて基準信号Ｓ_ref
は比較対象信号Ｓ_varより位相が遅れている。この場
合、上述したと同様な原理で比較対象信号Ｓ_varの立ち
上がりエッジに応じてアップ信号Ｓ_upが立ち上がり、そ
してクリア信号ｃｌｒの立ち上がりエッジに応じてアッ
プ信号Ｓ_upが立ち下がる。

【００５０】また、同図に示す区間Ｂにおいて基準信号
Ｓ_refと比較対象信号Ｓ_varとの位相が一致している。
この場合図示のように、アップ信号Ｓ_upまたはダウン信
号Ｓ_dwの何れも出力されない。

【００５１】通常の位相比較回路では、基準信号Ｓ_ref
と比較対象信号Ｓ_varとの位相差が小さい場合に、出力
されるアップ信号Ｓ_upまたはダウン信号Ｓ_dwのパルス幅
が非常に狭くなり、次段のカウンタ２０を十分動作させ
ることができず、カウンタ２０を誤動作させるおそれが
ある。本例の位相比較器１０では、２段構成のフリップ
フロップを用いることにより出力されるアップ信号Ｓ_up
またはダウン信号Ｓ_dwのパルス幅を十分確保でき、カウ
ンタ２０の誤動作を防止できる。

【００５２】図７は、カウンタ２０の構成を示してい
る。図８はカウンタ２０の動作時のタイミングチャート
を示している。以下、図７および図８を参照しながら、
カウンタ２０の構成および動作について説明する。

【００５３】図７に示すように、カウンタ２０はレジス
タ２１０、アップダウンカウンタ２２０、ＳＲフリップ
フロップ２０１，２０２，…，２０７、Ｄフリップフロ
ップ２１１，２１２，…，２１６，２３１，２３２，
…，２３６、セレクタ２２１，２２２，…，２２６、遅
延回路２２７および立ち上がりエッジ検出回路２３７に
より構成されている。

【００５４】レジスタ２１０は、入力されるクロック信
号ｃｋ０に応じて、出力端子ｏｕｔｍ−１，ｏｕｔｍ−
２，…，ｏｕｔ１，ｏｕｔ０の出力信号を決定する。レ
ジスタ２１０のリセット端子ｒｅｓｅｔｍ−１，ｒｅｓ
ｅｔｍ−２，…，ｒｅｓｅｔ０はＳＲフリップフロップ
２０１の出力端子Ｑに接続され、出力端子ｏｕｔｍ−
１，ｏｕｔｍ−２，…，ｏｕｔ１，ｏｕｔ０はそれぞれ
Ｄフリップフロップ２１１，２１２，…，２１５，２１
６の入力端子Ｄに接続されている。さらに、レジスタ２
１０のセット端子ｓｅｔｍ−１，ｓｅｔｍ−２，…，ｓ
ｅｔ１，ｓｅｔ０はＳＲフリップフロップ２０２，２０
３，…，２０５，２０６のセット端子Ｓに接続され、レ
ジスタ２１０の出力端子ｅｎｄはＳＲフリップフロップ
２０７のセット端子Ｓに接続されている。なお、レジス
タ２１０の出力端子ｅｎｄからロック信号Ｓ_eoutが出力
され、当該ロック信号Ｓ_eoutは、図１に示すクロック制
御回路５０およびマスク回路８０にそれぞれ供給され
る。

【００５５】ＳＲフリップフロップ２０２，２０３，
…，２０６，２０７のの反転出力端子／ＱはそれぞれＤ
フリップフロップ２１１，２１２，…，２１５，２１６
のクロック信号端子ｃｋに接続されている。Ｄフリップ
フロップ２１１，２１２，…，２１５，２１６の出力端
子Ｑは、それぞれセレクタ２２１，２２２，…，２２
５，２２６の一方の入力端子“０”に接続されている。
セレクタ２２１，２２２，…，２２５，２２６の他方の
入力端子“１”は、それぞれアップダウンカウンタ２２
０の出力端子ｏｕｔｍ−１’，ｏｕｔｍ−２’，…，ｏ
ｕｔ１’，ｏｕｔ０’に接続されている。

【００５６】アップダウンカウンタ２２０は、位相比較
器１０からのアップ信号Ｓ_upおよびダウン信号Ｓ_dwを受
けて、これらの信号に応じてカウントアップまたはカウ
ントダウンして、ｍビットのカウント値を出力端子ｏｕ
ｔｍ−１’，ｏｕｔｍ−２’，…，ｏｕｔ１’，ｏｕｔ
０’に出力する。

【００５７】セレクタ２２１，２２２，…，２２５，２
２６は遅延回路２２７の出力信号に応じて入力端子
“１”または“０”の何れかの入力信号を選択して、出
力端子Ｑに出力する。例えば、遅延回路２２７の出力信
号がハイレベルのとき、これらのセレクタは入力端子
“１”の入力信号を出力端子Ｑに出力し、逆に遅延回路
２２７の出力信号がローレベルのとき、これらのセレク
タは入力端子“０”の入力信号を出力端子Ｑに出力す
る。

【００５８】セレクタ２２１，２２２，…，２２５，２
２６の出力信号Ｓ_m-1，Ｓ_m-2，…，Ｓ₁，Ｓ₀はカウ
ンタ２０のカウント値Ｍとして、図１に示す遅延回路３
０およびセルフリセット回路６０にそれぞれ供給され
る。さらに、これらの出力信号はＤフリップフロップ２
３１，２３２，…，２３５，２３６の入力端子Ｄにそれ
ぞれ入力、これらのＤフリップフロップのクロック端子
ｃｋには立ち上がりエッジ検出回路２３７の出力信号が
入力される。Ｄフリップフロップ２３１，２３２，…，
２３５，２３６の出力端子Ｑはそれぞれアップダウンカ
ウンタ２２０のセット端子ｓｅｔｍ−１’，ｓｅｔｍ−
２’，…，ｓｅｔ１’，ｓｅｔ０’に接続されている。

【００５９】以下、図８のタイミングチャートを参照し
つつ、カウンタ２０の動作を説明する。リセット信号ｒ
ｓｔは、前述したクロック制御回路５０により出力され
る。カウンタ２０を構成する各部分回路はリセット状態
かで動作を始める。リセット信号ｒｓｔがローレベルに
なると、カウンタ２０がカウント動作を始める。

【００６０】図８に示すように、クロック信号ｃｋ０の
最初のパルス、即ち、パルス１に応じてレジスタ２１０
の出力端子ｏｕｔｍ−１は“１”に設定される。なお、
このとき、遅延ロックループ回路がロック状態に達して
いないので、レジスタ２１０の出力端子ｅｎｄからロー
レベルのロック信号Ｓ_eoutが出力されるので、遅延回路
２２７の出力信号がローレベルとなり、セレクタ２２
１，２２２，…，２２５，２２６は、Ｄフリップフロッ
プ２１１，２１２，…，２１５，２１６の出力信号を選
択して、カウント値Ｍとして出力する。

【００６１】カウント値Ｍに応じて、図１に示す遅延回
路３０の遅延時間ｔ_dが制御される。クロック信号ｃｋ
１が遅延回路３０およびクロックツリー４０により遅延
され、遅延信号はマスク回路８０を介してマスク信号Ｓ
_mkとして位相比較器１０に入力される。位相比較器１０
によりクロック制御回路５０からのクロック信号ｃｋ２
とマスク信号Ｓ_mkとの位相が比較される。比較の結果、
例えば、図８に示すようにダウン信号Ｓ_dwのパルス１が
出力される。ダウン信号Ｓ_dwのパルス１がレジスタ２１
０のリセット端子ｒｅｓｅｔｍ−１に入力され、レジス
タ２１０の出力端子ｏｕｔｍ−１は“０”にリセットさ
れる。

【００６２】次に、クロック信号ｃｋ０のパルス２にお
いて、レジスタ２１０の出力端子ｏｕｔｍ−２が“１”
にセットされる。出力端子ｏｕｔｍ−２の出力信号はＤ
フリップフロップ２１２およびセレクタ２２２を介して
カウント値ＭのビットＳ_ｍ−２として出力される。カウ
ント値Ｍに応じて遅延回路３０の遅延時間ｔ_ｄが決定
され、これに応じて新たな遅延信号Ｓ_Bがクロックツリ
ー４０から出力され、マスク回路８０を介して位相比較
器１０に入力される。位相比較器１０においてクロック
信号ｃｋ２との位相比較の結果、例えば、図８に示すよ
うにアップ信号Ｓ_upのパルス２が出力される。当該アッ
プ信号Ｓ_up信号に応じてレジスタ２１０の出力端子ｏｕ
ｔｍ−２は“１”にセットされたままとなる。

【００６３】上述した動作はレジスタ２１０の最下位ビ
ット、即ち、出力端子ｏｕｔ０まで順次行われた結果、
レジスタ２１０のｍビットの出力信号が全部決定され
る。これに応じてカウンタ２０カウント値Ｍの各ビット
が決定される。図８の例では、カウント値Ｍは“０１０
…１１”に設定されている。当該カウント値Ｍに応じて
図１に示す遅延回路３０の遅延時間ｔ_dが決定され、当
該遅延時間において遅延ロックループ回路がロックアッ
プされ、レジスタ２１０の出力端子ｅｎｄからのロック
信号Ｓ_eoutは“０”から“１”に切り換わる。

【００６４】ロック信号Ｓ_eoutの立ち上がりエッジに応
じて、カウント値Ｍの各ビットは初期値としてアップダ
ウンカウンタ２２０に取り込まれる。その後、遅延回路
２２７の出力信号がローレベルからハイレベルに切り換
わり、セレクタ２２１，２２２，…，２２５，２２６は
レジスタ２１０の出力からアップダウンカウンタ２２０
の出力に切り換わり、カウンタ２０の出力信号Ｍとして
出力する。

【００６５】即ち、遅延ロックループ回路がロック状態
に達するまでレジスタ２１０においてクロック信号ｃｋ
０により設定されたタイミングで最上位ビットから最下
位ビットまでの全ｍビットを順次設定する。このとき、
セレクタによりレジスタの出力をカウント値Ｍとして出
力する。遅延ロックループ回路がロックアップされる
と、レジスタの出力が初期値としてアップダウンカウン
タ２２０に取り込まれ、さらにセレクタが切り換わり、
アップダウンカウンタ２２０の出力をカウント値Ｍとし
て出力する。その後、アップダウンカウンタ２２０にお
いて位相比較器１０からアップ信号Ｓ_upまたはダウン信
号Ｓ_dwに応じてカウントアップまたはカウントダウン
し、カウント値Ｍが調整される。カウンタ２０における
動作の切り換えにより、遅延ロックループ回路のロック
アップタイムが従来に比べて大幅に低減される。従来で
は最大２^mクロック周期分必要であったのに対して２
（ｍ＋１）クロック周期分で済む。一例として、カウン
タ２０のビット数ｍを１０とすれば、従来必要だった１
０２４周期分に対して、本実施形態ではわずか２２クロ
ック周期分となる。ロックアップタイムが約１／４７に
短縮された結果となる。遅延ロックループ回路がロック
アップしたあと、各種の動作条件の変化により、位相比
較器１０からアップ信号Ｓ_upまたはダウン信号Ｓ_dwに応
じて、アップダウンカウンタ２２０において最下位ビッ
トから調整され、動作条件の変化に追従することが可能
である。

【００６６】図９はセルフリセット回路６０の構成を示
している。図示のように、セルフリセット回路６０はＡ
ＮＤゲート６１，６２，６３、ＮＯＲゲート６４、アッ
プカウンタ６５，６６およびＯＲゲート６７により構成
されている。

【００６７】ＡＮＤゲート６１およびＮＯＲゲート６４
は、それぞれｍ入力を持つ多入力ゲートである。ＡＮＤ
ゲート６１およびＮＯＲゲート６４の入力端子にカウン
タ２０からのｍビットのカウント値が入力される。ＡＮ
Ｄゲート６２の一方の入力端子はＡＮＤゲート６１の出
力端子に接続され、他方の入力端子は位相比較器１０の
アップ信号Ｓ_upの出力端子に接続されている。アップカ
ウンタ６５の入力端子ｉｎはＡＮＤゲート６２の出力端
子に接続され、リセット端子ｒｅｓｅｔはリセット信号
ｒｓｔの端子に接続され、クリア端子ｃｌｒはダウン信
号Ｓ_dwの出力端子に接続されている。

【００６８】ＡＮＤゲート６３の一方の入力端子はＮＯ
Ｒゲート６４の出力端子に接続され、他方の入力端子は
位相比較器１０のダウン信号Ｓ_dwの出力端子に接続され
ている。アップカウンタ６６の入力端子ｉｎはＡＮＤゲ
ート６３の出力端子に接続され、リセット端子ｒｅｓｅ
ｔはリセット信号ｒｓｔの端子に接続され、クリア端子
ｃｌｒはアップ信号Ｓ_upの出力端子に接続されている。

【００６９】ＯＲゲート６７の両方の入力端子はそれぞ
れアップカウンタ６５，６６の出力端子ｏｕｔに接続さ
れている。ＯＲゲート６７の出力端子からリセット信号
Ｓ_rstが出力される。なお、当該リセット信号Ｓ_rstが
図１に示すクロック制御回路５０に供給される。クロッ
ク制御回路５０は、システムリセット信号ｒｅｓｅｔと
セルフリセット回路６０からのリセット信号Ｓ_rstの何
れかによってリセットされ。

【００７０】アップカウンタ６５および６６は、入力端
子ｉｎからの入力信号に応じてカウントアップし、カウ
ント値が予め設定された定数Ｖ１に達したとき、出力端
子ｏｕｔからハイレベルの信号を出力する。また、これ
らのアップカウンタは、リセット端子ｒｅｓｅｔの入力
信号に応じてリセットされ、クリア端子ｃｌｒの入力信
号に応じてカウント値をクリアする。

【００７１】カウンタ２０のカウント値Ｍのすべてのビ
ットが“１”であるとき、ＡＮＤゲート６１の出力端子
がハイレベルに保持される。この場合、位相比較器１０
からアップ信号Ｓ_upが供給されたとき、アップカウンタ
６５がカウンタアップする。アップカウンタ６５のカウ
ント値が予め設定されたカウント値Ｖ１に達したとき、
出力端子ｏｕｔからハイレベルの信号が出力される。一
方、位相比較器１０からダウン信号Ｓ_dwが供給されたと
き、アップカウンタ６５がクリアされ、カウント値が
“０”に戻る。即ち、カウンタ２０のカウント値Ｍのす
べてのビットが“１”の場合、位相比較器１０から連続
してＶ１回のアップ信号Ｓ_upが供給されたとき、アップ
カウンタ６５の出力端子ｏｕｔからハイレベルの信号が
出力される。これに応じてＯＲゲート６７からハイレベ
ルのリセット信号Ｓ_rstが出力される。クロック制御回
路５０はハイレベルのリセット信号Ｓ_rstを受けたと
き、システムにエラーが発生したと判断し、回路をリセ
ットする。

【００７２】カウンタ２０のカウント値Ｍのすべてのビ
ットが“０”であるとき、ＮＯＲゲート６４の出力端子
がハイレベルに保持される。この場合、位相比較器１０
からダウン信号Ｓ_dwが供給されたとき、アップカウンタ
６６がカウンタアップする。アップカウンタ６６のカウ
ント値が予め設定されたカウント値Ｖ０に達したとき、
出力端子ｏｕｔからハイレベルの信号が出力される。一
方、位相比較器１０からアップ信号Ｓ_upが供給されたと
き、アップカウンタ６６がクリアされ、カウント値が
“０”に戻る。即ち、カウンタ２０のカウント値Ｍのす
べてのビットが“０”の場合、位相比較器１０から連続
してＶ０回のダウン信号Ｓ_dwが供給されたとき、アップ
カウンタ６６の出力端子ｏｕｔからハイレベルの信号が
出力される。これに応じてＯＲゲート６７からハイレベ
ルのリセット信号Ｓ_rstが出力される。クロック制御回
路５０はハイレベルのリセット信号Ｓ_rstを受けたと
き、システムにエラーが発生したと判断し、回路をリセ
ットする。

【００７３】図１０は、遅延回路３０の一構成例を示す
回路図である。図示のように、遅延回路３０はデコーダ
３１、インバータ３２、セレクタ３３および直列に接続
されている複数（ｊ個）の遅延素子ＤＬ₀，ＤＬ₁，
…，ＤＬ_j-1により構成されている。

【００７４】デコーダ３１は、入力されたｍビットのカ
ウント値Ｍをデコードしてｊビットの遅延制御信号を生
成し、遅延素子ＤＬ₀，ＤＬ₁，…，ＤＬ_j-1にそれぞ
れ出力する。各遅延素子は、図示のように選択回路
Ｓ₀，Ｓ₁，…，Ｓ_j-1およびそれぞれの選択回路の出
力端子に接続されているバッファ回路により構成されて
いる。なお、末段の遅延素子ＤＬ_j-1は選択回路Ｓ_j-1
のみで構成されている。各遅延素子を構成する選択回路
は、デコーダ３１からの出力信号に応じて入力信号をバ
ッファまたはセレクタ３３の入力端子“０”の何れかに
出力する。初段の遅延素子Ｓ₀にはクロック制御回路５
０からのクロック信号ｃｋ１が入力され、また、各遅延
段のバッファ回路にはリセット信号ｒｓｔが入力され
る。このため、デコーダ３１の出力信号に応じて、遅延
回路の入力端子ｉｎからセレクタ３３の出力端子ｏｕｔ
までの信号経路が異なるので、入力されるクロック信号
ｃｋ１はカウント値Ｍにより設定された遅延時間ｔ_dだ
け遅延された遅延信号Ｓ_Dがセレクタ３３の出力端子ｏ
ｕｔに出力される。

【００７５】セレクタ３３は、図１に示す反転判定回路
７０からの反転制御信号Ｓ_jdに応じて入力端子“０”ま
たは“１”の入力信号の何れかを選択して出力する。例
えば、反転制御信号Ｓ_jdがハイレベルのときセレクタ３
３は入力端子“１”の入力信号を選択して出力し、逆に
反転制御信号Ｓ_jdがローレベルのときセレクタ３３は入
力端子“０”の入力信号を選択して出力する。セレクタ
３３の入力端子“１”の入力信号は、入力端子“０”へ
の入力信号がインバータ３２により反転されたものであ
るので、反転判定回路７０からの反転制御信号Ｓ_jdに応
じて、遅延信号Ｓ_Dには１８０度の位相差、即ち、半周
期分の時間差が生じる。

【００７６】図１１は、反転判定回路７０の一構成例を
示している。図示のように、反転判定回路７０は、立ち
上がりエッジ検出回路７１、ＡＮＤゲート７２およびＳ
Ｒフリップフロップ７３により構成されている。立ち上
がりエッジ検出回路７１は、クロックツリー４０の出力
信号Ｓ_Bの立ち上がりエッジを検出し、検出結果をＡＮ
Ｄゲート７２に入力する。ＡＮＤゲート７２は、立ち上
がりエッジ検出回路７１の出力信号とクロック制御回路
５０からの反転判定基準信号Ｓ_dとの論理積を出力す
る。ＳＲフリップフロップ７３のセット信号端子ＳはＡ
ＮＤゲート７２の出力端子に接続され、リセット信号端
子Ｒはリセット信号ｒｓｔの端子に接続されている。即
ち、ＳＲフリップフロップ７３はＡＮＤゲート７２の出
力信号によりセットされ、リセット信号ｒｓｔによりリ
セットされる。

【００７７】このように構成された反転判定回路７０に
おいて、クロックツリー４０からの遅延信号Ｓ_Bの立ち
上がりエッジが検出され、当該立ち上がりエッジがクロ
ック制御回路５０からの反転判定基準信号Ｓ_dのハイレ
ベルの間に検出される場合、ＡＮＤゲート７２の出力信
号がハイレベルとなり、ＳＲフリップフロップ７３がセ
ットされ、反転制御信号Ｓ_jdがハイレベルに保持され
る。一方、反転判定基準信号Ｓ_dのローレベルの間に遅
延信号Ｓ_Bの立ち上がりエッジが検出された場合、ＡＮ
Ｄゲート７２の出力信号がローレベルとなり、ＳＲフリ
ップフロップ７３がリセットのままに保持され、反転制
御信号Ｓ_jdがローレベルとなる。

【００７８】反転制御信号Ｓ_jdに応じて、図１０に示す
遅延回路３０の遅延時間が制御される。例えば、反転制
御信号Ｓ_jdがハイレベルのとき、遅延回路３０において
インバータ３２の出力信号が選択され、遅延信号Ｓ_Dと
して出力される。このため当該遅延回路３０の遅延時間
ｔ_dは、入力されるクロック信号ｃｋ１の半周期以上と
なる。即ち、遅延回路３０においてセレクタ３３により
入力端子“０”の信号を選択して出力する場合の遅延時
間をｔ_dとすると、セレクタ３３は入力端子“１”の信
号、即ち、インバータ３２の出力信号を選択して出力し
た場合の遅延時間は（ｔ_d＋ｔ_CK／２）となる。なお、
ここで、ｔ_CKは遅延回路３０に入力されるクロック信号
ｃｋ１の周期である。

【００７９】このように、反転判定回路７０の出力信号
Ｓ_jdに応じて遅延回路３０の出力信号Ｓ_Dを反転するか
否かを制御することにより、遅延回路３０の遅延時間を
ほぼ２倍に拡張でき、遅延ロックループ回路の対応可能
な周波数を２倍に拡大することができる。

【００８０】図１２は、マスク回路８０の一構成例を示
している。図示のように、マスク回路８０は、ＡＮＤゲ
ート８１、インバータ８２および分周器８３により構成
されている。分周器８３は、クロックツリー４０からの
遅延信号Ｓ_Bの周波数を１／２に分周して分周信号をイ
ンバータ８２に出力する。なお、分周器８３はカウンタ
２０からのロック信号Ｓ_eoutに応じて動作する。例え
ば、遅延ロックループ回路がロック状態に達する前に、
ロック信号Ｓ_eoutがローレベルのとき分周器８３の出力
信号は常にローレベルに保持される。このとき、インバ
ータ８２の出力信号がハイレベルとなり、ＡＮＤゲート
８１から遅延信号Ｓ_Bの同相信号出力される。一方、遅
延ロックループ回路がロック状態に達したあと、ロック
信号Ｓ_eoutがハイレベルとなり、これに応じて分周器８
３は、遅延信号Ｓ_Bの立ち下がりエッジで動作を行い、
遅延信号Ｓ_Bの周波数を１／２に分周した分周信号を出
力する。

【００８１】ＡＮＤゲート８１に遅延信号Ｓ_B、インバ
ータ８２により反転された分周信号がそれぞれ入力され
る。ＡＮＤゲート８１はこれらの入力信号に応じてマス
ク信号Ｓ_mkを出力する。

【００８２】このように構成されたマスク回路８０にお
いて、遅延ロックループ回路がロック状態に達する前
に、カウンタ２０からローレベルのロック信号Ｓ_eoutが
出力されるので、これに応じてマスク回路８０は、遅延
信号Ｓ_Bの同相信号をマスク信号Ｓ_mkとして出力し、遅
延ロックループ回路がロック状態に達したあと、マスク
回路８０は、遅延信号Ｓ_Bの周波数を２分周した分周信
号をマスク信号Ｓ_mkとして出力する。

【００８３】図１３は、マスク回路８０の動作を示すタ
イミングチャートである。図示のように、遅延ロックル
ープ回路がロック状態に達するまでの間に、カウンタ２
０のカウント値Ｍに応じて遅延回路３０の遅延時間が制
御され、クロック信号ｃｋ１が遅延回路３０およびクロ
ックツリー４０により遅延された遅延信号Ｓ_Bが出力さ
れる。この場合、遅延信号Ｓ_Bと同相するマスク信号Ｓ
_mkがマスク回路８０により出力され、位相比較器１０に
供給される。

【００８４】位相比較器１０により、クロック制御回路
５０からのクロック信号ｃｋ２とマスク信号Ｓ_mkとの位
相が比較され、これらの信号の位相差に応じてアップ信
号Ｓ_upまたはダウン信号Ｓ_dwの何れかが出力され、カウ
ンタ２０のカウント値Ｍが制御される。遅延ロックルー
プ回路がロック状態に達したあと、カウンタ２０から出
力されるロック信号Ｓ_eoutがハイレベルに切り換わる。
これに応じてマスク回路８０は遅延信号Ｓ_Bの周波数を
１／２に分周した分周信号をマスク信号Ｓ_mkとして位相
比較器１０に出力される。一方、クロック制御回路５０
において、ロック信号Ｓ_eoutがハイレベルになると、出
力するクロック信号ｃｋ１の周波数がそれまでの２倍に
設定されるので、クロックツリー４０から出力される遅
延信号Ｓ_Bの周波数も２倍となる。マスク回路８０にお
いて遅延信号Ｓ_Bの周波数が１／２に分周した結果、基
準クロックＣＫ_Rの２周期毎にマスク信号Ｓ_mkが出力さ
れる。

【００８５】このため、位相比較器１０においては、遅
延ロックループ回路のロック状態にかかわらず、クロッ
ク信号ｃｋ２の周期毎に、即ち基準クロックＣＫ_Rの２
周期毎に一回の位相比較が行われ、位相比較の結果に応
じてアップ信号Ｓ_upまたはダウン信号Ｓ_dwが出力され
る。

【００８６】図１４は、遅延ロックループ回路全体の動
作を示すタイミングチャートである。以下、図１４を参
照しつつ、本実施形態の遅延ロックループ回路の動作を
説明する。図示のように、リセット信号ｒｓｔがハイレ
ベルのとき遅延ロックループ回路は待機状態にあり、リ
セット信号ｒｓｔがローレベルに切り換わったとき、遅
延ロックループ回路が動作を始める。

【００８７】まず、クロック制御回路５０により、基準
クロックＣＫ_Rに応じてクロック信号ｃｋ０，ｃｋ１，
ｃｋ２および反転判定基準信号Ｓ_dが出力される。位相
比較器１０によりクロック信号ｃｋ２とクロックツリー
４０からの遅延信号Ｓ_Bとの位相が比較され、当該比較
結果に応じてアップ信号Ｓ_upまたはダウン信号Ｓ_dwが出
力される。位相比較の結果に応じて、カウンタ２０にお
いてカウント値Ｍの最上位ビットＳ_m-1から最下位ビッ
トＳ₀が順次決定され、当該カウント値Ｍに応じて遅延
回路３０の遅延時間が制御される。

【００８８】カウンタ２０の最下位ビットＳ₀が決定さ
れたとき、カウンタ２０から出力されるロック信号Ｓ
_eoutがローレベルからハイレベルに切り換わり、遅延ロ
ックループ回路がロック状態に達したことを他の部分回
路に伝える。これに応じて、クロック制御回路５０にお
いて、クロック信号ｃｋ１の周波数はそれまでの２倍に
設定される。即ち、ロック状態に達する前クロック信号
ｃｋ１は基準クロックＣＫ_Rの２周期毎に一回出力され
るが、ロック状態に達したあと、基準クロックＣＫ_Rの
各周期毎にクロック信号ｃｋ１が出力される。また、マ
スク回路８０において、ロック状態に達する前遅延信号
Ｓ_Bの同相信号としてマスク信号Ｓ_mkが出力されるが、
ロック状態に達したあと、遅延信号Ｓ_Bの周波数が１／
２に分周した分周信号をマスク信号Ｓ_mkとして出力され
る。このため、位相比較器１０において、クロック信号
ｃｋ２のパルス毎に位相比較が行われ、比較の結果に応
じてカウンタ２０のカウント値Ｍが制御される。カウン
タ２０において、ロック状態に達する前、アップ信号Ｓ
_upまたはダウン信号Ｓ_dwに応じてカウント値Ｍの最上位
ビットから最下位ビットまで順次決定され、ロック状態
に達したあと、位相比較の結果に応じてカウント値Ｍの
最下位ビットから制御するので、遅延ロックループ回路
は動作条件の変化などに応じて遅延回路３０の遅延時間
を調整し、状況の変化に追従する。

【００８９】以上説明したように、本実施形態によれ
ば、クロック制御回路５０は基準クロックＣＫ_Rに応じ
てクロック信号ｃｋ０，ｃｋ１，ｃｋ２および反転判定
基準信号Ｓ_dを出力し、位相比較器１０はクロック信号
ｃｋ２とマスク回路８０からのマスク信号Ｓ_mkとの位相
を比較し、比較結果に応じてアップ信号Ｓ_upまたはダウ
ン信号Ｓ_dwを出力し、カウンタ２０は位相比較の結果に
応じてカウント値Ｍの最上位ビットから最下位ビットま
で順次決定し、遅延回路３０はカウント値Ｍに応じて設
定した遅延時間でクロック信号ｃｋ１を遅らせて遅延信
号Ｓ_Dを出力する。クロックツリー４０は遅延回路３の
出力信号Ｓ_Dをさらに遅延した遅延信号Ｓ_Bを出力し、
マスク回路８０を介して位相比較器１０に出力する。ロ
ック状態に達したあと、カウンタ２０は位相比較の結果
に応じてカウント値Ｍの最下位ビットから変化させ、動
作条件の変化などに応じて遅延回路３０の遅延時間を調
整するので、ロックアップタイムを大幅に短縮でき、出
力周波数の精度を向上できる。

【００９０】

【発明の効果】以上説明したように、本発明の遅延ロッ
クループ回路によれば、従来の遅延ロックループ回路に
おいて相反する問題であったロックアップタイムの短縮
と出力周波数の精度の向上を同時に容易に実現でき、特
殊な回路を要せず、一般的な論理回路のみで回路を構成
できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る遅延ロックループ回路の一実施形
態を示す回路図である。

【図２】本実施形態の遅延ロックループ回路の遅延合わ
せ動作を示す図である。

【図３】クロック制御回路の構成を示す回路図である。

【図４】クロック制御回路の動作を示すタイミングチャ
ートである。

【図５】位相比較器の構成を示す回路図である。

【図６】位相比較器の動作を示すタイミングチャートで
ある。

【図７】カウンタの構成示す回路図である。

【図８】カウンタの動作を示すタイミングチャートであ
る。

【図９】セルフリセット回路の構成示す回路図である。

【図１０】遅延回路の一構成例を示す回路図である。

【図１１】反転判定回路の構成を示す回路図である。

【図１２】マスク回路の構成を示す回路図である。

【図１３】マスク回路の動作を示すタイミングチャート
である。

【図１４】遅延ロックループ回路の全体の動作を示すタ
イミングチャートである。

【図１５】従来の遅延ロックループ回路の一構成例を示
す回路図である。

【図１６】従来の遅延ロックループ回路の動作示すタイ
ミングチャートである。

【図１７】従来の遅延ロックループ回路のロックアップ
タイムを示す図である。

【符号の説明】

１０，１０ａ…位相比較器、２０，２０ａ…カウンタ、
３０，３０ａ…遅延回路、４０…クロックツリー、５０
…クロック制御回路、６０…セルフリセット回路、７０
…反転判定回路、８０…マスク回路、Ｖ_CC…電源電圧、
ＧＮＤ…接地電位。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B079 CC02 CC08 CC14 DD05 DD06 DD08 DD17 5J001 BB00 BB03 BB05 BB08 BB09 BB10 BB11 BB12 BB14 BB21 BB22 BB24 DD09 5J106 AA04 CC21 CC59 DD17 DD24 DD42 DD43 DD48 JJ07 KK03 KK05 KK25

Claims

【特許請求の範囲】

【請求項１】基準信号と比較対象信号との位相を比較
し、当該比較結果に応じた位相差信号を出力する位相比
較回路と、上記位相差信号に基づいてカウントを行い、上記比較対
象信号と上記基準信号との位相が同期するまで上記位相
差信号に応じてカウント値の最上位ビットから最下位ビ
ットまで順次決定し、上記比較対象信号と上記基準信号
との位相が同期したあと、上記位相差信号に応じて最下
位ビットから最上位ビットに向かってカウント値を制御
するカウンタと、上記カウンタのカウント値に応じて遅延時間を設定し、
上記基準信号を当該設定された遅延時間だけ遅らせて出
力する第１の遅延回路と、上記第１の遅延回路の出力信号に所定の遅延時間を与え
て遅延信号を発生し、当該遅延信号を上記比較対象信号
として上記位相比較回路に出力する第２の遅延回路とを
有する遅延ロックループ回路。
【請求項２】上記基準信号に対して上記第２の遅延回路
から出力される上記遅延信号の位相ずれがπ以上にある
か否かを判定し、判定結果に応じて反転制御信号を出力
する反転判定回路と、上記反転制御信号に応じて上記第１の遅延回路の出力信
号またはその反転信号の何れかを選択して出力する選択
回路とを有する請求項１記載の遅延ロックループ回路。
【請求項３】上記カウンタのカウント値および上記位相
比較回路から位相差信号に応じて誤動作を検出する誤動
作検出回路と、上記誤動作検出回路の検出信号に応じて回路をリセット
するリセット回路とを有する請求項１記載の遅延ロック
ループ回路。
【請求項４】上記誤動作検出回路は、上記カウンタのカ
ウント値が最大値に達したとき当該カウント値をさらに
増加させる上記位相差信号を連続して所定の回数受けた
とき、または上記カウンタのカウント値が最小値にある
とき当該カウント値をさらに低減させる上記位相差信号
を連続して所定の回数を受けたとき、誤動作と判定する
請求項３記載の遅延ロックループ回路。
【請求項５】基準信号に基づき、第１、第２および第３
のクロック信号を生成するクロック生成回路と、上記第３のクロック信号と比較対象信号との位相を比較
し、当該比較結果に応じた位相差信号を出力する位相比
較回路と、上記第１のクロック信号の入力毎に上記位相差信号に基
づきカウントを行い、上記比較対象信号と上記第３のク
ロック信号との位相が同期するまで上記位相差信号に応
じてカウント値の最上位ビットから最下位ビットまで順
次決定し、上記比較対象信号と上記第３のクロック信号
との位相が同期したあと、上記位相差信号に応じて最下
位ビットから最上位ビットに向かってカウント値を制御
するカウンタと、上記カウンタのカウント値に応じて遅延時間を設定し、
上記第２のクロック信号を当該設定された遅延時間だけ
遅らせて出力する第１の遅延回路と、上記第１の遅延回路の出力信号に所定の遅延時間を与え
て遅延信号を発生し、当該遅延信号を上記比較対象信号
として上記位相比較回路に出力する第２の遅延回路とを
有する遅延ロックループ回路。
【請求項６】上記第２のクロック信号に対して上記第２
の遅延回路から出力される上記遅延信号の位相ずれがπ
以上にあるか否かを判定し、判定結果に応じて反転制御
信号を出力する反転判定回路と、上記反転制御信号に応じて上記第１の遅延回路の出力信
号またはその反転信号の何れかを選択して出力する選択
回路とを有する請求項５記載の遅延ロックループ回路。
【請求項７】上記カウンタのカウント値および上記位相
比較回路から位相差信号に応じて誤動作を検出する誤動
作検出回路と、上記誤動作検出回路の検出信号に応じて上記クロック生
成回路をリセットするリセット回路とを有する請求項５
記載の遅延ロックループ回路。
【請求項８】上記誤動作検出回路は、上記カウンタのカ
ウント値が最大値に達したとき当該カウント値をさらに
増加させる上記位相差信号を連続して所定の回数受けた
とき、または上記カウンタのカウント値が最小値にある
とき当該カウント値をさらに低減させる上記位相差信号
を連続して所定の回数を受けたとき、誤動作と判定する
請求項７記載の遅延ロックループ回路。
【請求項９】上記位相比較回路は、上記第３のクロック
信号と上記比較対象信号との位相を比較し、上記第３の
クロック信号が上記比較対象信号より位相が進んでいる
場合第１の位相差信号を出力し、上記第３のクロック信
号が上記比較対象信号より位相が遅れている場合第２の
位相差信号を出力する請求項５記載の遅延ロックループ
回路。
【請求項１０】上記クロック生成回路は、上記比較対象
信号と上記第３のクロック信号との位相が同期するまで
上記基準信号の１／２の周波数を持つ上記第２のクロッ
ク信号を生成し、上記比較対象信号と上記第３のクロッ
ク信号との位相が同期したあと、上記基準信号と同じ周
波数を持つ上記第２のクロック信号を出力する請求項５
記載の遅延ロックループ回路。
【請求項１１】上記第２の遅延回路の出力信号の周波数
を１／２に分周した分周信号を生成する分周回路と、上記比較対象信号と上記第３のクロック信号との位相が
同期するまで上記第２の遅延回路の出力信号を選択し、
上記比較対象信号と上記第３のクロック信号との位相が
同期したあと、上記分周回路からの分周信号を選択し、
選択信号を上記比較対象信号として上記位相比較回路に
出力する選択回路とを有する請求項１０記載の遅延ロッ
クループ回路。
【請求項１２】上記第２の遅延回路は、論理ゲートから
なる論理回路により構成されている請求項５記載の遅延
ロックループ回路。