CN111478698A - 锁相环锁定检测电路 - Google Patents

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Abstract

本发明提供了一种锁相环锁定检测电路，包括环路锁定检测电路、参考时钟检测电路和与门，所述环路锁定检测电路的输出端与所述与门的第一输入端连接，所述参考时钟检测电路的输出端与所述与门的第二输入端连接。所述锁相环锁定检测电路中，包括环路锁定检测电路、参考时钟检测电路和与门，在所述环路锁定检测电路的基础上增加了所述参考时钟检测电路，从而避免了参考时钟丢失时锁定检测电路出现错报或迟报的情况。

Description

锁相环锁定检测电路
技术领域
本发明涉及锁相环锁定检测技术领域，尤其涉及一种锁相环锁定检测电路。
背景技术
锁相环(phase lock loop，PLL)广泛应用于集成电路系统中，以提供精确稳定的时钟。现有技术中PLL的典型结构如图1所示，包括鉴频鉴相器(phase frequencydetector，PFD)、电荷泵(charge pump，CP)、环路滤波器(loop filter，LPF)、压控振荡器(voltage control oscillator，VCO)、分频器(Divider)和锁定检测器(lock detector，LD)，鉴频鉴相器检测参考时钟ref_clk和反馈时钟fbk_clk的频率差和相位差，通过控制电荷泵对环路滤波器的充放电得到控制电压vctrl，并送入压控振荡器内，压控振荡器在控制电压vctrl升高时加快输出时钟的频率，在控制电压vctrl降低时减慢输出时钟的频率。压控振荡器的输出经过分频器后产生反馈时钟fbk_clk，整个系统形成一个反馈系统，输出时钟vco_out的频率和相位被锁定到固定的频率和相位，锁相环进入锁定状态。
锁相环的输时钟是否稳定对系统级芯片中的下一级电路的工作状况有直接影响，所以在锁相环中通常会增加锁定检测器来检测锁相环的锁定状态。当锁相环锁定时，锁定检测器将输出信号pll_locked为高电平传至下一级电路，以启动下一级电路的工作。
如图2a为一种锁定检测器，包括两个计数器(counter)、比较器(comparator)、分频器(divider)和D触发器，两个计数器分别对参考时钟ref_clk和反馈时钟fbk_clk计数，比较器对两个计数器的结果进行比较，如果计数器的计数值相同，则锁定检测器输出有效的锁定检测信号。
如图2b为另一种锁定检测器，包括锁相检波器(phase lock detector)、分频器(divider)和D触发器，比较参考时钟ref_clk和反馈时钟fbk_clk的相位，如果参考时钟和反馈时钟在相位差的预设范围内，则输出有效的锁定检测信号。
为了保证锁定检测器的检测结果稳定有效，通过D触发器来定期刷新锁定检测的结果，D触发器的时钟输出通常为参考时钟或者反馈时钟经N分频后得到，N为大于或等于128。当参考时钟丢失时，如果D触发器的时钟输入为分频后的参考时钟，这时D触发器的结果无法刷新，保持为之前的有效锁定信号，从而发生报错；如果D触发器的时钟输入为分频后的反馈时钟，由于锁相环负反馈作用，反馈时钟的频率会迅速降低，D触发器的输出需要等待很长时间才能刷新，从而出现迟报。
因此，有必要提供一种新型的锁相环锁定检测电路以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种锁相环锁定检测电路，避免参考时钟丢失时，锁定检测电路出现错报或迟报的情况。
为实现上述目的，本发明的所述锁相环锁定检测电路，包括环路锁定检测电路、参考时钟检测电路和与门，所述环路锁定检测电路的输出端与所述与门的第一输入端连接，所述参考时钟检测电路的输出端与所述与门的第二输入端连接。
本发明的有益效果在于：包括环路锁定检测电路、参考时钟检测电路和与门，在所述环路锁定检测电路的基础上增加了所述参考时钟检测电路，从而避免了参考时钟丢失时锁定检测电路出现错报或迟报的情况。
优选地，所述环路锁定检测电路包括环路锁定检测模块、参考时钟分频器和第一触发器，所述环路锁定检测模块的输出端连接所述第一触发器的第一输入端，所述所述参考时钟分频器的输出端连接所述第一触发器的第二输入端，所述第一触发器的输出端与所述与门的第一输入端连接。
进一步优选地，所述第一触发器的输出刷新时间为所述参考时钟分频器的分频系数与所述参考时钟周期的乘积。
进一步优选地，所述分频系数大于或等于128。
进一步优选地，所述环路锁定检测模块的第一输入端和所述参考时钟分频器的第一输入端接入参考时钟，所述环路锁定检测模块的第二输入端接入反馈时钟，所述参考时钟分频器的第二输入端和所述第一触发器的第三输入端接入复位信号。其有益效果在于：便于对环路是否锁定进行检测。
优选地，所述参考时钟检测电路包括反馈时钟分频器、反馈分频时钟延迟单元、第二触发器、第三触发器和或门，所述反馈分频时钟延迟单元的输入端和所述第三触发器的第二输入端均与所述反馈时钟分频器的输出端连接，所述反馈分频时钟延迟单元的输出端与所述或门的第一输入端连接，所述或门的输出端与所述第二触发器的第三输入端连接，所述第二触发器的输出端与所述第三触发器的第一输入端连接。其有益效果在于：便于对参考时钟进行检测。
进一步优选地，所述反馈分频时钟延迟单元的延迟时间大于所述第二触发器的保持时间。其有益效果在于：使得反馈分频时钟延迟单元输出信号的上升沿到来时，所述第二触发器的输出信号被置为低电平时，不会影响所述第三触发器的输出信号。
进一步优选地，所述反馈时钟分频器的分频系数为4。
进一步优选地，所述所述第三触发器的输出端与所述与门的第二输出端连接，所述反馈时钟分频器的第一输入端接入反馈时钟，所述反馈时钟分频器的第二输入端、所述或门的第二输入端和第三触发器的第三输入端接入复位信号，所述第二触发器的第二输入端接入参考时钟，所述第二触发器的第一输入端接入高电平信号。
附图说明
图1为现有技术中锁相环的电路框图；
图2a为现有技术中一种锁定检测器的电路框图；
图2b为现有技术中另一种锁定检测器的电路框图；
图3为本发明锁相环锁定检测电路的框图；
图4为本发明一些实施例中参考时钟检测电路的时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种锁相环锁定检测电路，参照图3，所述锁相环锁定检测电路包括环路锁定检测电路1、参考时钟检测电路2和与门3，所述环路锁定检测电路1的输出端与所述与门3的第一输入端连接，所述参考时钟检测电路2的输出端与所述与门3的第二输入端连接。
本发明的一些实施例中，参照图3，所述环路锁定检测电路1包括环路锁定检测模块11、参考时钟分频器12和第一触发器13，所述环路锁定检测模块11的输出端连接所述第一触发器13的第一输入端，所述所述参考时钟分频器12的输出端连接所述第一触发器13的第二输入端，所述第一触发器13的输出端与所述与门3的第一输入端连接，所述环路锁定检测模块11的第一输入端和所述参考时钟分频器12的第一输入端接入参考时钟，所述环路锁定检测模块11的第二输入端接入反馈时钟，所述参考时钟分频器12的第二输入端和所述第一触发器13的第三输入端接入复位信号。
本发明的一些实施例中，参照图3，所述参考时钟检测电路2包括反馈时钟分频器21、反馈分频时钟延迟单元22、第二触发器24、第三触发器25和或门23，所述反馈分频时钟延迟单元22的输入端和所述第三触发器25的第二输入端均与所述反馈时钟分频器21的输出端连接，所述反馈分频时钟延迟单元22的输出端与所述或门23的第一输入端连接，所述或门23的输出端与所述第二触发器24的第三输入端连接，所述第二触发器24的输出端与所述第三触发器25的第一输入端连接，所述所述第三触发器25的输出端与所述与门3的第二输出端连接，所述反馈时钟分频器21的第一输入端接入反馈时钟，所述反馈时钟分频器21的第二输入端、所述或门23的第二输入端和第三触发器25的第三输入端接入复位信号，所述第二触发器24的第二输入端接入参考时钟，所述第二触发器24的第一输入端接入高电平信号。
本发明的一些实施例中，所述第一触发器、所述第二触发器和所述第三触发器均为D触发器，所述第一触发器、所述第二触发器和所述第三触发器的第一输入端即为D触发器的D输入端，所述第一触发器、所述第二触发器和所述第三触发器的第二输入端即为D触发器的时钟接入端，所述第一触发器、所述第二触发器和所述第三触发器的第三输入端即为D触发器的复位信号reset接入端，所述第一触发器、所述第二触发器和所述第三触发器的输出端即为D触发器的Q输出端。
本发明的一些实施例中，所述第一触发器的输出刷新时间为所述参考时钟分频器的分频系数与所述参考时钟周期的乘积。优选地，所述分频系数大于或等于128。
本发明的一些实施例中，所述反馈分频时钟延迟单元的延迟时间大于所述第二触发器的保持时间。
本发明的一些优选实施例中，所述反馈时钟分频器的分频系数为4。
图4为本发明一些实施例中参考时钟检测电路的时序图。参照图3和图4，锁相环环路锁定时，所述反馈分频时钟延迟单元22输出的fbk_div_delay信号为低电平，当参考时钟ref_clk的上升沿到来时，所述第二触发器24输出的dff1_q信号被置为高电平，dff1_q信号作为所述第三触发器25第一输入端的输入，当所述反馈时钟分频器21输出的fbk_div信号的上升沿到来时，fbk_div信号作为所述第三触发器25第二输入端的输入，所述第三触发器25输出的refclk_exist信号被置为高电平；fbk_div_delay信号的上升沿到来时，所述第二触发器24输出的dff1_q信号被置为低电平，由于所述反馈分频时钟延迟单元的延迟时间Tdelay大于所述第二触发器的保持时间Thold，所以该操作不会影响所述第三触发器25输出的refclk_exist信号。因此，所述参考时钟检测电路2的输出恒为高电平，不会影响环路锁定检测电路1的检测结果。
当参考时钟丢失时，所述第二触发器24的第二输入端的时钟输入丢失，所述第二触发器24输出的dff1_q信号将保持为低电平，当所述反馈时钟分频器21输出的fbk_div信号的上升沿到来时，所述第三触发器25的输出refclk_exist信号被置为低电平。在参考时钟丢失后，两个反馈时钟周期内，所述参考时钟检测电路2能够给出参考时钟丢失的信号。
将所述环路锁定检测电路1输出的loop_lock信号和所述参考时钟检测电路2输出的refclk_exist信号作为所述与门3的输入，所述与门3输出的pll_locked信号为所述锁相环锁定检测电路的输出信号。当环路锁定时，pll_locked信号为高电平；当环路失锁时，pll_locked信号为低电平。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (9)

1.一种锁相环锁定检测电路，其特征在于，包括环路锁定检测电路、参考时钟检测电路和与门，所述环路锁定检测电路的输出端与所述与门的第一输入端连接，所述参考时钟检测电路的输出端与所述与门的第二输入端连接。
2.根据权利要求1所述的锁相环锁定检测电路，其特征在于，所述环路锁定检测电路包括环路锁定检测模块、参考时钟分频器和第一触发器，所述环路锁定检测模块的输出端连接所述第一触发器的第一输入端，所述所述参考时钟分频器的输出端连接所述第一触发器的第二输入端，所述第一触发器的输出端与所述与门的第一输入端连接。
3.根据权利要求2所述的锁相环锁定检测电路，其特征在于，所述第一触发器的输出刷新时间为所述参考时钟分频器的分频系数与所述参考时钟周期的乘积。
4.根据权利要求3所述的锁相环锁定检测电路，其特征在于，所述分频系数大于或等于128。
5.根据权利要求2所述的锁相环锁定检测电路，其特征在于，所述环路锁定检测模块的第一输入端和所述参考时钟分频器的第一输入端接入参考时钟，所述环路锁定检测模块的第二输入端接入反馈时钟，所述参考时钟分频器的第二输入端和所述第一触发器的第三输入端接入复位信号。
6.根据权利要求1所述的锁相环锁定检测电路，其特征在于，所述参考时钟检测电路包括反馈时钟分频器、反馈分频时钟延迟单元、第二触发器、第三触发器和或门，所述反馈分频时钟延迟单元的输入端和所述第三触发器的第二输入端均与所述反馈时钟分频器的输出端连接，所述反馈分频时钟延迟单元的输出端与所述或门的第一输入端连接，所述或门的输出端与所述第二触发器的第三输入端连接，所述第二触发器的输出端与所述第三触发器的第一输入端连接。
7.根据权利要求6所述的锁相环锁定检测电路，其特征在于，所述反馈分频时钟延迟单元的延迟时间大于所述第二触发器的保持时间。
8.根据权利要求6所述的锁相环锁定检测电路，其特征在于，所述反馈时钟分频器的分频系数为4。
9.根据权利要求6所述的锁相环锁定检测电路，其特征在于，所述所述第三触发器的输出端与所述与门的第二输出端连接，所述反馈时钟分频器的第一输入端接入反馈时钟，所述反馈时钟分频器的第二输入端、所述或门的第二输入端和第三触发器的第三输入端接入复位信号，所述第二触发器的第二输入端接入参考时钟，所述第二触发器的第一输入端接入高电平信号。
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