KR960012921B1 - 위상 록 루프 회로 - Google Patents

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Abstract

내용없음

Description

위상 록 루프 회로
제1도는 종래의 위상 록 루프 회로의 블록도.
제2도는 본 발명에 따른 위상 록 루프 회로의 블록도.
제3도는 FR이 FN보다 위상이 앞설때의 위상 검출기 및 언록 검출기의 동작 파형 타이밍도.
제4도는 FN이 FR보다 위상이 앞설때의 위상 검출기 및 언록 검출기의 동작 파형 타이밍도.
제5도는 제2도의 위상 검출기의 세부적인 회로 구성도.
제6도는 제2도의 언록 검출기의 세부적인 블록 구성도.
제7도는 제6도의 로우 에지 검출기의 세부적인 회로 구성도.
* 도면의 주요부분에 대한 부호의 설명
201 : R카운터202 : N카운터
203 : 위상 검출기204 : 저역 필터
205 : 전압 제어 발진기509 : 차지 펌프
206 : 언록 검출기
본 발명은 위상 록 루프(Phase Locked Loop; 이하 PLL이라 칭함) 회로에 관한 것으로, 특히 고속 록킹을 위한 위상록 루프 회로에 관한 것이다.
PLL(Phase Locked Loop) 회로는 입력 신호에 대해 위상(phase)과 주파수가 동기된 신호를 발생하는 폐회로로서, 통신레이다, 컴퓨터, 주파수 제어기(frequency control), 계측기 등 많은 분야에서 여러 형태로 사용되고 있다.
제1도는 종래 일반적인 PLL의 블록 구성도로서, 이를 통하여 종래 기술에 따른 구성과 동작을 살펴보면 다음과 같다.
제1도에 도시된 바와 같이, 종래기술에 따른 PLL 회로는 기준 주파수인 FREF를 R분주하는 R 카운터(counter)(101)와 PLL 회로 자신의 출력(FOUT)을 피드백시켜 N분주하는 N카운터(102), 그리고 각 카운터에서 분주된 신호 FR, FN의 위상을 비교하여, 그 비교 결과를 출력하는 위상 검출기(phase detector)(103), 상기 위상 검출기의 출력을 필터링(filtering)하는 저역 필터(Low pass filter)(104), 상기 저역 필터(104)에서 입력되는 전압값에 대응하는 주파수 신호를 발생하는 전압 제어 발진기(Voltage controlled oscillator:VCO)(105)를 구비한다.
이러한 종래의 PLL 회로는 FR과 FN이 위상과 주파수가 일치할 때 록(lock) 상태를 유지하게 되며, R카운터와 N카운터는 분주값 R과 N을 고정하거나 필요에 따라서 외부로부터 로드한 값을 설정할 수 있다. 초기의 언록(unlock) 상태에서 록상태가 되기까지는 시간이 소요되는데, 언록상태에서 록상태로 천이되는 과정에서 만약 주파수가 같다고 하더라도, 위상이 다르면 전압 제어 발진기(VCO)(105)는 주파수를 바꾸고, 위상이 맞으면 주파수를 다시 맞추어서 록상태로 되게 된다.
그러나, 상기 종래의 PLL 회로는 위상 검출기가 입력 주파수를 분주한 신호인 FR과 FN을 비교하기 때문에 언록상태에서 록상태가 되기까지 소요되는 시간이 커지게 되고, 따라서 대부분의 PLL을 사용한 장치에서는 빠른 록킹시간이 요구되기 때문에, 긴 록킹(locking) 시간은 문제점이 되며, 이에 따라 응답시간도 늦어진다는 문제점이 따랐다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 빠른 록킹시간을 얻어 PLL을 사용하는 장치의 응답 성능 향상을 이룰 수 있는 고속 록킹을 위한 PLL 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따라 제공되는 위상 록 루프 회로는, 기준 주파수를 분주하기 위한 제1카운터; 피드백된 자체의 출력 주파수를 분주하기 위한 제2카운터; 상기 제1카운터와 제2카운터로부터 분주된 신호를 입력받아, 두 입력 신호의 위상차에 따른 언록 신호 및 전압 신호를 발생하기 위한 위상 검출기; 상기 위상 검출기의 출력인 전압 신호를 필터링하기 위한 저역 통과 필터; 상기 저역 통과 필터의 출력 신호에 대응하는 주파수를 갖는 출력 신호를 발생하기 위한 전압 제어 발진기; 및 상기 위상 검출기로부터의 언록신호에 응답하여 상기 제1카운터 및 제2카운터를 리스타트시키기 위한 제어신호를 발생하는 언록 검출기를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도 내지 제7도를 참조하여 본 발명의 일실시예에 따른 PLL회로를 상세히 살펴보면 다음과 같다.
먼저, 제2도는 본 발명에 따른 PLL 회로의 블록 구성도로서, 위상 검출기(203)의 신호를 받아 언록 범위를 조사한 후, R카운터(201) 또는 N카운터(202)를 다시 스타트(restart)시킴으로써, 위상을 빠르게 동기시키는 루프로 구성한 회로를 보인다. 제2도에 도시된 바와 같이, 본 발명에 따른 PLL 회로는 2개의 피드백 루프(feedback loop) 즉, 위상 검출기(203), 저역 필터(low pass filter)(204), 전압 제어 발진기(Vco)(205), 카운터(201,202)로 이어지는 하나의 루프와, 카운터(201,202), 위상 검출기(203), 언록 검출기(206)로 이어지는 또 하나의 루프를 갖는다. 이에 따라 두개의 루프를 통해 매우 빠른 록킹 시간을 갖는 PLL을 구현할 수 있다. 이러한 또 하나의 루프가 가능한 이유는 카운터 자체의 특성 때문이다. R카운터(201)와 N카운터(202)는 PLL의 경우 통상적으로 프로그램할 수 있는 카운터가 사용되며, 이러한 프로그램 카운터는 가변적인 분주비로 인해 분주된 클럭은 듀티 사이클(duty cycle)이 매우 작은 것이 보통이다.
이를 제3도 및 제4도를 통해 구체적으로 설명하면, 제3도와 제4도는 R카운터와 N카운터 출력에 다른 위상 검출기(203)와 언록 검출기(206)의 동작 파형의 타이밍도이다. 여기서, FR이나 FN의 논리레벨 '하이' 동안은 보통 카운터 분주값을 다시 로드(load)하는 신호가 된다. 프로그램 카운터의 분주 클럭 듀티 사이클이 분주값에 따라 가변적이기 때문에 대부분의 디지털 위상 검출기는 에지(edge) 비교형이 사용되고, 이때 프로그램 카운터 로드 신호의 에지를 비교한다.
제3도는 FR이 FN보다 위상이 빠른 경우를 나타내고 있는데, 위상 검출기(203)는 포지티브(positive) 에지부분의 FR과 FN사이의 위상차에 해당하는 언록 신호를 발생한다.
본 발명에서 제안하는 PLL구조에서는 언록 로우 에지(Unlock low edge)를 검출하여 로드 신호를 만들고, 이 로드 신호에 의해 프로그램 카운터를 리스타트(restart) 시킴으로써 위상이 동기 되도록 한다. 이때 상기 제2도의 저역 필터(204)로 입력되는 위상차는 두번째 루프에 의해 영향받지 않는다. 이는 언록 신호의 로우 에지에서 다시 로드 신호를 발생하기 때문에, 위상차는 그대로 저역 필터(204)로 입력된다.
제3도의 경우 FR이 FN보다 빠르기 때문에 FN에, 위상이 빠른 FR을 동기시킨다. 즉 언록 검출기(206)는 R 카운터(201)를 리셋시키는 리스타트 신호만 발생한다. 한편, 제4도는 FN이 FR보다 위상이 빠를 경우에 있어서의 신호들이 상관 관계를 나타내는 것으로, FN의 포지티브 에지에서 FR의 포지티브 에지까지의 위상차 언록 신호가 발생되고, 이 언록 신호의 로우 에지를 검출하여 언록 검출기(206)는 N 카운터(202)의 로드 신호 즉, N카운터(202)의 리스타트 신호를 발생한다. 따라서, 제3도 및 제4도의 동기 타임에서 FR과 FN이 동기되고, 저역 통과 필터(204)로 입력되는 언록 신호에 의해 주파수 차이만 시프트하므로써 PLL이 매우 빠르게 록킹되게 한다.
제5도는 본 발명에 따른 위상 검출기(제2도의 203)의 세부적인 회로 구성도로서, D입력단에 전원 VDD를 인가받고, 클럭단에 R카운터의 출력신호(FR)와 N카운터의 출력신호(FN)를 각각 입력받는 D플립플롭(501,502)과; 상기 D플립플롭(501,502)의 반전출력단의 출력을 입력받아 상기 D플립플롭(501,502)을 리셋시키는 부정 논리합 게이트(503)와; 상기 D플립플롭(501,502)의 비반전 출력단의 출력(U,D)을 입력받는 차지펌프(509)를 구비한다. 이때, 상기 차지 펌프(509)는 상기 D플립플롭(501)의 비반전 출력단의 출력(U)을 입력받는 인버터(504)와; 상기 인버터(504)의 출력이 게이트에 인가되고, 그 소스 단자에는 전원 VDD가 인가되는 P형 트랜지스터(505)와; 상기 D플립플롭(502)의 비반전 출력단의 출력(N)을 입력받는 인버터(506)와; 상기 인버터(506)의 출력을 반전시키는 또다른 인버터(507)와; 상기 인버터(507)의 출력이 게이트에 인가되고, 상기 P형 트랜지스터(505)에 드레인이 연결되고, 그 소스는 접지되어 있는 N형 트랜지스터(508)를 구비한다.
여기서, FR과 FN의 두 신호중 먼저 포지티브로 트리거되는 D플립플롭(501 또는 502)의 신호쪽 단자에서 언록 신호를 발생한다. 만약, FR이 FN보다 먼저일 경우 D플립플롭(501)의 정출력 신호(U)는 포지티브 에지의 위상차 만큼 하이를 유지하고, 이때 D플립플롭(502)의 정출력 신호(D)는 로우를 유지한다. 그리고, FR이 FN보다 위상이 뒤질때는 D단자는 위상차 만큼 하이이고, 이때 U단자는 로우이다.
또한, 실제로는 D플립플롭(501 또는 502)의 출력 신호가 저역 필터(204)로 입력되기 전에 차지 펌프(509) 회로를 거침으로써 전압 제어 발진기(VCO)의 입력 전압을 높이거나(FRlead) 낮추게(FRlag)된다.
상기 D플립플롭(501 또는 502)의 정출력 신호(U,D)를 이용하여 언록 검출기(206)는 R카운터와 N카운터를 리스타트시키는 신호를 발생하게 되는데, 이를 위한 언록 검출기의 내부 구성은 제6도에 도시한 바와 같다.
제6도에 도시된 바와 같이 언록 검출기(601)는 제5도의 위상 검출기 출력 신호 U, D를 각각 로우 에지 검출기(602,603)로 받아 R 및 N 카운터 리스타트 신호를 발생한다. 그리고 언록 신호의 로우 에지를 검출하여 리스타트 신호를 발생하는 상기 로우 에지 검출기(602,603)는 제7도에 도시된 바와 같이 외부에서 제공되는 초기화 신호(CLR)를 일측단에 입력받고, 그 출력 리스타트 신호를 지연부(702)를 통해 지연시킨 신호를 타 입력단에 입력받는 논리곱(AND) 게이트(701)와; 언록 신호를 반전시키는 인버터(703)와; 상기 논리곱 게이트(701)의 출력을 리셋트단에, 상기 인버터(703)를 통해 반전된 언록 신호를 셋트단에 입력받는 RS플립플롭(704)과; 상기 논리곱 게이트(701)의 출력을 프리셋트단에, 상기 인버터(703)를 통해 반전된 언록 신호를 클럭단에, 상기 RS플립플롭(704)의 출력신호를 D입력단에 입력받아 리스타트 신호를 출력하는 래치부(705)를 구비하는데, 상기 초기화 신호(CLR)는 로우 패스 에지 검출기를 초기화하며, 언록 신호의 로우 에지로부터의 지연시간 동안 리스타트 출력을 발생한다.
전술한 바와 같이, 본 발명에서 제안하는 PLL을 사용하면, 기존의 PLL 회로보다 매우 빠른 록(lock) 성능을 갖는 PLL을 구현할 수 있어 PLL을 사용하는 장치의 응답 성능 향상을 이룰 수 있는 효과가 있다.

Claims (5)

  1. 기준 주파수를 분주하기 위한 제1카운터; 피드백된 자체의 출력 주파수를 분주하기 위한 제2카운터; 상기 제1카운터와 제2카운터로부터 분주된 신호를 입력받아, 두 입력 신호의 위상차에 따른 언록 신호 및 전압 신호를 발생하기 위한 위상 검출기; 상기 위상 검출기의 출력인 전압 신호를 필터링하기 위한 저역 통과 필터; 상기 저역 통과 필터의 출력 신호에 대응하는 주파수를 갖는 출력 신호를 발생하기 위한 전압 제어 발진기; 및 상기 위상 검출기로부터의 언록 신호에 응답하여 상기 제1카운터 및 제2카운터를 리스타트시키기 위한 제어신호를 발생하는 언록 검출기를 포함해서 이루어진 위상 록 루프 회로.
  2. 제1항에 있어서, 상기 이상 검출기는, D입력단에 전원 VDD를 인가받고, 클럭단에 상기 제1카운터의 출력신호를 입력받는 제1D플립플롭; D입력단에 전원 VDD를 인가받고, 클럭단에 상기 제1카운터의 출력신호를 입력받는 제2D플립플롭; 상기 제1 및 제2D플립플롭의 반전출력단의 출력을 각각 입력받아, 상기 제1 및 제2D플립플롭을 리셋트시키기 위한 부정 논리합 수단; 및 상기 제1 및 제2D플립플롭의 각각의 비반전 출력단에 연결된 차지 펌프 수단을 포함하는 것을 특징으로 하는 위상 록 루프 회로.
  3. 제2항에 있어서, 상기 차지 펌프 수단은, 상기 제1D플립플롭의 비반전 출력단의 출력(U)을 반전시키기 위한 제1인버터; 상기 제1인버터의 출력이 게이트에 인가되고, 소스에는 전원 VDD가 인가되는 제1트랜지스터; 상기 제2D플립플롭의 비반전 출력단의 출력(D)을 반전시키기 위한 제2인버터; 상기 제2인버터의 출력을 반전시키기 위한 제3인버터; 및 상기 제3인버터의 출력이 게이트에 인가되도, 상기 제1트랜지스터의 드레인이 그 드레인에 연결되고, 소스는 접지되어 있는 제2트랜지스터를 포함하는 것을 특징으로 하는 위상 록 루프 회로.
  4. 제1항에 있어서, 상기 언록 검출기는, 상기 위상 검출기로부터의 언록 신호를 각각 입력받아, 상기 제1카운터와 제2카운터를 리스타트시키기 위한 리스타트 신호를 발생하는 2개의 로우 에지 검출기를 포함하는 것을 특징으로 하는 위상 록 루프 회로.
  5. 제4항에 있어서, 상기 로우 에지 검출기는, 외부에서 제공되는 초기화 신호(CLR)을 일측단에 입력받고, 피드백된 출력 신호가 지연부를 통해 지연된 신호를 타 입력단에 입력받는 논리곱 게이트; 언록 신호를 반전시키는 인버터; 상기 논리곱 게이트의 출력이 셋트단에 인가되고, 상기 인버터의 출력 신호가 리셋트단에 인가되는 RS 플립플롭; 및 상기 논리곱 게이트의 출력을 프리셋트단에 입력받고, 상기 인버터를 통해 반전된 언록 신호를 클럭단에 입력받고, 상기 RS 플립플롭의 출력신호를 D입력단에 입력받아, 리스타트 신호를 출력하는 래치부를 포함하는 것을 특징으로 하는 위상 록 루프 회로.
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