KR20020042161A

KR20020042161A - 피엘엘(ｐｌｌ) 회로의 록 검출 회로

Info

Publication number: KR20020042161A
Application number: KR1020000071943A
Authority: KR
Inventors: 강헌식
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-11-30
Filing date: 2000-11-30
Publication date: 2002-06-05

Abstract

본 발명은 두 주파수의 위상차가 일정 범위 내에 일정 시간 있을 때 검출하는 데 적당한 PLL 회로내의 록 검출 회로에 관한 것으로서, 수정 발진자, 기준 분주 카운터, 비교 분주 카운터, 위상 검출기, 충전 펌프 회로, 저역 통과 필터, 전압 제어 발진기로 구성되어 있는 피엘엘(PLL:Phase Locked Loop) 회로의 록 검출 회로에 있어서, 상기 기준 분주 카운터에서 분주된 기준 주파수의 위상과 상기 비교 분주 카운터에서 나온 비교 분주 주파수의 위상을 입력으로 하여 두 주파수의 위상 차이가 일정 범위 내에 있는가를 검출하는 록 검출부와, 상기 록 검출부에서 나온 록 검출 신호를 리셋 신호로 받고, 임의로 설정한 록 길이를 입력으로 받아 두 주파수의 차이가 일정 시간동안 지속되었는가를 감지하는 록 검출 카운터부를 포함하여 구성됨을 특징으로 한다.

Description

피엘엘(ＰＬＬ) 회로의 록 검출 회로{LOCK DETECTION CIRCUIT FOR PLL CIRCUIT}

본 발명은 PLL(phase locked loop) 회로에 관한 것으로, 특히, 두 주파수의 위상차가 일정 범위 내에 일정 시간 있을 때 검출하는 데 적당한 PLL 회로내의 록 검출 회로에 관한 것이다.

일반적으로 주파수 도약 통신 방식은 간섭 또는 제 3자의 방해(Jamming)에 강한 통신 방식이며 주파수 도약 패턴을 알고 있어야만 도청이 가능하므로 보안성도 우수한 통신 방식이다. 이 방식은 통신이 이루어지는 주파수가 빨리 도약할수록 상기한 장점을 극대화할 수 있다. 이를 위하여 PLL의 동기가 가능한 신속하게 이루어져야 한다.

도 1은 일반적인 PLL회로를 나타낸 블록도이다.

도 1과 같이, 기준 신호의 주파수(f_r)를 R(reference) 분주하는 R 분주기(11), 위상 검출기(12), 충전 전하 펌프(13), 저역 통과 필터(14), 전압 제어 발진기(VCO : Voltage Controlled Ocilliator )(15), 전압 제어 발진기(15)의 출력 주파수를 N 분주하는 N 분주기(16)로 구성된다.

여기서, 상기 위상 검출기(12)는 N 분주기(16)에서 분주된 신호(f_vc)와 R 분주기(11)에서 분주된 기준 신호(f_rc)의 위상차를 검출하여 그에 따른 소정의 신호 파형이 저역 통과 필터로 전달된다.

상기 충전 전하 펌프(13)는 분주된 신호들(f_{rc ,}f_vc)의 위상차 신호(φR,φV)를 받아 그에 따른 전압 신호를 출력하여 저역 통과 필터(14)로 인가한다.

상기 저역 통과 필터(14)는 직류 성분이 포함된 저주파 성분만 전압 제어 발진기(15)로 입력시킨다. 상기 전압 제어 발진기(15)는 입력된 직류 성분에 따라 발진 주파수(f_v)를 변경하게 된다. 이러한 일련의 과정을 거쳐 위상 검출기(12)로 입력되는 두 신호의 주파수와 위상이 일치하면 도 1의 PLL 회로는 동기 되었다고 한다.

그러나, 도 1의 PLL 회로는 사용된 저역 통과 필터의 대역폭이 넓을수록 빠른 동기를 이루게 되나 루프로 입력되는 잡음에 크게 영향을 받으며, 반대로 대역폭이 좁은 경우 전압 제어 발진 신호의 위상 잡음이 적고 잡음 등에 의해 동기를 놓치는 확률이 줄어드나 동기 시간이 상대적으로 오래 걸린다.

이하, 첨부된 도면을 참조하여 종래의 PLL 회로의 록 검출회로를 설명하면 다음과 같다.

도 2는 종래의 PLL 회로를 나타낸 블록도이다.

도 2와 같이, PLL 회로는 수정 발진자(21), 기준 분주 카운터(22), 비교 분주 카운터(23), 위상 검출기(24), 충전 전하 펌프(25), 저역 통과 필터(26), 전압 제어 발진기(27), 록 검출 회로(18)로 구성된다.

상기와 같이 구성된 종래의 PLL 회로는 수정 발진자(21)의 발진 신호(f_r)를 기준 분주 카운터(22)에서 분주한 기준 신호(f_rc)와 전압 제어 발진기(27)의 출력 신호(f_v)를 비교 분주 카운터(13)에서 분주한 비교 신호(f_vc)의 위상에 따른 제 1, 제 2 위상 신호(φR,φV)를 생성한다.

PLL 회로는 양 위상 신호(φR,φV)에 따라 충전 전하 펌프(25), 저역 통과 필터(26)를 통해, 전압 제어 발진기(27)가 입력하는 제어 신호(VT)의 전압값을 변경하고, 전압 제어 발진기가 출력하는 출력신호의 주파수(f_v)를 원하는 주파수로 록(lock) 한다.

록 검출 회로는 기준 신호와 비교 신호의 위상에 따라, 제 1, 제2 위상 신호(φR,φV)가 입력된다. 록 검출 회로는 제 1, 제 2 위상 신호(φR,φV)에 따른 출력신호가 록 상태인지 아닌지를 검출하고 그 검출 결과에 따른 레벨의 록 신호(LD)를 출력한다.

그러나 상기와 같은 종래의 PLL 회로에 있어서 다음과 같은 문제점이 있었다.

즉, PLL 회로에서 두 주파수의 차이가 일정 범위내에 있을 경우 이를 민감하게 검출할 수 없어 주파수 합성기 등 PLL 회로를 응용하는 제품에서 록킹의 유무를 이용하는 회로에 사용할 수 없었다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 두 주파수의 차이가 일정 범위 내에 있을 때 이를 검출하여 일정 시간동안 지속되는지를 감지하도록 한 PLL 회로의 록 검출 회로를 제공하는 데 그 목적이 있다.

도 1은 일반적인 PLL 회로의 블럭도

도 2는 종래의 PLL 회로의 블럭도

도 3은 본 발명의 PLL 회로의 록 검출 회로를 나타낸 블럭도

도 4는 도 3의 록 검출 회로 중 록 검출 부를 나타낸 구성도

도 5는 도 4의 록 검출 부의 록 검출 윈도우를 나타낸 상세 구성도

도 6a는 기준 분주 주파수가 비교 분주 주파수보다 빠를 경우 타이밍 도

도 6b는 기준 분주 주파수가 비교 분주 주파수보다 느릴 경우 타이밍 도

도면의 주요 부분에 대한 부호 설명

31: 록 검출부 32: 록 검출 카운터 부

41: 제 1 록 검출 윈도우 42: 제 2 록 검출 윈도우

43: 낸드 게이트 44: 인버터

51a: 제 1 지연단 51b: 제 2 지연단

52: 제 2 낸드 게이트 53: 제 2 인버터

상기와 같은 목적을 달성하기 위한 본 발명의 PLL 회로의 록 검출 회로는, 수정 발진자, 기준 분주 카운터, 비교 분주 카운터, 위상 검출기, 충전 펌프 회로, 저역 통과 필터, 전압 제어 발진기로 구성되어 있는 PLL 회로의 록 검출 회로에 있어서, 상기 기준 분주 카운터에서 분주된 기준 주파수의 위상과 상기 비교 분주 카운터에서 나온 비교 분주 주파수의 위상을 입력으로 하여 두 주파수의 차이가 일정 범위 내에 있는가를 검출하는 록 검출부와, 상기 록 검출부에서 나온 록 검출 신호를 리셋 신호로 받고, 임의로 설정한 록 길이를 입력으로 받아 두 주파수의 차이가 일정 시간동안 지속되었는가를 감지하는 록 검출 카운터부를 포함하여 구성됨을 특징으로 하여 구성된다.

이하, 첨부된 도면을 참조하여 본 발명에 의한 PLL 회로의 록 검출 회로를 상세히 설명하면 다음과 같다.

도 3은 본 발명에 의한 PLL 회로의 록 검출 회로를 나타낸 블럭도이다.

도 3과 같이, 록 검출 회로는 도 1의 일반적인 PLL 회로의 위상 검출기에 두 위상신호를 입력받아 록을 검출하는 록 검출부(31)와 록 검출 카운터부(32)를 포함하여 구성된다.

즉, 본 발명에 의한 PLL 회로의 록 검출회로는 수정 발진자의 신호(f_r)를 분주한 신호(f_rc)와 전압 제어 발진기에서 발진한 신호(f_v)를 분주한 신호(f_vc)를 입력으로 받아 두 신호의 위상 동기 여부를 검출하는 록 검출부(31)와, 상기 록 검출부에서 나온 록 검출 신호를 리셋 신호로 받고, 임의로 설정한 록 길이를 입력으로 받아 두 주파수의 위상 차이가 일정 시간동안 지속되었는가를 감지하는 록 검출 카운터부(32)로 구성된다.

여기서 상기 록 검출 카운터부(32)는 상기 록 검출부(31)의 신호(ld)가 "high" 상태로 유지되었을 때, 즉 위상 동기 상태가 일정시간 계속되었을 때 록 신호(LD)를 "high" 로 출력한다. 이때 록 검출 카운터부(32)에서는 프로그래머블 카운터(Programmable Counter)를 써서 임의로 일정 시간(Lock_length)을 설정할 수 있다.

또한 , 록 검출 카운터부(32)는 수정 발진자의 발진 신호를 소정의 분주비로서 분주한 기준 분주 주파수(f_rc)를 기준 클록 신호(ck)로 하여, 이에 동기하여 동작한다.

도 4는 도 3의 록 검출 회로의 록 검출부(31)를 상세히 나타낸 것이다.

본 발명의 록 검출부(31)는 기준 분주 주파수(f_rc)의 위상(φR) 신호를 입력으로 하고, 비교 분주 주파수(f_vc)의 위상(φV) 신호를 클럭으로 받는 제 1 록 검출 윈도우(Lock Detection Window)(41a)와, 비교 분주 주파수(f_vc)의 위상(φV) 신호를 입력으로 하고, 기준 분주 주파수(f_rc)의 위상(φR) 신호를 클럭으로 받는 제 2 록 검출 윈도우(41b)와, 상기 제 1,2 록 검출 윈도우들(41a,41b)에서 나온 값을 논리 연산하는 낸드 게이트(42)와, 이를 반전시켜 록 검출 여부를 출력하는 인버터(43)로 구성되어 있다.

상기 제 1,2 록 검출 회로는 대칭으로 구성되며, 기준 분주 주파수(f_rc)가 비교 분주 주파수(f_vc)보다 빠르거나, 느릴 때 모두 고려한 것이다. 상기 제 1 록 검출 윈도우의 출력 ndw1과, 제 2 록 검출 윈도우의 출력 ndw2는 함께 낸드 게이트의 입력으로 들어가, 이를 다시 반전시키는 데, 상기의 낸드 게이트와, 인버터의 기능을 합친 것이 바로 앤드 게이트이다. 즉 ndw01, ndw02 모두 "high"일 경우에만, 록 검출 신호 ld에 "high" 신호를 보내겠다는 것이다. 회로 해석의 측면에서는 본 록 검출 회로는 기준 분주 주파수가 비교 분주 주파수보다 느리거나 빠를 때, 모두 걸러내고, 상기 제 1록 검출 윈도우와 제 2 록 검출 윈도우의 형태가 일치할 때에만 록 검출을 실시한다.

본 발명에서는 "록 검출 윈도우(Lock Detection Window)"라는 새로운 개념이 나오는 데, 이는 일종의 창으로서, 창안에 들어온 값에 대해서만, 출력함을 뜻한다.

도 5는 도 4의 록 검출부 중 록 검출 윈도우의 상세 구성도이다.

제 1 록 검출 윈도우(41a), 제 2 록 검출 윈도우(41b)는 서로 대칭되며, 각각의 입력과, 클럭 성분이 서로 교환되어 들어간다.

상기 제 1 록 검출 윈도우(41a)를 기준으로 회로의 동작을 설명하면, 입력된 기준 분주 주파수(f_fc)의 위상(φR)을 지연시키는 제 1 지연단(51a)과, 기준 분주 주파수(f_rc)의 위상(φV)과 상기 제 1 지연단(51a)의 출력을 논리 연산시키는 낸드게이트(52)와, 상기 낸드 게이트(52)의 값을 반전시키는 인버터(53)와, 클럭으로 들어온 비교 분주 주파수(f_vc)의 위상(φV)을 지연시키는 제 2 지연단(41b)과, 상기인버터(53)의 출력값을 입력으로 하고, 제 2 지연단(41b)의 출력을 클럭으로 받는 D형 플립-플럽(54)으로 이루어져 있다.

도 6a는 기준 분주 주파수가 비교 분주 주파수보다 빠를 경우의 타이밍 도이다.

제 1 록 검출 윈도우(41a)에 의해 검출된 신호 ndw1은 느린 비교 분주 주파수의 위상(φV) 지연 신호를 클럭으로 하여 "high" 성분을 나타낸다. 반면에 제 2 록 검출 윈도우(41b)에 의해 검출된 신호 ndw2는, 빠른 주파수 기준 분주 주파수의 위상(φV) 신호를 클럭으로 하게 되므로, "low" 상태를 계속 유지할 것이다. 따라서, 이때 록 검출 신호 ld는, ndw1과 ndw2의 낸드 연산 후 반전한 값이므로, 앤드 연산 값이므로, "low" 값을 나타낸다. 즉, 기준 주파수가 비교 주파수보다 빠를 경우는 위상은 동기되지 않았다는 신호를 내보낸다.

도 6b는 기준 분주 주파수가 비교 분주 주파수보다 느릴 경우를 나타낸 타이밍 도이다.

여기서는, 상기 도 6a의 그림과 대칭적으로, ndw2가, 느린 기준 분주 주파수의 지연 성분을 클럭으로 하여 상기할 것이고, ndw1이 "low" 상태를 유지할 것이다. 따라서, 록 검출 신호 ld 는 "low" 값을 나타낸다. 이렇게 기준 주파수가 비교 주파수보다 느릴 때는 위상은 동기되지 않았다는 신호를 내보낸다.

타이밍도, 도 6a,도 6b를 살펴보면, 본 발명의 록 검출 회로가 기준 주파수와 입력되는 주파수의 위상이 일치하기 전에는, 이의 록 검출 신호(ld)를 "low"로 출력하고, 일치 시, 즉 위상 동기시에만 록 검출 신호(ld)를 "high"로 출력함을 알수 있다. 또한, 상기 타이밍 도는 "록 검출 윈도우"라는 개념을 도입하여, 자신과, 자신의 지연값을 낸드 연산시키는 방법으로 지연 성분을 고려함을 볼 수 있다.

상기와 같은 본 발명에 의한 피엘엘(PLL) 회로의 록 검출 회로는 다음과 같은 효과가 있다.

첫째, PLL 회로에 있어서 록(lock) 여부를 알려주어 이와 응용된 디바이스에서 원하는 주파수에 록킹되었다는 것을 알릴 수 있다.

둘째, 일정 시간(lock_length)을 임의로 설정한 록 검출 카운터를 추가하여, 두 주파수의 차이를 조절할 수 있다. 또한, 일정시간 록 상태가 유지되는지 판단하는 록 검출 카운터로 인해 주파수 출력의 안정성을 높일 수 있다.

셋째, 회로의 지연 성분을 고려한 록 검출 회로를 써서, 록 검출에 있어서, 지연시 나타나는 왜곡 신호를 없앴다. 또한, 록 검출 윈도우를 두 번 사용하여, 기준 주파수에 비교하여, 입력 신호가 빠르거나 느린 경우 모두 검출하여 록 검출에 있어서 정확성을 높일 수 있다.

Claims

수정 발진자, 기준 분주 카운터, 비교 분주 카운터, 위상 검출기, 충전 펌프 회로, 저역 통과 필터, 전압 제어 발진기로 구성되어 있는 PLL 회로의 록 검출 회로에 있어서,

상기 기준 분주 카운터에서 분주된 기준 주파수의 위상과 상기 비교 분주 카운터에서 나온 비교 분주 주파수의 위상의 신호 차가 일정 범위 내에 있는가를 검출하는 록 검출부와,

상기 록 검출부에서 나온 록 검출 신호를 리셋 신호로 받고, 임의로 설정한 록 길이를 입력으로 받아 두 주파수의 위상 차이가 일정 시간동안 지속되었는가를 감지하는 록 검출 카운터부를 포함하여 구성됨을 특징으로 하는 PLL 회로의 록 검출 회로.
제 1항에 있어서, 상기 록 검출부는,

상기 기준 분주 주파수의 위상 신호를 입력으로 하고 상기 비교 분주 주파수의 위상 신호를 클럭으로 받는 제 1 록 검출 윈도우와, 상기 비교 분주 주파수의 위상 신호를 입력으로 하고, 상기 기준 분주 주파수의 위상 신호를 클럭으로 받는 제 2 록 검출 윈도우와, 상기 제 1,2 록 검출 윈도우의 출력을 논리 연산하는 낸드 게이트와, 상기 낸드 게이트의 출력을 반전시키는 인버터를 포함하여 구성됨을 특징으로 하는 PLL 회로의 록 검출 회로.
제 2항에 있어서, 상기 록 검출부의 제 1,2 록 검출 윈도우는,

상기 입력 신호를 지연시키는 제 1지연단과,

상기 입력 신호와 상기 제 1지연단의 출력 신호를 논리 연산하는 낸드 게이트와,

상기 낸드 게이트의 출력을 반전시키는 인버터와,

상기 클럭 신호를 지연시키는 제 2지연단과,

상기 인버터의 출력을 입력으로 하고, 상기 제 2지연단의 출력신호에 의해 지연된 클럭 신호를 받는 D형 플립-플럽을 포함하여 구성됨을 특징으로 하는 PLL 회로의 록 검출 회로.