KR20000013403A - 위상 동기 루프 회로의 위상 락 검출 회로 - Google Patents

Abstract

여기에 개시된 위상 동기 루프 회로는 위상 락 검출 회로를 포함한다. 상기 위상 락 검출 회로는 커패시터, 상기 입력 신호와 출력 신호가 위상 락될 때, 제어 신호에 응답하여 커패시터를 충전시키거나 상기 입력 신호와 출력 신호가 위상 락 허용 범위를 벗어날 때, 방전 경로를 제공하는 충방전 회로, 상기 커패시터에 연결되고, 상기 커패시터의 양단에 걸리는 전압 레벨에 따라 상기 커패시터의 챠지를 방전시키기 위한 상기 제어 신호를 출력하는 인버터, 상기 제어 신호에 응답하여 상기 커패시터에 방전 경로를 제공하는 MOS 트랜지스터, 상기 입력 신호와 출력 신호가 위상락 될 때, 상기 커패시터의 충방전 횟수를 카운팅하여 락 신호를 발생하는 카운터, 그리고 상기 입력 신호와 출력 신호가 위상 락 허용 범위를 벗어날 때, 상기 충방전 회로내에 방전 경로를 형성하게 하여 커패시터의 양단에 걸리는 전압 레벨이 상기 인버터의 드레솔드 전압이하일 때, 상기 카운터를 리셋시키는 제어 회로를 포함한다.

Description

위상 동기 루프 회로의 위상 락 검출 회로(PHASE LOCK DETECTION CIRCUIT FOR PHASE-LOCKED LOOP CIRCUIT)

본 발명은 위상 동기 루프 회로에 관한 것으로서, 더 구체적으로는 위상동기 루프 회로의 출력 신호가 그것의 입력 신호에 위상 락되는 때를 검출하는 위상 락 검출 회로 (phase lock detection circuit)에 관한 것이다.

도 1은 위상 동기 루프 회로의 구성을 보여주는 블록도로서, 위상 동기 루프들 (phase-locked loops : PLLs)은 모뎀들과 컴퓨터 시스템용 동기 회로들과 같은 많은 전자 응용 분야들에서 찾을 수 있다. 일반적인 PLL은 입력 신호 (fin)와 전압 제어 발진기 (voltage control oscillator : VCO)의 출력 신호 (fout)사이의 위상 차 (phase difference)를 감시하기 위한 위상 검출기 (100)를 포함한다. 상기 위상 검출기 (100)는 입력 신호 (fin)와 전압 제어 발진기 (130)의 출력 신호 (fout)사이의 위상 차는 챠지 펌프 회로 (110)로 하여금 루프 필터 (120)를 충/방전하게 한다.

만약, 입력 신호 (fin)가 다른 동작 주파수로 벗어나거나 점프하면 PLL의 위상 락 상태를 (phase lock state)벗어나는 것이 일반적이다. 입력 신호 및 출력 신호들이 위상 락되지 않은 상태 즉, 아웃-오브-락 상태 (out-of-lock-state)는 위상 락 검출 회로 (200)에 의해서 검출될 수 있고, 다른 시스템 처리는 상기 PLL이 위상 락을 재설정할 때까지 정지한다.

도 2a 및 도 2b는 위상 락 검출 회로를 보여준다.

도 2a를 참조하면, 위상 락 검출 회로는 입력 신호 (fin)와 출력 신호 (fout)가 몇번의 위상락이 되는지 카운팅하여 얼마간의 구간을 두고 이를 유지하는지 검출한다.

그러나 상술한 바와 같은 카운터 방식의 위상 락 검출 회로는 여러 락 신호를 발생하기 위해 많은 수의 카운터를 필요로 하고, PLL이 안정된 상태에서 락킹 (locking)중 위상 차가 일정값 이하로 하나라도 벗어나게 되면 아웃-오브-상태를 나타내는 언락신호 (unlock)가 출력되는 문제점이 발생된다.

도 2b를 참조하면, 위상 검출 회로로는 커패시터의 챠지량이 인버터 (INV1)의 드레솔드 전압 이상일 때 락 신호를 출력하는데, 전류양이 일정하고 커패시터 값이 크거나 커패시터값이 일정하고 전류양이 많아야 PLL이 안정된 상태에서 락 신호를 출력할 수 있다.

본 발명의 목적은 위상 검출기로 입력되는 입력 신호들간의 위상 차가 PLL 허용범위내에서 얼마동안 유지되는지를 판단하는 위상 락 검출 회로를 제공하기 위함이다.

도 1은 위상 동기 루프 회로의 블록도;

도 2a 및 도 2b는 종래 기술에 따른 위상 락 검출 회로의 블록도;

도 3은 본 발명의 바람직한 실시예에 따른 위상 락 검출 회로의 회로도 및;

도 4는 도 3의 위상 락 신호가 발생되는 동작에 따른 타이밍도이다.

*도면의 주요부분에 대한 부호 설명

100 : 위상 검출기 110 : 챠지 펌프 회로

120 : 루프 필터 130 : 전압 제어 발진기

140 : 주파수 분주기 200 : 위상 락 검출 회로

210 : 검출 회로 220 : 충방전 회로

230 : 카운터 240 : 카운터 제어 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 위상 동기 루프 회로의 출력 신호가 그것의 입력 신호에 락되는 때를 검출하는 위상 락 검출 회로는 커패시터와; 상기 입력 신호와 출력 신호가 위상 락될 때, 제어 신호에 응답하여 커패시터를 충전시키거나 상기 입력 신호와 출력 신호가 위상 락 허용 범위를 벗어날 때, 방전 경로를 제공하는 충방전 회로와; 상기 커패시터에 연결되고, 상기 커패시터의 양단에 걸리는 전압 레벨에 따라 상기 커패시터의 챠지를 방전시키기 위한 상기 제어 신호를 출력하는 인버터와; 상기 제어 신호에 응답하여 상기 커패시터에 방전 경로를 제공하는 트랜지스터와; 상기 입력 신호와 출력 신호가 위상락 될 때, 상기 커패시터의 충방전 횟수를 카운팅하여 락 신호를 발생하는 카운터와; 그리고 상기 입력 신호와 출력 신호가 위상 락 허용 범위를 벗어날 때, 상기 충방전 회로내에 방전 경로를 형성하게 하여 커패시터의 양단에 걸리는 전압 레벨이 상기 인버터의 드레솔드 전압이하일 때, 상기 카운터를 리셋시키는 제어 회로를 포함한다.

바람직한 실시예에 있어서, 상기 충방전 회로는, 상기 입력 신호와 출력 신호가 위상락될 때 상기 커패시터의 충전원으로서 공급하는 스위치 회로와; 그리고 상기 커패시터에 연결되고, 상기 커패시터 충전후 방전 경로를 제공하는 전류미러를 포함한다.

바람직한 실시예에 있어서, 상기 카운터는, 입력 신호와 출력 신호가 위상 락 허용 범위를 벗어날 때, 상기 충방전 회로내의 방전 경로를 통해 리셋된 후 처음부터 다시 커패시터의 충방전 횟수를 카운팅한다.

바람직한 실시예에 있어서, 상기 카운터 제어 회로는, 상기 인버터의 출력인 제어 신호와 락 신호를 받아들여 상기 카운터로 클럭 신호를 제공하는 제 1 낸드 게이트와; 상기 카운터의 출력단에 연결되어 상기 반전된 락 신호를 출력하는 제 1 인버터와; 상기 제어 신호를 반전시키는 제 2 인버터와; 제 1 및 제 2 입력단들이 상기 제 1 및 제 2 인버터의 출력단이 2 및 제 3 인버터의 출력단에 각각 연결되는 제 2 낸드 게이트와; 그리고 상기 인버터의 제어 신호 및 입력 신호와 출력 신호의 위상 차가 위상 락 허용범위에 있는지를 나타내는 신호를 받아들여 상기 카운터를 리셋시키는 신호를 출력하는 제 3 낸드 게이트를 포함한다.

이와 같은 장치에 의해서, PLL이 안정된 상태에서 락 신호를 출력한다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조도면 도 3 및 도 4를 참조하여 설명한다.

도 3을 참조하면, 본 발명의 신규한 위상 락 검출 회로는 커패시터의 충전 및 방전 회수를 카운터를 이용하여 카운팅한다. 입력 신호와 출력 신호간의 위상 차가 일정레벨이하로 연속적으로 M번 들어오게 되면 하이레벨의 위상 락 신호가 위상 락 검출 회로로부터 출력된다.

도 1은 본 발명에 따른 위상 락 검출 회로를 갖는 위상 동기 루프 회로의 블록도이다.

도 1을 참조하면, 위상 동기 루프 회로는 입력 주파수를 가지는 입력 신호 (fin)에 응답해서 출력 주파수를 가지는 출력 신호 (fout)를 발생한다. 위상 검출기 (100)는 주파수 분주기 (140)에 의해 분주된 출력 신호 (fout/N)가 상기 입력 신호 (fin)에 앞서는 때를 검출하고 그리고 상기 입력 신호 (fin)가 상기 분주된 출력 신호 (fout/N)에 앞서는 때를 검출하여 그 검출 결과로서 펌프 업 신호 (up)및 펌프 다운 신호 (down)를 발생한다. 여기서, 펌프 업 신호 (up)및 펌프 다운 신호(down)중 하나가 활성화된 후 상기 신호들 사이에 위상 차에 대응하는 시간이 경과한 후 나머지 신호가 활성화된다.

챠지 펌프 회로 (charge pump circuit : 110)는 상기 펌프 업 신호 (up)및 펌프 다운 신호(down)에 응답해서 챠지 펌프 신호를 발생한다. 상기 챠지 펌프 신호는 일반적으로 저역 통과 필터 (low pass filter)인 루프 필터에 의해서 충분히 여과된다. 발진기는 전압 제어 발진기 (voltage-controlled oscillator)(130) 또는 전류 제어 발진기 (current-controlled oscillator)로서 구현 가능하다. 상기 전압 제어 발진기 (130)는 상기 여과된 신호에 응답하여 상기 출력 주파수를 가지는 출력 신호 (fout)를 발생한다.

위상 락 검출 회로 (200)는 위상 동기 루프 회로에 연결되며, 입력 신호 (fin)와 분주된 출력 신호 (fout/N)에 응답하여 허용 가능한 위상 차에 상응하는 펄스 폭내에 상기 신호들의 위상 차가 있는지의 여부를 검출하여 검출 결과로서 검출 신호 (LOCKin)를 발생한다. 본 발명에 따른 위상 동기 루프 회로를 사용하는 시스템에서는, 위상 락 신호가 위상 락 상태를 알리는 동안에만 상기 위상 동기 루프 회로의 출력 신호 (fout)가 사용된다.

도 3은 본 발명에 따른 위상 락 검출 회로의 상세 회로도이다.

위상 락 검출 회로는 검출 회로 (210), 커패시터 (capacitor : C11), 인버터 (INV11), 충/방전 회로 (charging /discharging circuit : 220), 카운터 (counter : 230) 그리고 카운터 제어 회로 (counter control circuit : 240)를 포함한다.

커패시터 (C11)는 노드 (N1)와 접지 (VSS)사이에 연결되며, 이의 양단에는 NMOS 트랜지스터(MN14)의 채널이 형성되며 그것의 게이트는 카운터 제어 회로(240)로 연결된다.

상기 충방전 회로 (220)는 신호들 (Vb, LOCKin)에 응답하여 동작하는 스위치 회로 (222) 및 전류 미러 (224)로 구성된다. 스위치 회로 (212)는 2개의 PMOS 트랜지스터들 (MP11, MP12)로 구성된다. 상기 트랜지스터들 (MP11, MP12)의 전류 통로들은 전원 전압 (VDD)과 노드들 (N1, N2)사이에 형성되고, 그것의 게이트들은 스위치 제어 신호 (Vb)에 의해서 공통으로 제어된다.

상기 전류 미러 (224)는 3개의 NMOS 트랜지스터들 (MN11, MN12, MN13)로 구성된다. 상기 NMOS 트랜지스터 (MN11)의 전류 통로는 노드 (N2)와 접지 (VSS)사이에 형성되고 그것의 게이트는 상기 노드 (N2)에 연결된다. 상기 NMOS 트랜지스터 (MN12)의 전류 통로는 상기 커패시터 (C11)의 일단 (N1)과 접지 (VSS) 사이에 형성되고 그것의 게이트는 상기 노드 (N2) 및 상기 NMOS 트랜지스터 (MN11)의 게이트에 공통으로 연결된다. 상기 NMOS 트랜지스터 (MN13)의 전류 통로는 상기 NMOS 트랜지스터 (MN11, MN12)의 게이트들이 연결된 접속점 즉, 노드 (N2)와 접지 (VSS)사이에 형성되고, 그것의 게이트는 검출 회로 (210)의 출력인 검출 신호 (LOCKin)에 의해서 제어된다.

상기 카운터 (230)는 카운터 제어 회로 (240)에 연결되어 위상 락 신호 (LOCKout)를 출력한다.

그리고 상기 카운터 제어 회로 (240)는 복수 개의 인버터들 (INV12, INV13, INV14)과 낸드 게이트들 (ND1, ND2)그리고 앤드 게이트들 (AD1, AD2)을 포함한다. 인버터 (INV11)는 상기 커패시터 (C11)의 일단인 상기 노드 (N1)에 연결되고, 이의 출력단은 낸드 게이트들 (ND1,ND2)과 인버터 (INV12)의 입력단에 각각 연결된다. 낸드 게이트 (ND1)는 일입력단이 상기 인버터 (INV11)의 출력단인 노드 (N3)에 연결되고 타입력단이 카운터 (230)의 출력단에 연결되는 인버터 (INV14)의 출력단과 연결되며, 이의 출력은 카운터 (230)의 클럭 신호 (CK)로 입력된다. 그리고 앤드 게이트 (AD1)는 일입력단이 상기 노드 (N3)에 연결되는 인버터 (INV12)의 출력단에 연결되고 타입력단이 상기 인버터 (INV14)의 출력단에 연결되며 그것의 출력단은 상기 NMOS 트랜지스터 (MN14)의 게이트로 연결된다. 낸드 게이트 (ND2)는 입력단이 상기 노드 (N3)와 인버터 (INV13)를 통해 반전된 락 신호를 받아들인다. 그리고 앤드 게이트 (AD2)는 일입력단이 상기 낸드 게이트 (ND2)의 출력단에 연결되고 타입력단으로 인에이블 신호 (enable signal :EN)를 받아들여 카운터 (230)를 리셋시키기 위한 신호를 출력한다.

도 4는 도 3의 위상 락 검출 회로의 동작에 따른 동작 타이밍도이다. 도 3 및 도 4를 참조하여 검출 동작이 상세히 설명된다.

검출 회로 (210)는 도시되진 않았지만, PLL이 허용가능한 위상 차에 상응하는 펄스 폭을 갖는 신호를 받아들여 입력 신호와 분주된 출력 신호가 상기 신호내 (위상락 허용 범위라 칭하기로 함)에 있는지의 여부를 검출한다. 상기 검출 회로 (210)는 상기 입력 신호 (fin)와 분주된 출력 신호 (fout/N)의 위상 차가 상기 위상락 허용 범위 내에 있으면 하이레벨의 검출 신호 (LOCKin)를 출력하고, 이와 반대로 입력 신호 (fin)와 분주된 출력 신호 (fout/N)의 위상 차가 상기 위상락 허용 범위를 벗어나게 되면 로우레벨의 검출 신호 (LOCKin)를 출력한다.

PLL이 동작을 시작하는 초기 상태에서 커패시터에 축적된 전하가 없기 때문에, 도 4에 도시된 바와 같이 위상 락 신호 (LOCKout)는 로우레벨 즉, 아웃-오브-락 상태로 유지된다. 이러한 초기 상태에서 로우레벨의 인에이블 신호 (EN)가 인가되어 카운터 (230)를 리셋시킨다. 그런 다음에 하이레벨의 인에이블 신호 (EN)가 인가되고 하이레벨의 검출 신호 (LOCKin)가 인가된다고 하자. 이때, PMOS 트랜지스터들 (MP11, MP12)은 항시 턴온되어 일정량의 전류를 노드들 (N1, N2)로 흘려보낸다.

상기 하이레벨의 검출 신호 (LOCKin)에 의해 상기 커패시터에 대한 충전 동작이 수행된다. 구체적으로 설명하면, 상기 검출 신호 (LOCKin)에 제어되는 트랜지스터 (MN13)는 턴온되어서 전류 미러 (224)는 비활성화된다. 그 결과, 커패시터 (C11)는 PMOS 트랜지스터 (MP12)를 통해서 충전원으로서 서서히 충전된다. 즉, 노드 (N1)의 전압은 커패시터 용량을 가지고 증가된다. 상기 커패시터 (C11)에 챠지되는 전압 레벨이 인버터 (INV11)의 드레솔드 전압 이상으로 증가하게 되면 인버터 (INV11)는 로우레벨의 신호를 출력한다. 이때 락 신호 (LOCKout)는 로우레벨을 유지하게 한다. 상기 인버터 (INV11)의 출력과 락 신호 (LOCK)는 앤드 게이트 (AD1)로 인가되고, 앤드 게이트 (AD1)는 이들을 조합하여 하이레벨의 신호를 출력한다. 그 결과, 상기 앤드 게이트 (AD1)에 게이트가 연결된 NMSO 트랜지스터 (MN14)는 턴온되어 상기 커패시터 (C11)에 충전된 전압을 방전시킨다. 이로써, 상기 입력 신호 (fin)와 출력 신호 (fout/N)의 위상 차에 따른 커패시터 (C11)의 충방전 횟수가 카운터 (230)에 의해 카운팅된다.

상술한 바와 같은 동작에 의해 소정 시간을 두고 입력 신호 (fin)와 출력 신호 (fout/N)가 연속해서 여러번 위상 락될 때 PLL의 출력 신호가 유효한 신호임을 알리는 위상 락 신호 (LOCK)가 카운터 (230)로부터 출력된다.

계속해서, 입력 신호 (fin)와 출력 신호 (fout)간에 연속적으로 위상락이 이루어지다가 아웃-오브-락 상태가 되면 즉, 로우레벨의 검출 신호 (LOCKin)가 입력되면 NMOS 트랜지스터 (MN13)는 턴오프되고 PMOS 트랜지스터들 (MP11, MP12)과 전류 미러 (224)의 NMOS 트랜지스터들 (MN11, MN12)은 턴온된다. 그로 인해 커패시터 (C11)에 충전된 전압은 상기 트랜지스터들 (MP11, MN11, MN12)에 의해 형성된 전류 통로를 통해 방전되고 노드 (N1)는 로우레벨을 유지하게 된다. 상기 로우레벨의 노드 (N1)로 인해 인버터 (INV11)는 하이레벨을 출력하고, 이는 로우레벨의 검출 신호 (LOCKin)가 인가되는 낸드 게이트 (ND2)로 인가되어 카운터 (230)를 리셋시키게 된다. 그 결과 카운터 (230)부터 아웃-오브-락 상태를 나타내는 로우레벨의 신호 (LOCKout)가 출력된다.

상술한 바와 같은 위상 락 검출 회로는 원하는 횟수만큼 (예를 들어 M번만큼) 입력 신호 (fin)와 출력 신호 (fout/N)가 연속적으로 위상 락 허용 범위에 있어야만 하이레벨의 위상 락 신호가 출력되고, M번 이전에 아웃-오브- 상태가 되면 카운터는 리셋되어 처음부터 다시 카운팅하게 된다. 이는 기존의 카운터 방식에 비해 카운팅 노이즈를 줄일 수 있고, 카운터가 M번 카운팅하여 위상 락 신호를 발생하고 입력 신호와 출력 신호의 위상 차가 위상 차가 허용 범위를 벗어날 때 아웃-오브-상태를 출력하므로 아웃-오브-상태에 대한 지연 효과가 있다.

이상과 같이, 본 발명에 따르면 입력 신호와 출력 신호간의 위상 차로 커패시터를 연속적으로 충전 및 방전시키므로 노이즈를 줄일 수 있고, PLL이 안정된 상태에서 위상 락 신호를 출력할 수 있다.

Claims (4)

1. 위상 동기 루프 회로의 출력 신호가 그것의 입력 신호에 위상 락되는 때를 검출하는 위상 락 검출 회로에 있어서;

   커패시터와;

   상기 입력 신호와 출력 신호가 위상 락될 때, 제어 신호에 응답하여 커패시터를 충전시키거나 상기 입력 신호와 출력 신호가 위상 락 허용 범위를 벗어날 때, 방전 경로를 제공하는 충방전 회로와;

   상기 커패시터에 연결되고, 상기 커패시터의 양단에 걸리는 전압 레벨에 따라 상기 커패시터의 챠지를 방전시키기 위한 상기 제어 신호를 출력하는 인버터와;

   상기 제어 신호에 응답하여 상기 커패시터에 방전 경로를 제공하는 트랜지스터와;

   상기 입력 신호와 출력 신호가 위상락 될 때, 상기 커패시터의 충방전 횟수를 카운팅하여 락 신호를 발생하는 카운터와; 그리고

   상기 입력 신호와 출력 신호가 위상 락 허용 범위를 벗어날 때, 상기 충방전 회로내에 방전 경로를 형성하게 하여 커패시터의 양단에 걸리는 전압 레벨이 상기 인버터의 드레솔드 전압이하일 때, 상기 카운터를 리셋시키는 제어 회로를 포함하는 것을 특징으로 하는 위상 락 검출 회로.
2. 제 1 항에 있어서,

   상기 충방전 회로는, 상기 입력 신호와 출력 신호가 위상락될 때 상기 커패시터의 충전원으로서 공급하는 스위치 회로와; 그리고

   상기 커패시터에 연결되고, 상기 커패시터 충전후 방전 경로를 제공하는 전류미러를 포함하는 것을 특징으로 하는 위상 락 검출 회로.
3. 제 1 항에 있어서,

   상기 카운터는, 입력 신호와 출력 신호가 위상 락 허용 범위를 벗어날 때, 상기 충방전 회로내의 방전 경로를 통해 리셋된 후 처음부터 다시 커패시터의 충방전 횟수를 카운팅하는 것을 특징으로 하는 위상 락 검출 회로.
4. 제 1 항에 있어서,

   상기 카운터 제어 회로는,

   상기 인버터의 출력인 제어 신호와 락 신호를 받아들여 상기 카운터로 클럭 신호를 제공하는 제 1 낸드 게이트와;

   상기 카운터의 출력단에 연결되어 상기 반전된 락 신호를 출력하는 제 1 인버터와;

   상기 제어 신호를 반전시키는 제 2 인버터와;

   제 1 및 제 2 입력단들이 상기 제 1 및 제 2 인버터의 출력단이 2 및 제 3 인버터의 출력단에 각각 연결되는 제 2 낸드 게이트와; 그리고

   상기 인버터의 제어 신호 및 입력 신호와 출력 신호의 위상 차가 위상 락 허용범위에 있는지를 나타내는 신호를 받아들여 상기 카운터를 리셋시키는 신호를 출력하는 제 3 낸드 게이트를 포함하는 것을 특징으로 하는 위상 락 검출 회로.