KR20000018820A - 락-인 시간을 줄이기 위한 위상 동기 루프 회로 - Google Patents

락-인 시간을 줄이기 위한 위상 동기 루프 회로 Download PDF

Info

Publication number
KR20000018820A
KR20000018820A KR1019980036595A KR19980036595A KR20000018820A KR 20000018820 A KR20000018820 A KR 20000018820A KR 1019980036595 A KR1019980036595 A KR 1019980036595A KR 19980036595 A KR19980036595 A KR 19980036595A KR 20000018820 A KR20000018820 A KR 20000018820A
Authority
KR
South Korea
Prior art keywords
circuit
level
charge
output
signal
Prior art date
Application number
KR1019980036595A
Other languages
English (en)
Inventor
유병현
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980036595A priority Critical patent/KR20000018820A/ko
Priority to US09/391,142 priority patent/US6434206B1/en
Publication of KR20000018820A publication Critical patent/KR20000018820A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

여기에 개시된 위상 동기 루프는 입력 신호와 출력 신호의 위상 및 주파수를 검출하여 검출 신호를 발생하는 위상 및 주파수 검출 회로, 상기 검출 신호에 응답하여 챠지 펌프 신호를 발생하는 챠지 펌프 회로, 상기 챠지 펌프 신호를 여과하여 제 1 및 제 2 신호를 제 1 및 제 2 출력단으로 발생하는 루프 필터, 상기 루프 필터의 제 1 및 제 2 신호들을 받아들여, 상기 출력 신호가 위상 락되기 전인 제 1 상태동안 상기 루프 필터의 제 1 및 제 2 출력단에 전하를 공급하여 상기 제 1 및 제 2 신호를 제 1 레벨로 상승시키고 상기 출력 신호가 위상 락되는 제 2 상태동안 상기 제 1 및 제 2 출력단으로의 전하 공급을 차단하는 부스트 업 회로 그리고 상기 부스트업 회로를 통해 제 1 레벨로 챠지된 상기 루프 필터의 제 1 및 제 2 신호들을 받아들여 상기 출력 신호를 발생하는 전압 제어 발진 회로를 포함한다.

Description

락-인 시간을 줄이기 위한 위상 동기 루프 회로 (PHASE LOCKED LOOP CIRCUIT FOR REDUCING LOCK -IN TIME)
본 발명은 위상 동기 루프 회로에 관한 것으로서, 더 구체적으로는 풀-인 시간 (pull-in-time)을 줄일 수 있는 부스트업 회로를 갖는 위상 동기 루프 회로에 관한 것이다.
위상 동기 루프들 (phase locked loops : PLLs)은 모뎀들 컴퓨터 시스템용 동기 회로들과 같은 많은 전자 응용 분야들에서 찾을 수 있다.
도 1은 위상 동기 루프의 구성을 개략적으로 보여주는 블록도이다.
일반적인 위상 동기 루프는 입력 신호와 전압 제어 발진기 (a voltage control oscillator : VCO, 40)의 출력 신호 사이의 위상차 (phase difference)를 감시하기 위한 위상 검출기 (phase detector : 10)를 포함한다. 상기 위상 검출기 (10)는 업 제어 신호 (up control signal)와 다운 제어 신호(down control signal)를 발생하여 챠지 펌프 회로 (20)로 하여금 루프 필터 (30)를 충전/방전하게 한다. 상기 루프 필터 (30)의 양단에 걸리는 루프 전압 (loop voltage)은 상기 VCO의 출력 주파수 (VOUT)를 결정한다. 상기 챠지 펌프 (20)를 구동하는 상기 업 및 다운 제어 신호들은 상기 위상 검출기 (10)에 인가되는 신호들 사이의 소정의 위상 관계를 유지하도록 상기 VCO (40)의 입력에 적절한 루프 노드 전압 (loop node voltage)을 설정한다.
만일, 입력 신호 (IN)가 다른 동작 주파수로 벗어나거나 점프하면, 위상 락 상태를 벗어나는 것이 일반적이다. 입력 신호 및 출력 신호들이 위상 락되지 않은 상태 즉, 아웃-오브 락 상태에서 상기 위상 동기 루프가 위상 락을 재설정할 때까지의 시간을 락-인 시간 (lock-in-time)또는 풀-인 시간 (pull-in-time)이라 한다.
하나의 락 검출 스킴은 PLL의 락 상태를 확인하기 위해서 상기 업 제어 신호 및 다운 제어 신호를 감시한다. 만약 상기 업 제어 신호 및 다운 제어 신호가 펄스로 만들어지지 않으면, 상기 루프 노드 전압은 대체로 일정한 상태가 되고 PLL은 위상 락 상태에 있을 것이다. 상기 업 제어 신호 및 상기 다운 제어 신호가 상기 VCO의 입력 전압을 조정하기 위해 루프 필터 (30)를 충전또는 방전시키는 펄스들을 꾸준히 발생하면, 상기 루프는 동작 상태에 있고 그리고 위상 락에서 벗어난다.
상술한 바와 같은 PLL의 풀-인 시간은 루프 필터의 출력들이 동일레벨로 챠지되는 커먼모드에 도달할 때까지가 대부분을 챠지하게 된다.
상기 루프 필터의 출력들의 커먼모드 (common mode)로의 도달 시간을 줄이기 위해서 챠지 펌프 회로는 공급 전류를 늘리는 방법과 루프 필터의 시상수를 줄이는 방법이 있다.
그러나 상기 챠지 펌프 회로 (20)의 공급 전류를 늘리게 되면 PLL이 동작하는데 있어 흐르는 전체 전류양에 비해 챠지 펌프 회로 (20)의 공급 전류가 상당 부분을 챠지하게 된다. 상기 루프 필터 (30)의 시상수를 줄이는 것은 루프 대역폭 (loop bandwidth)을 증가시키는 것으로서 외부로부터 입력되는 고주파 (high frequency)의 노이즈를 걸러내는데 한계가 있어 PLL의 주파수 전달 특성에 변화를 가져오게 된다. 그러므로 상기 챠지 펌프 회로의 전류 공급과 루프 필터의 시상수로서 상기 루프 필터의 출력들을 커먼모드로 도달시키기에는 어려움이 뒤따르게 된다.
본 발명의 목적은 락-인 시간을 줄일 수 있는 위상 동기 루프를 제공하기 위함이다.
도 1은 종래 기술에 따른 위상 동기 루프 회로의 블록도;
도 2는 본 발명에 따른 위상 동기 루프 회로의 블록도;
도 3은 도 2의 챠지 펌프 회로와 루프 필터 및 부스트업 회로의 회로도;
도 4는 도 2의 챠지 펌프 회로의 회로도:
도 5는 본 발명에 따른 부스트업 회로의 출력 파형도 및;
도 6은 도 1과 도 2의 루프 필터의 출력을 비교하여 보여주는 파형도이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 100 : 위상/주파수 검출 회로 20, 110 : 챠지 펌프 회로
30, 120 : 루프 필터 130 : 부스트업 회로
40,140 : 전압 제어 발진 회로
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 위상 동기 루프는 입력 신호와 출력 신호의 위상 및 주파수를 검출하여 검출 신호를 발생하는 위상 및 주파수 검출 회로와; 상기 검출 신호에 응답하여 챠지 펌프 신호를 발생하는 챠지 펌프 회로와; 상기 챠지 펌프 신호를 여과하여 제 1 및 제 2 신호를 제 1 및 제 2 출력단으로 발생하는 루프 필터와; 상기 루프 필터의 제 1 및 제 2 신호들을 받아들여, 상기 출력 신호가 위상 락되기 전인 제 1 상태동안 상기 루프 필터의 제 1 및 제 2 출력단에 전하를 공급하여 상기 제 1 및 제 2 신호를 제 1 레벨로 상승시키고 상기 출력 신호가 위상 락되는 제 2 상태동안 상기 제 1 및 제 2 출력단으로의 전하 공급을 차단하는 부스트 업 회로 및; 상기 부스트업 회로를 통해 제 1 레벨로 챠지된 상기 루프 필터의 제 1 및 제 2 신호들을 받아들여 상기 출력 신호를 발생하는 전압 제어 발진 회로를 포함하되, 상기 제 1 상태는 상기 제 1 및 제 2 신호들이 전압 제어 발진 회로를 동작시키는 제 2 레벨보다 낮을 경우이며 그리고 상기 제 2 상태는 상기 제 1 및 제 2 신호들이 제 2 레벨보다 높은 경우이다.
바람직한 실시예에 있어서, 상기 부스트업 회로는, 상기 루프 필터의 제 1 신호의 레벨이 상기 제 2 레벨보다 작은지를 검출하는 제 1 검출 회로와; 상기 루프 필터의 제 2 신호의 레벨이 상기 제 2 레벨보다 작은지를 검출하는 제 2 검출 회로와; 상기 제 1 신호의 레벨이 상기 제 2 레벨보다 작을 경우, 상기 루프 필터의 제 1 출력단에 전하를 공급하는 제 1 전하 공급 회로 및; 상기 제 2 신호의 레벨이 상기 제 2 레벨보다 작을 경우, 상기 루프 필터의 제 2 출력단에 전하를 공급하는 제 2 전하 공급 회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 레벨은 전원 전압레벨의 1/2이다.
바람직한 실시예에 있어서, 상기 제 2 레벨은 상기 전압 제어 발진 회로를 동작시키는 최소 전압 레벨이다.
바람직한 실시예에 있어서, 상기 부스트 업 회로는 상기 제 1 및 제 2 신호가 상기 제 2 레벨 이하일 때 상기 제 1 및 제 2 출력단을 상기 제 2 레벨에 도달할 때까지 전하를 공급하고, 상기 제 1 및 제 2 신호가 제 2 레벨 이상일 때 상기 제 1 및 제 2 출력단에 전하 공급을 중단한다.
(작용)
이와 같은 장치에 의해서, 위상 동기 루프의 루프 필터 출력을 보다 빨리 커먼 모드로 도달하게 하여 풀-인 시간을 줄일 수있다.
(실시예)
도 3을 참조하면, 본 발명의 회로적 특징은 루프 필터의 출력단들에 부스트-업 회로를 연결하여 전압 제어 발진 회로가 동작할 수 있는 입력 전압 이하에서 루프 필터의 출력들이 커먼모드로 보다 빨리 도달할 수 있게 한다.
이하 본 발명에 따른 실시예를 첨부된 도면 도 2내지 도 6에 의거하여 상세히 설명한다.
도 2는 본 발명에 따른 위상 동기 루프 회로의 구성을 보여주는 블록도이다.
본 발명에 따른 위상 동기 루프 회로는 위상 검출 회로 (100), 챠지 펌프 회로 (110), 루프 필터 (120), 부스트업 회로 (130) 그리고 전압 제어 발진 회로 (140)로 구성된다.
도 1을 참조하면, 위상 동기 루프 회로는 입력 주파수를 가지는 입력 신호 (IN)에 응답해서 출력 주파수를 가지는 출력 신호 (OUT)를 발생한다. 위상 검출기 (100)는 도면에는 도시되진 않았지만 주파수 분주기 (frequency divider)에 의해서 분주된 출력 신호가 상기 입력 신호 (IN)에 앞서는 때를 검출하고 그리고 상기 입력 신호 (IN)가 상기 출력 신호 (OUT)에 앞서는 때를 검출하여 그 검출 결과로서 펌프 업 신호 (up, upb) 및 펌프 다운 신호 (down, downb)를 발생한다. 여기서 펌프 업 신호 (up, upb)및 펌프 다운 신호 (down, downb)중 하나가 활성화된 후 상기 신호 사이의 위상차에 대응하는 시간이 경과한 후에야 나머지 신호가 활성화된다.
챠지 펌프 회로 (110)는 상기 펌프 업 신호 (up, upb)및 상기 펌프 다운 신호 (down, downb)에 응답하여 챠지 펌프 신호를 발생한다. 챠지 펌프 신호는 일반적으로 저역 통과 필터 (low pass filter)인 루프 필터 (loop filter)에 의해 충분히 여과된다. 전압 제어 발진기 (140)는 상기 여과된 신호에 응답하여 상기 출력 주파수를 갖는 상기 출력 신호 (OUT)를 발생한다.
부스트 업 회로 (130)는 전압 제어 발진 회로 (140)로부터 안정된 출력 주파수를 갖는 출력 신호가 출력되기 전에 루프 필터의 출력들 (VOP, VON)을 일정레벨로 상승시킨다.
도 3은 부스트업 회로 및 챠지 펌프 그리고 루프필터의 연결을 보여주는 회로도이다.
도 3을 참조하면 부스트업 회로 (130)는 검출 회로들 (132, 136)및 전하 공급 회로들 (134, 138)을 포함한다.
상기 부스트 업 회로 (130)는 펌프 업 신호 (up, upb)및 펌프 다운 신호 (down, downb)들을 받아들이는 챠지 펌프 회로 (110)로부터 발생되는 챠지 펌프 신호에 응답하여 동작하는 루프 필터 (120)의 제 1 출력단 (1)및 제 2 출력단 (2)에 연결된다. 제 1 및 제 2 출력단 (1, 2)으로부터는 각각 제 1 및 제 2 신호들 (VOP', VON')이 출력된다.
상기 부스트업 회로 (130)의 검출 회로들 (132, 136)은 상기 제 1 출력단 (1)으로부터 상기 제 1 신호 (VOP')를 입력으로 받아들이는 검출 회로 (132)와 상기 제 2 출력단 (2)으로부터 제 2 신호 (VON')를 입력으로 받아들이는 검출 회로 (136)로 구성된다.
상기 검출 회로 (132)는 PMOS 트랜지스터 (MP3)와 두 개의 NMOS 트랜지스터들 (MN1) 및 (MN2)을 포함한다. 상기 PMOS 트랜지스터 (MP3)의 전류 통로는 전원 전압 (VDDA)과 노드 (N1)사이에 형성되고, 그것의 게이트는 상기 제 1 신호 (VOP')를 받아들인다. NMOS 트랜지스터 (MN1)의 전류 통로는 노드 (N1)와 접지 사이에 형성되고, 그것의 게이트는 상기 노드 (N1)에 연결된다. 상기 NMOS 트랜지스터 (MN2)의 전류 통로는 노드 (N2)와 접지 (VSSA)사이에 형성되고, 그것의 게이트는 상기 노드 (N2) 및 상기 NMOS 트랜지스터 (MN1)의 게이트에 공통으로 연결된다.
상기 검출 회로 (136)는 PMOS 트랜지스터 (MP7)와 두 개의 NMOS 트랜지스터들 (MN3) 및 (MN4)을 포함한다. 상기 PMOS 트랜지스터 (MP7)의 전류 통로는 전원 전압 (VDDA)과 노드 (N3)사이에 형성되고, 그것의 게이트는 상기 제 2 신호 (VON')를 받아들인다. 상기 NMOS 트랜지스터 (MN3)의 전류 통로는 노드 (N3)와 접지 (VSSA) 사이에 형성되고, 그것의 게이트는 상기 노드 (N3)에 연결된다. 그리고 상기 NMOS 트랜지스터 (MN4)의 전류 통로는 노드 (N4)와 접지 (VSSA) 사이에 형성되고 게이트는 상기 노드 (N3)및 NMOS 트랜지스터 (MN3)의 게이트에 공통으로 연결된다.
전하 공급 회로들은 제 1 출력단 (1)에 대한 전하 공급 회로 (134)와 제 2 출력단 (2)에 대한 전하 공급 회로 (138)로 구분된다. 상기 전하 공급 회로 (134)는 전원 전압 (VDDA)과 상기 제 1 출력단 (1) 사이에 형성되는 전류 통로와 상기 노드 (N2)에 연결되는 게이트를 갖는 PMOS 트랜지스터 (MP4)를 포함한다. 상기 전하 공급 회로 (138)는 전원 전압과 상기 제 2 출력단 (2)사이에 형성되는 전류 통로와 상기 노드 (N4)에 연결되는 게이트는 갖는 PMOS 트랜지스터 (MP8)를 포함한다.
도 4는 챠지 펌프 회로의 구성을 보여주는 회로도이다.
도 5a 내지 도 5d는 부스트업 회로의 입출력 파형을 보여주는 도면이며, 이는 루프 필터의 제 1 및 제 2 출력단 (1, 2)에 대해서도 동일함에 유의해야 한다. 이하 루프 필터의 제 1 출력단 (1)이 커먼 모드로 도달을 위한 동작만을 설명한다. 도 3 및 도 5를 참조하여 루프 필터의 출력들이 커먼 모드로 도달하는 동작이 상세히 설명된다.
PLL이 동작을 시작하는 초기에 전압 제어 발진 회로의 출력 신호는 불안정한 주파수를 갖는 신호로서 출력된다. 이는 다시 위상 검출기 (100)로 피드백되어 입력 신호 (IN)와 상기 출력 신호 (OUT)간의 위상차가 검출된다. 상기 위상 검출기 (100)를 통해 출력되는 신호들은 도 4의 챠지 펌프 회로를 동작시키게 된다. 상기 챠지 펌프 회로 (110)의 출력은 루프 필터 (120)를 통해 여과되어 전압 제어 발진 회로 (140)로 전달된다.
전압 제어 발진 회로 (140) 위상 락 되는 신호 (OUT)되는 시점에서의 전압 (검출 전압)을 Vdet라고 하자. PLL이 동작을 시작하여 루프 필터 (120)로부터 출력되는 전압 (VOP', VON')이 전압 제어 발진 회로 (140)를 동작시키지 않는 검출 전압 이하일 때 (로우레벨일 때), 부스트 업 회로 (130)의 PMOS 트랜지스터 (MP3, MP7)가 턴온되어 노드 (N1, N3)를 하이레벨로 챠지시킨다. 상기 하이레벨로 챠지되는 노드 (N1, N3)로 인해 게이트가 상호 접속된 NMOS 트랜지스터들 (MN1, MN2, MN3, MN4)이 턴온되어 노드 (N2, N4)가 로우레벨로 디스챠지된다(도 5c). 상기 노드 (N2, N4)가 로우레벨로 디스챠지됨에 따라 전하 공급 회로 (134, 138) 는 순간적으로 PMOS 트랜지스터 (MP4, MP8)를 턴온시켜 루프 필터 (120)의 출력단 (1)에 많은 양의 전류를 공급하게 된다.
상기 부스트 업 회로 (130)는 전원 전압 (VDDA)이 인가되어 파워업 동작이 일어난후, 상기 루프 필터(120)의 출력들 (VOP', VON')이 상기 검출 전압 (Vdet)보다 전압 레벨이 작을 경우, 상기 노드들 (N2, N4)을 로우레벨로 유지하여 상기 전하 공급 회로들 (134, 138)을 동작시킨다. 이에 따라 전하 공급 회로의 PMOS 트랜지스터들 (MP4, MP8)은 상기 루프 필터 (120)의 출력단 (1, 2)에 단위 시간당 많은 양의 전류를 공급하여 상기 출력단들 (1, 2)이 보다 빨리 커먼 모드로 도달하도록 한다. 이와 반대로, 상기 루프 필터 (120)의 출력들 (VOP', VON')이 상기 검출 전압보다 전압레벨이 높을 경우, 검출 회로들 (132, 136)을 통해 노드들 (N2, N4)은 하이레벨을 유지하여 PMOS 트랜지스터들 (MP4, MP8)은 턴오프된다.
종래 위상 동기 루프의 풀-인 시간을 줄이기 위해 챠지 펌프 회로의 단위 시간당 전류 공급을 늘리던가 루프 필터의 시상수를 조절하는 방법을 선택해왔다. 상기 두 인자 즉 챠지 펌프 회로의 전류 공급과 루프 필터의 시상수를 변화하게 되면 위상 동기 루프의 밴드폭이 커져 고주파에서 신호가 전달되지 못하게 된다. 그러나 본 발명에서는 위상 동기 루프 회로가 정상적인 동작을 하기 전에 루프 필터의 출력들 (VOP', VON')을 커먼 모드레벨로 올려 놓으므로써 위상 락 되는 시점을 보다 빨리 가져갈 수 있다.
도 6은 본 발명과 종래의 루프 필터의 출력을 비교하여 보여주는 파형도이다.
상술한 바와 같은 위상 동기 루프는 종전보다 루프 필터의 출력들이 보다 빨리 안정화된다. 즉, 종전 (B)에는 루프 필터의 출력이 60㎲에서 안정 레벨에 도달함에 비해 본 발명 (A)에서는 초기부터 출력 레벨 급상승하여 B의 절반에 가까운 30㎲에서부터 안정화된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이와 같은 회로에 의해서, 위상 동기 루프 회로의 출력이 락-인 되기까지의 시간을 줄일 수 있는 효과가 있다.

Claims (10)

  1. 입력 신호와 출력 신호의 위상 및 주파수를 검출하여 검출 신호를 발생하는 위상 및 주파수 검출 회로와;
    상기 검출 신호에 응답하여 챠지 펌프 신호를 발생하는 챠지 펌프 회로와;
    상기 챠지 펌프 신호를 여과하여 제 1 및 제 2 신호를 제 1 및 제 2 출력단으로 발생하는 루프 필터와;
    상기 루프 필터의 제 1 및 제 2 신호들을 받아들여, 상기 출력 신호가 위상 락되기 전인 제 1 상태동안 상기 루프 필터의 제 1 및 제 2 출력단에 전하를 공급하여 상기 제 1 및 제 2 신호를 제 1 레벨로 상승시키고 상기 출력 신호가 위상 락되는 제 2 상태동안 상기 제 1 및 제 2 출력단으로의 전하 공급을 차단하는 부스트 업 회로 및;
    상기 부스트업 회로를 통해 제 1 레벨로 챠지된 상기 루프 필터의 제 1 및 제 2 신호들을 받아들여 상기 출력 신호를 발생하는 전압 제어 발진 회로를 포함하되,
    상기 제 1 상태는 상기 제 1 및 제 2 신호들이 전압 제어 발진 회로를 동작시키는 제 2 레벨보다 낮을 경우이며 그리고 상기 제 2 상태는 상기 제 1 및 제 2 신호들이 제 2 레벨보다 높은 경우인 위상 동기 루프 회로.
  2. 제 1 항에 있어서,
    상기 부스트업 회로는,
    상기 루프 필터의 제 1 신호의 레벨이 상기 제 2 레벨보다 작은지를 검출하는 제 1 검출 회로와;
    상기 루프 필터의 제 2 신호의 레벨이 상기 제 2 레벨보다 작은지를 검출하는 제 2 검출 회로와;
    상기 제 1 신호의 레벨이 상기 제 2 레벨보다 작을 경우, 상기 루프 필터의 제 1 출력단에 전하를 공급하는 제 1 전하 공급 회로 및;
    상기 제 2 신호의 레벨이 상기 제 2 레벨보다 작을 경우, 상기 루프 필터의 제 2 출력단에 전하를 공급하는 제 2 전하 공급 회로를 포함하는 위상 동작 루프 회로.
  3. 제 2 항에 있어서,
    상기 제 1 검출 회로는.
    제 1 전원 공급원에 연결되는 소오스, 상기 제 1 출력단에 연결되는 게이트 그리고 드레인을 갖는 PMOS 트랜지스터와;
    상기 PMOS 트랜지스터의 드레인과 제 2 전원 공급원 사이에 형성되는 전류 통로, 그리고 상기 PMOS 트랜지스터의 드레인에 연결되는 게이트를 갖는 제 1 NMOS 트랜지스터 및;
    상기 제 1 전하 공급 회로와 접지 사이에 형성되는 전류 통로, 그리고 상기 제 1 NMOS 트랜지스터의 게이트에 연결되는 게이트를 갖는 제 2 NMOS 트랜지스터를 포함하는 위상 동기 루프 회로.
  4. 제 3 항에 있어서,
    상기 제 1 전원 공급원은 전원 전압이고 상기 제 2 전원 공급원은 접지전입인 위상 동기 루프 회로.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 제 2 검출 회로는,
    제 1 전원 공급원에 연결되는 소오스, 상기 제 2 출력단에 연결되는 게이트 그리고 드레인을 갖는 PMOS 트랜지스터와;
    상기 PMOS 트랜지스터의 드레인과 제 2 전원 공급원 사이에 형성되는 전류 통로, 그리고 상기 PMOS 트랜지스터의 드레인에 연결되는 게이트를 갖는 제 1 NMOS 트랜지스터 및;
    상기 제 2 전하 공급 회로와 접지 사이에 형성되는 전류 통로, 그리고 상기 제 1 NMOS 트랜지스터의 게이트에 연결되는 게이트를 갖는 제 2 NMOS 트랜지스터를 포함하는 위상 동기 루프 회로.
  6. 제 2 항 또는 제 4 항에 있어서,
    상기 제 1 전하 공급 회로는,
    상기 제 1 전원 공급원과 제 1 출력단 사이에 형성되는 전류 통로, 그리고 제 1 검출 회로에 연결되는 위상 동기 루프 회로.
  7. 제 2 항에 또는 제 4 항에 있어서,
    상기 제 2 전하 공급 회로는,
    상기 제 1 전원 공급원과 제 2 출력단 사이에 형성되는 전류 통로, 그리고 제 2 검출 회로에 연결되는 PMOS 트랜지스터를 포함하는 위상 동기 루프 회로.
  8. 제 1 항에 있어서,
    상기 제 1 레벨은 전원 전압레벨의 1/2인 위상 동기 루프 회로.
  9. 제 1 항에 있어서,
    상기 제 2 레벨은 상기 전압 제어 발진 회로를 동작시키는 최소 전압 레벨인 위상 동기 루프 회로.
  10. 제 1 항에 있어서,
    상기 부스트 업 회로는 상기 제 1 및 제 2 신호가 상기 제 2 레벨 이하일 때 상기 제 1 및 제 2 출력단을 상기 제 2 레벨에 도달할 때까지 전하를 공급하고, 상기 제 1 및 제 2 신호가 제 2 레벨 이상일 때 상기 제 1 및 제 2 출력단에 전하 공급을 중단하는 위상 동기 루프 회로.
KR1019980036595A 1998-09-04 1998-09-04 락-인 시간을 줄이기 위한 위상 동기 루프 회로 KR20000018820A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980036595A KR20000018820A (ko) 1998-09-04 1998-09-04 락-인 시간을 줄이기 위한 위상 동기 루프 회로
US09/391,142 US6434206B1 (en) 1998-09-04 1999-09-07 Phase locked loop circuit for reducing lock-in time

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980036595A KR20000018820A (ko) 1998-09-04 1998-09-04 락-인 시간을 줄이기 위한 위상 동기 루프 회로

Publications (1)

Publication Number Publication Date
KR20000018820A true KR20000018820A (ko) 2000-04-06

Family

ID=19549680

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980036595A KR20000018820A (ko) 1998-09-04 1998-09-04 락-인 시간을 줄이기 위한 위상 동기 루프 회로

Country Status (2)

Country Link
US (1) US6434206B1 (ko)
KR (1) KR20000018820A (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6671863B2 (en) * 2002-02-14 2003-12-30 Sun Microsystems, Inc. Optimization of loop bandwidth for a phase locked loop
US6891412B1 (en) * 2002-12-16 2005-05-10 Analog Devices, Inc. Low noise filter
KR100532415B1 (ko) * 2003-01-10 2005-12-02 삼성전자주식회사 돌발지터 정보를 차단할 수 있는 동기루프 회로 및 이의돌발지터 정보 차단방법
KR100510523B1 (ko) * 2003-03-13 2005-08-26 삼성전자주식회사 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법
KR100940204B1 (ko) * 2003-05-13 2010-02-10 삼성전자주식회사 광 디스크의 클럭 생성을 위한 주파수 검출장치 및 방법
US6927635B2 (en) * 2003-08-14 2005-08-09 Toshiba America Electronic Components, Inc. Lock detectors having a narrow sensitivity range
KR100574980B1 (ko) * 2004-04-26 2006-05-02 삼성전자주식회사 빠른 주파수 락을 위한 위상 동기 루프
US8575979B2 (en) * 2011-04-21 2013-11-05 Conexant Systems, Inc. Fully differential adaptive bandwidth PLL with differential supply regulation
US8803572B2 (en) * 2012-07-12 2014-08-12 Stmicroelectronics International N.V. Phase locked loop circuit with reduced jitter
CN103138570B (zh) * 2013-01-25 2015-08-05 深圳市国微电子有限公司 一种锁相环及其电荷泵
CN104601168B (zh) * 2013-10-31 2018-07-10 中芯国际集成电路制造(上海)有限公司 自偏置锁相环

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4562411A (en) * 1983-12-29 1985-12-31 Rca Corporation Prepositioning circuit for phase lock loop
JPS621322A (ja) * 1985-06-27 1987-01-07 Nec Corp 周波数シンセサイザ
JPH0964727A (ja) * 1995-08-23 1997-03-07 Toshiba Corp 同期回路
US5696468A (en) * 1996-02-29 1997-12-09 Qualcomm Incorporated Method and apparatus for autocalibrating the center frequency of a voltage controlled oscillator of a phase locked loop
US6031429A (en) * 1997-03-19 2000-02-29 Silicon Magic Corporation Circuit and method for reducing lock-in time in phase-locked and delay-locked loops

Also Published As

Publication number Publication date
US6434206B1 (en) 2002-08-13

Similar Documents

Publication Publication Date Title
US6420914B1 (en) Charge pump circuit having switching circuits for reducing leakage currents
US5831483A (en) PLL frequency synthesizer having circuit for controlling gain of charge pump circuit
US6586976B2 (en) Charge pump circuit for improving switching characteristics and reducing leakage current and phase locked loop having the same
US7443249B2 (en) Phase locked loop for stably operating in a matter that is insensitive to variation in process, voltage and temperature and method of operating the same
US6825731B2 (en) Voltage controlled oscillator with frequency stabilized and PLL circuit using the same
US6320435B1 (en) PLL circuit which can reduce phase offset without increase in operation voltage
KR20070121951A (ko) 전압제어 발진기, 이를 구비한 위상동기루프 회로, 및위상동기루프 회로의 제어방법
KR19990080623A (ko) 위상 동기 루프 회로의 위상 락 검출 회로
US6466069B1 (en) Fast settling charge pump
KR20000018820A (ko) 락-인 시간을 줄이기 위한 위상 동기 루프 회로
EP1233519A1 (en) Multiple phase-locked loop circuit
US9490824B1 (en) Phase-locked loop with frequency bounding circuit
KR20080004072A (ko) 높은 개시 이득과 함께 위상 노이즈/지터를 줄일 수 있는전압 제어 발진기 및 그 방법
KR100319422B1 (ko) 위상동기루프회로
US6067336A (en) Charge pump circuit
KR100282124B1 (ko) 디지탈 위상 동기 루프 회로
JPH08307254A (ja) 同期クロック生成回路
US20060033554A1 (en) Charge pump circuit
KR20040055123A (ko) 차동 전하펌프 및 이를 구비하는 위상 동기 루프
US20090206893A1 (en) Charge pump circuit and pll circuit
KR100905826B1 (ko) 위상 동기 루프 장치
KR20010083266A (ko) 초기 전압 발생기를 가진 위상동기루프
EP4106205A1 (en) Phase-locked loop circuit
KR100335490B1 (ko) 음극 선관 구동용 전압 발생 장치 및 방법
KR100920828B1 (ko) 동기 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application