KR20080004072A - 높은 개시 이득과 함께 위상 노이즈/지터를 줄일 수 있는전압 제어 발진기 및 그 방법 - Google Patents

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Abstract

여기에 개시된 전압 제어 발진회로는: 제어 신호에 응답하여 동작하며, 제 1 고정 바이어스 전압과 제 2 고정 바이어스 전압을 발생하는 바이어스 전압 발생부와; 제어 단자(N1)에 연결되며, 입력 전압에 응답하여 발진 신호들을 발생하도록 구성된 전압 제어 발진부와; 상기 발진 신호들 각각의 전압에 응답하여 선택 신호를 발생하는 선택 신호 발생부와; 상기 선택 신호에 응답하여 상기 제 1 및 제 2 고정 바이어스 전압들 중 어느 하나를 선택하고, 상기 선택된 고정 바이어스 전압을 상기 제어 단자로 출력하는 선택부를 포함하는 것을 특징으로 한다.

Description

높은 개시 이득과 함께 위상 노이즈/지터를 줄일 수 있는 전압 제어 발진기 및 그 방법{VOLTAGE CONTROLLED OSCILLATOR CAPABLE OF REDUCING PHASE NOISE/JITTER WHIH HIGH STARTUP GAIN AND METHOD THEREOF}
도 1은 일반적인 위상 고정 루프를 개략적으로 보여주는 블록도;
도 2는 도 1에 도시된 전압 제어 발진기의 상세 회로도;
도 3은 본 발명의 바람직한 실시예에 따른 전압 제어 발진기의 상세 회로도; 그리고
도 4는 도 3에 도시된 전압 제어 발진기에서 사용되는 신호들의 타이밍도 이다.
<도면의 주요부분에 대한 부호의 설명>
101: 위상 비교기 102: 전하 펌프
103: 로우 패스 필터 104: 전압 제어 발진기
105: 피드백 디바이더 201,301: 전압 제어 발진부
202,305: 서브-문턱 전압 발생기
302: 전송 게이트 303: 2:1MUX
304: 바이어스 전압 발생부 306: 검출부
3061,3062: 인버터
본 발명은 위상 고정 루프에 관한 것으로, 좀 더 구체적으로는 위상 고정 루프에 포함된 전압 제어 발진기에 관한 것이다.
일반적으로, 위상 고정 루프(이하 PLL(Phase Locked Loop)이라 칭함)는 내부의 클럭 신호를 입력되는 기준 클럭 신호와 동기화시키기 위한 회로로서 다양한 전자회로에 사용된다.
도 1은 일반적인 위상 고정 루프를 개략적으로 보여주는 블록도 이다.
도 1을 참조하면, 일반적인 PLL은 위상 비교기(이하 PFD(Phase Frequency Detector)라 칭함)(101), 전하 펌프(이하 CP(Charge Pump)라 칭함)(102), 로우 패스 필터(이하 LPF(Low Pass Filter)라 칭함)(103), 전압 제어 발진기(이하 VCO(Voltage Controlled Oscillator)라 칭함)(104), 그리고 피드백 디바이더(Feedback Divider)(105)를 포함한다. 피드백 디바이더(105)는 VCO(104)에서 출력되는 클럭 신호(발진 신호)를 소정의 상수로 나누고, 나누어진 클럭 신호를 피드백 클럭 신호(FB_CLK)로서 PFD(101)에 보낸다. PFD(101)는 기준 클럭 신호(RF_CLK)와 피드백 클럭 신호(FB_CLK)를 비교해서, 비교한 결과에 기초하여 위상이 다른 신호인 업 신호(UP)와 다운 신호(DOWN)를 생성한다.
CP(102)는 PFD(101)의 출력신호인 업 신호(UP)에 기초하여 CP(102)의 출력전압을 올리기 위해 출력 노드의 전하를 충전하거나, CP(102)의 출력전압을 낮추기 위해 다운 신호(DOWN)에 기초하여 출력 노드의 전하를 방전시킨다. LPF(103)는 CP(102)의 출력전압(Vc)의 높은 주파수 성분을 제거한다. VCO(104)는 LPF(103)를 통해서 CP(102)의 출력 전압(Vc)를 입력받는다. VCO(104)는 입력전압(Vc)에 대응하는 주파수를 갖고 위상이 180도 반대인 두 개의 클럭 신호(VCO_out_p, VCO_out_n)를 생성하고, 생성된 두 개의 클럭 신호(VCO_out_p, VCO_out_n)를 외부로 출력하고, 또한 피드백 디바이더(105)를 통해 PFD(101)에 피드백 클럭 신호(FB_CLK)로서 공급한다.
도 2는 도 1에 도시된 전압 제어 발진기의 상세 회로도이다.
PLL회로에서 가장 중요한 빌딩 블럭(building block)은 VCO이다. VCO가 안정적으로 동작하기 위해서는 개시 이득이 최소한 1보다 커야한다. 도 2에 도시된 일반적인 VCO(104)는 높은 개시 이득(startup gain)을 얻기 위해 고안된 회로이다.
도 2를 참조하면, 일반적인 VCO(104)는 전압 제어 발진부(Voltage controlled oscillator)(201)를 포함한다. 전압 제어 발진부(201)는 VCO(104)에서 실질적으로 전압 제어 발진기(Voltage controlled oscillator)역할을 하는 부분이다. 전압 제어 발진부(201)는 한 개의 PMOS 트랜지스터(MP1), 두 개의 인덕터(L1, L2), 두 개의 가변 커패시터(Cv1, Cv2(variable capactior)), 그리고 두 개의 트랜지스터들(MN1, MN2)를 포함한다. 도 2에서 MP 및 MN으로 표기된 트랜지스터들은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 나타낸다.
VCO(104)에서 트랜지스터들(MP2, MP3)의 문턱 전압(threshold voltage)이 음의 문턱 전압(Vth)이라고 가정하면, 서브-문턱 전압 발생기(sub threshold voltage generator)의 출력(N3) 전압이 Vdd+Vth보다 약간 큰 값이 되도록 서브-문턱 전압 발생기(202)를 설계한다. 서브-문턱 전압 발생기(202)는 트랜지스터들(MP2, MP3)을 턴 오프시키기 위한 직류전압(서브 문턱 전압)을 생성하고, 생성된 직류전압을 저항(R1)을 통해 트랜지스터(MP2)의 게이트로, 그리고 저항(R2)를 통해 트랜지스터(MP3)의 게이트로 출력한다. 따라서 트랜지스터들(MP2, MP3)은 서브-문턱 전압 발생기(202)에서 생성된 직류전압에 의해 턴 오프(turn off)된다.
제어신호(En)가 로우 레벨(예를 들어 0V)일때, 제어신호(En_b)는 하이 레벨(예를들어 Vdd)이 된다. 제어신호(En)에 의해 트랜지스터(MN5)는 턴 오프(turn off) 되고, 제어신호(En_b)에 의해 트랜지스터(MN4)는 턴 온(turn on) 된다. 따라서 N2노드가 트랜지스터(MN4)를 통해 접지되기 때문에, 트랜지스터(MN3)은 턴 오프 된다. 트랜지스터들(MP2, MP3)은 서브-문턱 전압 발생기(202)에서 생성된 직류 전압에 의해 턴 오프 상태를 유지한다. 트랜지스터(MP4)는 제어신호(En)가 로우 레벨이므로 턴 온 되어 N1노드의 전압은 Vdd가 된다. N1노드의 전압이 Vdd이므로 트랜지스터(MP1)은 턴 오프 된다. 따라서 트랜지스터(MP1)를 통해 전류가 흐르지 않고 VCO(104)도 동작하지 않는다.
제어신호(En)가 로우 레벨(예를 들어 0V)에서 하이 레벨(예를 들어 Vdd)로 변할때, 트랜지스터들(MP4, MN4)는 턴 오프되고, 트랜지스터(MN5)는 턴 온 된다. 이때, 트랜지스터들(MP2, MP3)은 서브-문턱 전압 발생기(202)에서 생성된 직류 전압에 의해 여전히 턴 오프 상태를 유지한다. 이러한 조건에 따르면 트랜지스터(MN3)를 턴 온 시키는 N2노드의 전압은 전류소스(Is;current source)와 트랜지스 터(MN6)에 의해서 결정될 것이다. 트랜지스터(MN3)가 턴 온 되고 나면, N1노드의 전압은 0V가 되고, 트랜지스터(MP1)을 통해 매우 큰 전류가 흐른다. 따라서 VCO(104)의 개시이득(startup gain)을 충분히 키울 수 있다. 트랜지스터(MP1)에 전류가 흘러서 전압 제어 발진부(201)가 동작하게 되면, 전압 제어 발진부(201)는 인덕터(L1)와 가변 커패시터(Cv1), 그리고 인덕터(L2)와 가변 커패시터(Cv2)의 공진을 통해, 입력전압(Vc)에 대응하는 주파수를 갖고 위상이 180도 반대인 두 개의 클럭 신호(VCO_out_p, VCO_out_n)를 생성한다.
전압 제어 발진부(201)에서 생성된 두 개의 클럭 신호(VCO_out_p, VCO_out_n)는 각각 직류(DC)성분을 포함한다. 따라서 생성된 두 개의 클럭 신호(VCO_out_p, VCO_out_n)는 커패시터들(C1, C2)을 통해 각각 직류 성분이 제거되고, 직류성분이 제거된 두 개의 클럭 신호(VCO_out_p, VCO_out_n)는 트랜지스터들(MP2, MP3)의 각 게이트, 그리고 피드백 디바이더(105)로 각각 출력된다. 전압 제어 발진부(201)에서 출력되는 두 개의 클럭 신호(VCO_out_p, VCO_out_n)의 전압은 서브-문턱 전압 발생기(202)에서 생성된 직류전압과 각각 합쳐져서 트랜지스터들(MP2, MP3)의 게이트로 입력된다. 따라서 트랜지스터들(MN2, MN3)의 게이트로 입력되는 두 개의 클럭 신호(VCO_out_p, VCO_out_n)는 N3노드의 전압을 중심 값으로 하여 위 아래로 파동(fluctuation)하면서 진폭(amplitude)이 점점 커진다. 전압 제어 발진부(201)에서 생성된 두 개의 클럭 신호(VCO_out_p, VCO_out_n)의 진폭이 커지게 되면 턴 오프 상태를 유지하던 트랜지스터들(MN2, MN3)이 동작하는 경우가 생긴다. 예를 들어, 트랜지스터들(MN2, MN3)은 두 개의 클럭 신호(VCO_out_p, VCO_out_n)의 변화하는 전압 값이 Vdd+Vth보다 낮은 값일 경우 턴 온 될 수 있다.
트랜지스터들(MN2, MN3)이 동작(턴 온)하는 경우, 초기에 0V이던 N1노드의 전압 값이 점점 증가하게 되고 트랜지스터(MP1)을 통해 흐르는 전류는 점점 감소하게 된다. 트랜지스터(MP1)을 통해 흐르는 전류의 감소로 전압 제어 발진부(201)에서 생성되는 두 개의 클럭신호(VCO_out_p, VCO_out_n)의 진폭도 감소 된다. 결과적으로 VCO(104)는 네거티브 피드백(negative feedback)을 형성하므로 두 개의 클럭 신호(VCO_out_p, VCO_out_n)의 진폭은 무한정 커지는 것이 아니고 적당한 값을 갖는다.
트랜지스터(MP1)에 흐르는 전류의 크기를 조절하는 N1노드의 전압은 트랜지스터(MN3)에 흐르는 전류와 트랜지스터들(MP2, MP3)에 흐르는 전류에 의하여 결정된다. 트랜지스터(MN3)의 게이트 전압은 항상 일정한 값을 유지하지만, 트랜지스터들(MP2, MP3)의 게이트 전압은 전압 제어 발진부(201) 동작시 출력되는 두 개의 클럭 신호(VCO_out_p 및 VCO_out_n)에 의해 항상 변하기 때문에 위상 노이즈(phase noise) 또는 지터(jitter)가 발생한다. 결과적으로 일반적인 VCO(104)는 인에이블(enable)된 순간에만 큰 바이어스 전류가 흘러서 높은 개시 이득을 갖는 반면 위상 노이즈 또는 지터가 크다는 단점을 갖는다.
본 발명의 목적은 큰 개시이득을 유지하면서 위상 노이즈/지터를 줄일 수 있는 전압 제어 발진기 장치 및 그 방법을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 전압 제어 발진 회로는: 제어 신호에 응답하여 동작하며, 제 1 고정 바이어스 전압과 제 2 고정 바이어스 전압을 발생하는 바이어스 전압 발생부와; 제어 단자(N1)에 연결되며, 입력 전압에 응답하여 발진 신호들을 발생하도록 구성된 전압 제어 발진부와; 상기 발진 신호들 각각의 전압에 응답하여 선택 신호를 발생하는 선택 신호 발생부와; 상기 선택 신호에 응답하여 상기 제 1 및 제 2 고정 바이어스 전압들 중 어느 하나를 선택하고, 상기 선택된 고정 바이어스 전압을 상기 제어 단자로 출력하는 선택부를 포함한다.
이 실시예에 있어서, 상기 바이어스 전압 발생부는: 접지 전압을 상기 제 1 고정 바이어스 전압으로 출력하는 제 1 전압 발생기와; 그리고 상기 제어 신호에 응답하여 상기 제 2 고정 바이어스 전압을 발생하는 제 2 전압 발생기를 포함한다.
이 실시예에 있어서, 상기 선택 신호 발생부는: 상기 발진 신호들을 각각 전달하기 위한 신호 라인들로 대응하는 저항기들을 통해 서브 문턱 전압을 각각 공급하도록 구성된 서브-문턱 전압 발생기와; 그리고 상기 신호 라인들 상의 각각의 전압이 검출전압에 도달하였는지를 검출하고, 상기 검출결과에 따라서 상기 선택 신호를 발생하는 검출부를 포함한다.
이 실시예에 있어서, 상기 전압 제어 발진 회로는 상기 제어 단자에 연결되며, 상기 제어 신호에 응답하여 상기 바이어스 전압 발생부를 디세이블시키는 디세이블부를 더 포함한다.
이 실시예에 있어서, 상기 디세이블부는 상기 제어 단자와 전원 전압 사이에 연결되며 상기 제어 신호에 의해서 제어되는 PMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 전압 제어 발진부는 상기 제어 단자에 상기 디세이블부를 통해 전원 전압이 공급될 때 디세이블되고 상기 제어 단자에 상기 제 1 및 제 2 고정 바이어스 전압들 중 어느 하나가 공급될 때 상기 발진 신호들을 발생한다.
이 실시예에 있어서, 상기 선택부는 상기 발진 신호들 각각의 전압이 검출 전압에 도달하지 않을때 상기 선택 신호에 응답하여 상기 제 1 고정 바이어스 전압을 선택하고, 상기 발진 신호들 각각의 전압이 검출 전압에 도달할 때 상기 선택 신호에 응답하여 상기 제 2 고정 바이어스 전압을 선택하는 것을 특징으로 하는 전압 제어 발진 회로.
이 실시예에 있어서, 상기 전압 제어 발진 회로는 상기 제어 단자와 상기 선택부 사이에 연결되며 상기 제어 신호에 응답하여 동작하는 스위치를 더 포함한다.
이 실시예에 있어서, 상기 전압 제어 발진 회로는 상기 발진 신호들 각각의 직류 성분을 제거하고 직류 성분이 제거된 발진 신호들을 상기 선택 신호 발생부로 전달하는 커패시터들을 더 포함한다.
이 실시예에 있어서, 상기 발진 신호들은 서로 위상이 180도 반대이다.
본 발명의 다른 특징에 따른 위상 고정 루프 회로는: 피드백 클럭 신호와 기준 클럭 신호를 비교하는 위상 비교기와; 상기 위상 비교기의 출력에 응답하여 제어 전압을 발생하는 전하 펌프와; 상기 제어 전압에 응답하여 발진 신호들을 발생하는 전압 제어 발진기와; 그리고 상기 발진 신호들을 분배하여 상기 분배된 클럭 신호를 상기 피드백 클럭 신호로서 출력하는 피드백 디바이더를 포함하며, 상기 전압 제어 발진기는 본 발명에 기재된 전압 제어 발진 회로를 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 전압 제어 발진 회로의 동작 방법은: 전압 제어 발진부의 출력이 검출 전압에 도달하였는지의 여부에 따라 선택 신호를 발생하는 단계와; 상기 선택 신호에 응답하여 제 1 및 제 2 고정 바이어스 전압들 중 어느 하나를 선택하는 단계와; 그리고 상기 선택된 고정 바이어스 전압에 응답하여 상기 전압 제어 발진부의 출력으로서 발진 신호들을 발생하는 단계를 포함한다.
이 실시예에 있어서, 상기 제 1 고정 바이어스 전압은 상기 전압 제어 발진부의 출력이 상기 검출 전압에 도달하지 않을 때 선택되고, 상기 제 2 고정 바이어스 전압은 상기 전압 제어 발진부의 출력이 상기 검출 전압에 도달할 때 선택된다.
이 실시예에 있어서, 상기 제 1 고정 바이어스 전압은 접지 전압이고, 상기 제 2 고정 바이어스 전압은 상기 접지 전압과 전원 전압 사이의 전압이다.
이하에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
본 발명의 바람직한 실시예에 있어서, 전압 제어 발진 회로는 제어 신호에 응답하여 동작하며, 제 1 고정 바이어스 전압과 제 2 고정 바이어스 전압을 발생하는 바이어스 전압 발생부와; 제어 단자(N1)에 연결되며, 입력 전압에 응답하여 발진 신호들을 발생하도록 구성된 전압 제어 발진부와; 상기 발진 신호들 각각의 전압에 응답하여 선택 신호를 발생하는 선택 신호 발생부와; 그리고 상기 선택 신호 에 응답하여 상기 제 1 및 제 2 고정 바이어스 전압들 중 어느 하나를 선택하고, 상기 선택된 고정 바이어스 전압을 상기 제어 단자로 출력하는 선택부를 포함한다. 전압 제어 발진 회로 동작시, 선택신호 발생부에서 생성된 선택신호에 응답하여 선택부는 바이어스 전압 발생부에서 생성된 제 1 바이어스 전압 또는 제 2 바이어스 전압을 전압 제어 발진부에 공급한다. 전압 제어 발진부는 제 1 고정 바이어스 전압이 입력될 경우 매우 큰 전류가 흘러서 동작하고 제 2 고정 바이어스 전압이 입력될 경우 대응하는 적절한 전류가 흘러서 동작한다. 따라서 본 발명에 따른 전압 제어 발진 회로는 초기에 높은 개시 이득을 유지하고 이 후에 일정한 바이어스 전압에 의해 동작함으로 위상 노이즈 또는 지터를 줄일 수 있다.
도 3은 본 발명의 바람직한 실시예에 따른 전압 제어 발진기의 상세 회로도이다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 전압 제어 발진기(이하 VCO라 칭함)는 전압 제어 발진부(301)의 동작 유/무를 제어하는 한 개의 PMOS 트랜지스터(MP4), 입력 전압에 응답해서 대응하는 주파수를 갖고 위상이 180도 다른 두개의 발진신호(이하 클럭 신호라 칭함)를 생성하는 전압 제어 발진부(301), 제어 신호(En/En_b)에 응답해서 스위치 역할을 하는 전송 게이트(transmission gate)(302), 검출부의 출력신호에 응답하여 전압 제어 발진부(301)에 제 1 고정 바이어스 전압(이하 접지 전압이라 칭함) 또는 바이어스 전압 발생부(304)에서 생성된 제 2 고정 바이어스 전압(이하 고정 바이어스 전압이라 칭함)을 공급할지를 결정하는 2:1MUX(303), 고정 바이어스 전압을 발생시키는 바이어스 전압 발생 부(304), 검출부(306)의 트랜지스터들(MP2,MP3)을 턴 오프 시키기 위해 소정의 직류전압(서브 문턱 전압)을 생성하고, 생성된 직류전압을 검출부(306)로 출력하는 서브-문턱 전압 발생기(305), 그리고 서브-문턱 전압 발생기(305)에서 출력된 직류전압을 전압 제어 발진부(301)에서 출력된 두 개의 클럭 신호의 각각의 전압에 더하고, 각각의 클럭신호가 검출 전압에 도달했는지를 검출하고, 검출 결과로서 선택신호를 출력하는 검출부(306)을 포함한다. 도 3에서 도시된 MP 및 MN으로 표기된 트랜지스터들은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 나타낸다.
전압 제어 발진부(301)의 동작 유/무를 제어하는 트랜지스터(MP4)의 게이트는 제어신호(En)를 입력받고 소스는 전원 공급단(Vdd)에 연결된다. 트랜지스터(MP4)의 드레인은 전압 제어 발진부(301)의 N1노드에 연결된다. 트랜지스터(MNP)는 제어신호(En)가 로우 레벨(예를 들어 OV)일때 턴 온 되고, 제어신호(En)가 하이 레벨(예를 들어 Vdd)일때 턴 오프된다. 트랜지스터(MNP)가 턴 온 일때 전압 제어 발진부(301)는 동작하고, 제어신호(En)가 턴 오프 일때 전압 제어 발진부(301)는 동작하지 않는다.
전송 게이트(302)는 트랜지스터들(MN5, MP7)을 포함한다. 트랜지스터(MN5)의 게이트는 제어신호(En)를 입력받고 트랜지스터(MN7)의 게이트는 제어신호(En_b)를 입력받는다. 트랜지스터(MN5)의 소스와 트랜지스터(MP7)의 드레인은 N1노드에 공통으로 연결된다. 트랜지스터(MN5)의 드레인과 트랜지스터(MP7)의 소스는 2:1MUX(303)의 출력단(OUT)에 공통으로 연결된다. 제어신호들(En=0V, En_b=Vdd)에 의해 전송 게이트(302)의 트랜지스터들(MN5, MP7)이 턴 오프될 경우, 전송게이트(320)는 오픈(open)상태가 된다. 따라서 제어단자(N1)와 2:1MUX(303)의 출력단자(OUT)는 연결되지 않는다. 그러나 제어신호들(En=Vdd, En_b=0V)에 의해 전송 게이트(302)의 트랜지스터들(MN5, MP7)이 턴 온될 경우, 전송 게이트(302)를 통해 N1노드와 2:1MUX(303)의 출력단자(OUT)는 전기적으로는 연결된다.
전압 제어 발진부(301)는 한 개의 PMOS 트랜지스터(MP1), 한 쌍의 인덕터(L1, L2), 한 쌍의 가변 커패시터(variable capacitor)(Cv1, Cv2), 그리고 한 쌍의 NMOS트랜지스터(MN1, MN2)로 구성된다. 트랜지스터(MP1)의 게이트는 N1노드에 연결되고, 소스는 전원공급단(Vdd)에 연결되고, 드레인은 전압 제어 발진부(301)의 인덕터들(L1, L2)에 공통으로 연결된다. 트랜지스터(MP1)은 제어단자(N1)의 전압값에 의해 제어되어 전압 제어 발진부(301)를 동작시키기 위한 전류를 인덕터들(L1, L2)에 공통으로 공급한다. 인덕터들(L1, L2)의 한쪽단은 트랜지스터(MP1)의 드레인에 연결된다. 인덕터(L1)의 다른쪽 단은 가변 커패시터(Cv1)의 한쪽 단과 트랜지스터(MN2)의 게이트에 공통으로 연결되고, 커패시터(C1)을 통해 검출부(306)의 트랜지스터(MP2)의 게이트에 각각 연결된다. 인덕터(L2)의 다른쪽 단은 가변 커패시터(Cv2)의 한쪽 단과 트랜지스터(MN1)의 게이트에 공통으로 연결되고, 커패시터(C2)을 통해 검출부(306)의 트랜지스터(MP3)의 게이트에 각각 연결된다. 트랜지스터들(MN1, MN2)의 소스는 접지에 공통으로 연결된다. 전압 제어 발진부(301)의 트랜지스터(MP1)에 전류가 흘러서 전압 제어 발진부(301)가 동작하게 되면, 전압 제어 발진부(301)는 인덕터(L1)와 가변 커패시터(Cv1), 그리고 인덕터(L2)와 가변 커패시터(Cv2)의 공진을 통해, 입력전압(Vc)에 대응하는 주파수를 갖고 위상이 180도 반대인 두 개의 클럭 신호(VCO_out_p, VCO_out_n)를 생성한다.
서브-문턱 전압 발생기(305)는 저항(R1)을 통해 트랜지스터(MP2)의 게이트에 연결되고, 저항(R2)를 통해 트랜지스터(MP3)의 게이트에 연결된다. 서브-문턱 전압 발생기(305)는 검출부(306)의 트랜지스터들(MP2,MP3)을 턴 오프 시키기 위해 소정의 직류전압(서브 문턱 전압)을 생성하고, 생성된 직류전압을 검출부로 출력한다.
검출부(306)는 트랜지스터들(MP2, MP3, MN3), 그리고 인버터들(3061,3062)을 포함한다. 트랜지스터(MP2)의 소스와 트랜지스터(MP3)의 소스는 전원공급단(Vdd)에 연결되고, 각 드레인은 N2노드에 연결된다. N2노드는 트랜지스터(MN3)의 드레인에 연결되고, 인버터들(3061,3062)를 통해 2:1MUX(303)의 선택단자(SEL)에 연결된다. 트랜지스터(MN3)의 게이트는 전원공급단(Vdd)에 연결되고, 소스는 접지에 연결된다. 이때 트랜지스터(MN3)의 사이즈는 작게 만들어서 트랜지스터들(MP2, MP3)가 턴 온 되었을때, 트랜지스터들(MP2, MP3)에 의해 N2노드의 전압이 증가하도록 설계된다. 검출부(306)는 트랜지스터들(MP2, MP3)의 게이트로 전압 제어 발진부(301)에서 출력된 두 개의 클럭 신호의 각 전압에 서브-문턱 전압 발생기(305)에서 출력된 직류전압을 더한 신호를 받아들이고, 받아들인 신호가 검출전압에 도달했는지를 검출한다. 검출부(306)은 검출 결과에 따라서 선택 신호를 생성하고, 생성된 선택신호를 2:1MUX(303)의 출력단자(OUT)로 출력한다.
2:1MUX(303)의 입력단자(IN0)은 접지에 연결되고 입력단자(IN1)은 바이어스 전압 발생기(304)의 N4노드, 트랜지스터(MP6)의 드레인, 트랜지스터(MN4)의 소스, 그리고 트랜지스터(MP5)의 게이트에 공통으로 연결된다. 2:1MUX(303)의 출력단자(OUT)은 전송 게이트(302)에 연결된다. 2:1MUX(303)의 선택단자(SEL)에 로우(L)가 입력되면 입력단자(IN0)이 출력단자(OUT)에 연결된다. 따라서 전압 제어 발진부(301)에는 접지 전압이 공급된다. 2:1MUX(303)의 선택단자(SEL)에 하이(H)가 입력되면 입력단자(IN1)이 출력단자(OUT)에 연결된다. 따라서 전압 제어 발진부(301)에는 바이어스 전압 발생기(304)에서 생성된 일정한 바이어스 전압이 공급된다.
바이어스 전압 발생부(304)는 트랜지스터들(MN4, MP5, MP6), 그리고 전류소스(current source)(Is)를 포함한다. 트랜지스터(MP6)의 소스는 전원공급단(Vdd)에 연결되고, 게이트는 제어신호(En)를 입력받고, 드레인은 N4노드를 통해 트랜지스터(MN4)의 소스, 트랜지스터(MP5)의 게이트, 그리고 2:1MUX(303)의 입력단자(IN1)에 공통으로 연결된다. 트랜지스터(MP5)의 소스는 전원공급단(Vdd)에 연결되고, 드레인은 트랜지스터(MN4)의 드레인과 공통으로 전류소스(Is)를 통해 접지에 연결된다. 트랜지스터(MN4)의 게이트는 제어신호(En)를 입력 받는다. 바이어스 전압 발생부(304)는 제어신호(En)가 하이 레벨(예를 들어 Vdd)일때 일정한 바이어스 전압을 생성하고, 생성된 바이어스 전압을 2:1MUX(303)의 출력단자(OUT)에 연결된 전송게이트(302)를 통해 전압 제어 발진부(301)에 공급한다.
따라서, 본 발명에 따른 VCO는 초기에 매우 큰 전류가 흘러서 동작하게 됨으로서 매우 큰 개시이득을 갖고, 이후에는 일정한 바이어스 전압에 의해 전류의 크기를 조절하고, 조절된 전류에 의해 동작함으로써 출력되는 클럭 신호의 진폭을 조절할 수 있다. 또한 일정한 바이어스 전압으로 인해 위상 노이즈 및 지터를 줄일 수 있다.
이 실시예에 있어서, 바이어스 전압 발생부(304)는 2:1MUX(302)의 입력단자(IN0)에 연결되고, 로우 레벨 전압(접지전압)을 발생하는 접지 단자를 포함할 수 있다.
이 실시예에 있어서, 2:1MUX(302)는 선택부와 같은 의미이다.
이 실시예에 있어서 전압 제어 발진부(301)은 제어단자(N1)을 포함하거나, 제어단자(N1)에 연결될 수 있다.
이 실시예에 있어서 서브-문턱 전압 발생기(305), 저항들(R1, R2), 그리고 검출부(306)는 선택신호를 발생하기 위한 블럭에 포함될 수 있다. 예를 들어 선택신호 발생부는 서브-문턱 전압 발생기(305), 저항들(R1, R2), 그리고 검출부(306)를 포함할 수 있다.
도 4는 도 3에 도시된 전압 제어 발진기에서 사용되는 신호들의 타이밍도 이다.
도 3 및 도 4를 참조하여, 전압 제어 발진기의 동작을 설명하면 다음과 같다.
본 발명에 따른 VCO에서 트랜지스터들(MP2, MP3)의 문턱 전압(threshold voltage)이 음의 문턱 전압(Vth)이라고 가정하면, 서브-문턱 전압 발생기(305)의 출력(N3) 전압이 Vdd+Vth보다 약간 큰 값이 되도록 서브-문턱 전압 발생기(305)를 설계한다. 서브-문턱 전압 발생기(305)는 검출기(306)의 트랜지스터들(MP2, MP3)을 턴 오프시키기 위한 직류전압(서브 문턱 전압)을 생성하고, 생성된 직류전압을 저 항(R1)을 통해 트랜지스터(MP2)의 게이트로, 그리고 저항(R2)를 통해 트랜지스터(MP3)의 게이트로 출력한다. 따라서 검출기(306)의 트랜지스터들(MP2, MP3)은 서브-문턱 전압 발생기(305)에서 생성된 직류전압에 의해 턴 오프된다.
제어신호(En)가 로우 레벨일때(예를 들어 0V)일때, 제어신호(En_b)는 하이 레벨(예를들어 Vdd)이 된다. 제어신호들(En, En_b)에 의해 전송 게이트(302)의 트랜지스터들(MN5, MP7)은 턴 오프(turn off)되므로 N1노드와 2:1 MUX(303)의 출력단자(OUT) 사이는 오픈(open) 상태가 된다. 이때 검출기(306)의 트랜지스터들(MP2, MP3)은 서브-문턱 전압 발생기(202)에서 생성된 직류 전압에 의해 턴 오프 상태를 유지한다. 그러나, 트랜지스터(MN3)은 게이트에 연결된 전원공급단의 전압(Vdd)에 의해 턴 온 되므로 N2노드의 전압은 0V가 된다. 검출기(306)의 N2노드의 전압이 0V이면 인버터들(3061,3062)을 통해 2:1MUX(303)의 선택단자(SEL)에는 로우(L)가 입력되고 입력단자(IN0)에 연결된 로우 레벨 전압(접지전압)이 선택된다. 그러나 전송 게이트(304)는 오픈 상태 이므로 2:1MUX(303)의 출력은 전압 제어 발진부(301)의 N1노드에 영향을 주지 않는다. 트랜지스터(MP4)는 게이트에 로우 레벨의 제어신호(En)가 입력되므로 턴 온 된다. N1노드의 전압은 트랜지스터(MP4)가 턴 온 되고 트랜지스터(MP4)의 소스로 동작전압(Vdd)이 인가되므로 Vdd가 된다. N1노드의 전압이 Vdd이므로 트랜지스터(MP1)은 턴 오프 되고 트랜지스터(MP1)을 통해 전류가 흐르지 않는다. 따라서 전압 제어 발진부(301)는 트랜지스터(MP1)을 통해 전류가 흐르지 않으므로 동작하지 않는다.
제어신호(En)가 로우 레벨(예를 들어 0V)에서 하이 레벨(예를 들어 Vdd)로 변할때, 트랜지스터(MP4)는 턴 오프된다. 이때 제어신호들(En, En_b)에 의해 전송 게이트(302)의 트랜지스터들(MN5, MP7)은 턴 온(turn on)되므로 N1노드와 2:1 MUX(303) 사이는 전기적으로 연결된다. 검출부(306)의 트랜지스터들(MP2, MP3)은 서브-문턱 전압 발생기(305)에서 생성된 직류 전압에 의해 여전히 턴 오프 상태를 유지한다. 그러나, 검출부(306)의 트랜지스터(MN3)은 게이트에 연결된 전압(Vdd)에 의해 턴 온 되므로 N2노드의 전압은 0V가 된다. N2노드의 전압이 0V이면 인버터들(3061,3062)을 통해 2:1MUX(303)의 선택단자(SEL)에는 로우가 입력되고 입력단자(IN0)에 연결된 로우레벨 전압(접지전압)이 선택된다. N1노드는 전송 게이트(302)를 통해 2:1MUX(303)의 출력단자(OUT)에 연결된 로우레벨 전압(접지전압)이 인가된다. 따라서 N1노드의 전압은 0V가 된다. N1노드의 전압이 0V이면 트랜지스터(MP1)은 턴 온 되고 트랜지스터(MP1)을 통해 매우 큰 전류가 흐른다. 따라서 VCO의 개시이득(startup gain)을 충분히 키울 수 있다.
트랜지스터(MP1)에 전류가 흘러서 전압 제어 발진부(301)가 동작하게 되면, 전압 제어 발진부(301)는 인덕터(L1)와 가변 커패시터(Cv1), 그리고 인덕터(L2)와 가변 커패시터(Cv2)의 공진을 통해, 입력전압(Vc)에 대응하는 주파수를 갖고 위상이 180도 반대인 두 개의 클럭 신호(VCO_out_p, VCO_out_n)를 생성한다. 전압 제어 발진부(301)에서 두 개의 클럭 신호(VCO_out_p, VCO_out_n) 생성시 작은 저항성분들(도2에 도시하지 않음)이 생성된다. 이러한 작은 저항성분은 전압 제어 발진부(301)의 트랜지스터들(MN1, MN2)에 의해 각각 제거된다. 트랜지스터들(MN1, MN2)은 네커티브 저항(negative registor)으로, 전압 제어 발진부(301)에서 두 개의 클 럭 신호(VCO_out_p, VCO_out_n) 생성시 생기는 저항과 크기는 갖지만 음수의 저항값을 갖는다.
전압 제어 발진부(301)에서 생성된 두 개의 클럭 신호(VCO_out_p, VCO_out_n)는 각각 직류(DC)성분을 포함한다. 따라서 생성된 두 개의 클럭 신호(VCO_out_p, VCO_out_n)는 커패시터들(C1, C2)을 통해 각각 직류 성분이 제거되고, 직류성분이 제거된 두 개의 클럭 신호(VCO_out_p, VCO_out_n)는 검출부(306)의 트랜지스터들(MP2, MP3)의 각 게이트, 그리고 피드백 디바이더(도 1 참조)로 각각 출력된다.
전압 제어 발진부(301)에서 출력되는 두 개의 클럭 신호(VCO_out_p, VCO_out_n)의 각 전압은 서브-문턱 전압 발생기(305)에서 생성된 직류전압과 각각 합쳐져서 검출부(306)의 트랜지스터들(MP2, MP3)의 게이트로 입력된다. 따라서 검출부(306)의 트랜지스터들(MN2, MN3)의 게이트로 입력되는 두 개의 클럭 신호(VCO_out_p, VCO_out_n)는 N3노드의 전압을 중심 값으로 하여 위 아래로 파동(fluctuation)하면서 진폭(amplitude)이 점점 커진다. 도 4에 도시된 MP2 gate-V와 MP2 gate-V는 각각 MP2의 게이트와 MP3의 게이트로 입력되는 신호 파형을 나타낸 것이다.
검출부(306)는 트랜지스터들(MP2, MP3)의 게이트로 전압 제어 발진부(301)에서 출력된 두 개의 클럭 신호(VCO_out_p, VCO_out_n)에 N3노드의 전압을 각각 더한 신호를 받아들인다. 이때 받아들인 신호가 일정 레벨에 도달하면 트랜지스터들(MP2, MP3)은 턴 온 된다. PMOS 트랜지스터의 문턱 전압은 음의 값(Vth)을 갖기 때문에 트랜지스터들(MP2, MP3)을 턴 온 시키는 전압은 Vdd+Vth보다 작은 값이다. 따라서 트랜지스터들(MP2, MP3)은 게이트로 입력되는 두 개의 클럭 신호 (VCO_out_p, VCO_out_n)의 전압이 Vdd+Vth보다 낮을 경우 턴 온 된다. 도 4에 도시된 MP2 gate-V와 MP2 gate-V 파형의 빗금 친 영역에서 트랜지스터들(MP2, MP3)은 턴 온 된다. 전압 제어 발진부(301)에서 발생한 두 개의 클럭 신호 (VCO_out_p, VCO_out_n)의 진폭은 점점 커지기 때문에 트랜지스터들(MP2, MP3)이 턴 온 되면 초기에 0V이던 검출기(306)의 N2노드의 전압은 점점 상승한다. 이때 트랜지스터(MN3)의 사이즈를 작게 만들어서 트랜지스터들(MP2, MP3)이 턴 온 되었을때, 트래지스터들(MP2, MP3)에 의해 N2 노드의 전압이 증가하도록 설계한다. 전압 제어 발진부(301)에서 발생한 두 개의 클럭 신호 (VCO_out_p, VCO_out_n)의 진폭이 점점 커지고 검출하기 위한 전압(검출전압)까지 진폭이 커지면, N2노드의 전압이 기준 레벨 전압 이상으로 상승하게 된다. N2노드의 전압은 일정 레벨까지 올라간 후에는 포화(saturation)되고 일정값을 유지한다.
검출부(306)는 N2노드의 전압이 기준 레벨 전압 이상으로 상승하면 인버터들(3061,3062)을 통해 하이신호(H)를 2:1MUX(303)의 선택단자(SEL)로 출력한다. 반면에 N2노드의 전압이 기준 레벨 전압 이상으로 상승하지 않으면 인버터들(3061,3062)을 통해 로우신호(L)를 2:1MUX(303)의 선택단자(SEL)로 출력한다. 기준 레벨 전압은 인버터들(3061,3062)의 설계에 따라 다른 값을 가질 수 있으나 일반적으로 Vdd/2 값을 갖는다.
따라서 검출부(306)의 N2 노드의 전압이 증가하다가 기준 레벨 전압 이상이 되면 인버터들(3061,3062)를 통해 2:1MUX(303)의 선택단자(SEL)로 하이신호(H)가 입력된다. 이때 2:1MUX(303)의 출력단자(OUT)은 입력된 선택신호(H)에 응답하여 바이어스 전압 발생부(304)에 연결된다. 따라서 N1노드에는 전송 게이트(302)를 통해 2:1MUX(303)의 출력단자(OUT)에 연결된 고정 바이어스 전압이 인가된다. VCO 동작시 2:1MUX(303)의 선택단자(SEL)은 하이레벨(H)을 유지한다.
바이어스 전압 발생부(304)는 제어신호(En)가 로우 레벨(예를 들어 0V)에서 하이 레벨(예를 들어 Vdd)로 변할때, 트랜지스터(MP6)은 턴 오프되고 트랜지스터(MN4)와 트랜지스터(MP5)는 턴 온 된다. 따라서 바이어스 전압 발생부(304)에서 생성되는 전압(N4노드의 전압)은 전류소스(Is)의 전류와 트랜지스터(MP5)의 사이즈에 의해서 결정된다. 바이어스 전압 발생부(304)에서 발생되는 바이어스 전압은 Vdd보다 작고, VCO가 동작하는 동안 일정 레벨(고정 바이어스 전압)을 유지한다.
2:1MUX(303)의 선택단자(SEL)로 하이(H)가 입력되고, 입력된 신호(H)에 응답하여 2:1MUX(303)의 출력단자(OUT)이 바이어스 전압 발생부(304)에 연결될 경우, 바이어스 전압 발생부(304)의 N4노드의 전압과 전압 제어 발진부(301)의 N1노드의 전압은 같아지게 된다. 이와 같은 고정된 상태(steady-state)에서 트랜지스터(MP1)을 통해 흐르는 전류의 크기를 조절하는 전압 제어 발진부(301)의 N1노드의 전압은 바이어스 전압 발생부(304)의 전류소스(Is)의 전류와 트랜지스터(MP5)의 사이즈에 의해서 결정된다. 따라서 바이어스 전압 발생부(304)에 의해 생성된 일정한 바이어스 전압에 의해 트랜지스터(MP1)을 통해 흐르는 전류의 크기가 조절된다. 바이어스 전압 발생부(301)에서 생성된 일정한 바이어스 전압에 의해 조절된 트랜지스 터(MP1)을 통해 흐르는 전류에 의해, 전압 제어 발진부(301)에서 출력되는 두 개의 클럭 신호(VCO_out_p 및 VCO_out_n)의 진폭은 작아진다. 즉 전압 제어 발진부(301)의 트랜지스터(MP1)을 통해 흐르는 전류에 의해 전압 제어 발진부(301)에서 출력되는 두 개의 클럭 신호(VCO_out_p 및 VCO_out_n)의 진폭은 적절한 값으로 조절된다. 또한 바이어스 전압 발생부(304)의 전류소스(Is)의 전류와 트랜지스터(MP5)의 사이즈는 일정하므로, 도 3에 도시된 VCO의 위상 노이즈 및 지터는 줄어든다.
결과적으로, 본 발명에 따른 VCO는 초기에 매우 큰 전류가 흘러서 동작하게 됨으로서 매우 큰 개시이득을 갖고, 이후에는 일정한 바이어스 전압에 의해 전류의 크기를 조절하고, 조절된 전류에 의해 동작함으로써 출력되는 클럭 신호의 진폭을 조절할 수 있다. 또한 일정한 바이어스 전압으로 인해 위상 노이즈 및 지터를 줄일 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 전압 제어 발진기(VCO)는 초기에 매우 큰 전류가 흘러서 동작하게 됨으로서 매우 큰 개시이득을 갖고, 이후에는 일정한 바이어스 전압에 의해 전류의 크기를 조절하고, 조절된 전류에 의해 동작함으로써 출력되 는 클럭 신호의 진폭을 조절할 수 있다. 또한 일정한 바이어스 전압으로 인해 위상 노이즈 및 지터를 줄일 수 있다.

Claims (14)

  1. 제어 신호에 응답하여 동작하며, 제 1 고정 바이어스 전압과 제 2 고정 바이어스 전압을 발생하는 바이어스 전압 발생부와;
    제어 단자(N1)에 연결되며, 입력 전압에 응답하여 발진 신호들을 발생하도록 구성된 전압 제어 발진부와;
    상기 발진 신호들 각각의 전압에 응답하여 선택 신호를 발생하는 선택 신호 발생부와; 그리고
    상기 선택 신호에 응답하여 상기 제 1 및 제 2 고정 바이어스 전압들 중 어느 하나를 선택하고, 상기 선택된 고정 바이어스 전압을 상기 제어 단자로 출력하는 선택부를 포함하는 것을 특징으로 하는 전압 제어 발진 회로.
  2. 제 1 항에 있어서,
    상기 바이어스 전압 발생부는
    접지 전압을 상기 제 1 고정 바이어스 전압으로 출력하는 제 1 전압 발생기와; 그리고
    상기 제어 신호에 응답하여 상기 제 2 고정 바이어스 전압을 발생하는 제 2 전압 발생기를 포함하는 것을 특징으로 하는 전압 제어 발진 회로.
  3. 제 1 항에 있어서,
    상기 선택 신호 발생부는
    상기 발진 신호들을 각각 전달하기 위한 신호 라인들로 대응하는 저항기들을 통해 서브 문턱 전압을 각각 공급하도록 구성된 서브-문턱 전압 발생기와; 그리고
    상기 신호 라인들 상의 각각의 전압이 검출전압에 도달하였는지를 검출하고, 상기 검출결과에 따라서 상기 선택 신호를 발생하는 검출부를 포함하는 것을 특징으로 하는 전압 제어 발진 회로.
  4. 제 1 항에 있어서,
    상기 제어 단자에 연결되며, 상기 제어 신호에 응답하여 상기 바이어스 전압 발생부를 디세이블시키는 디세이블부를 더 포함하는 것을 특징으로 하는 전압 제어 발진 회로.
  5. 제 4 항에 있어서,
    상기 디세이블부는 상기 제어 단자와 전원 전압 사이에 연결되며 상기 제어 신호에 의해서 제어되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 제어 발진 회로.
  6. 제 4 항에 있어서,
    상기 전압 제어 발진부는 상기 제어 단자에 상기 디세이블부를 통해 전원 전압이 공급될 때 디세이블되고 상기 제어 단자에 상기 제 1 및 제 2 고정 바이어스 전압들 중 어느 하나가 공급될 때 상기 발진 신호들을 발생하는 것을 특징으로 하는 전압 제어 발진 회로.
  7. 제 2 항에 있어서,
    상기 선택부는 상기 발진 신호들 각각의 전압이 검출 전압에 도달하지 않을때 상기 선택 신호에 응답하여 상기 제 1 고정 바이어스 전압을 선택하고,
    상기 발진 신호들 각각의 전압이 상기 검출 전압에 도달할 때 상기 선택 신호에 응답하여 상기 제 2 고정 바이어스 전압을 선택하는 것을 특징으로 하는 전압 제어 발진 회로.
  8. 제 1 항에 있어서,
    상기 제어 단자와 상기 선택부 사이에 연결되며 상기 제어 신호에 응답하여 동작하는 스위치를 더 포함하는 것을 특징으로 하는 전압 제어 발진 회로.
  9. 제 1 항에 있어서,
    상기 발진 신호들 각각의 직류 성분을 제거하고, 상기 직류 성분이 제거된 상기 발진 신호들을 상기 선택 신호 발생부로 전달하는 커패시터들을 더 포함하는 것을 특징으로 하는 전압 제어 발진 회로.
  10. 제 1 항에 있어서,
    상기 발진 신호들은 서로 위상이 180도 반대인 것을 특징으로 하는 전압 제어 발진 회로.
  11. 피드백 클럭 신호와 기준 클럭 신호를 비교하는 위상 비교기와; 상기 위상 비교기의 출력에 응답하여 제어 전압을 발생하는 전하 펌프와; 상기 제어 전압에 응답하여 발진 신호들을 발생하는 전압 제어 발진기와; 그리고 상기 발진 신호들을 분배하여 상기 분배된 클럭 신호를 상기 피드백 클럭 신호로서 출력하는 피드백 디바이더를 포함하며, 상기 전압 제어 발진기는 청구항 1에 기재된 전압 제어 발진 회로를 포함하는 것을 특징으로 하는 위상 고정 루프 회로.
  12. 전압 제어 발진 회로의 동작 방법에 있어서:
    상기 전압 제어 발진부의 출력이 검출 전압에 도달하였는지의 여부에 따라 선택 신호를 발생하는 단계와;
    상기 선택 신호에 응답하여 제 1 및 제 2 고정 바이어스 전압들 중 어느 하나를 선택하는 단계와; 그리고
    상기 선택된 고정 바이어스 전압에 응답하여 상기 전압 제어 발진부의 출력으로서 발진 신호들을 발생하는 단계를 포함하는 것을 특징으로 전압 제어 발진 회로의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제 1 고정 바이어스 전압은 상기 전압 제어 발진부의 출력이 상기 검출 전압에 도달하지 않을 때 선택되고, 상기 제 2 고정 바이어스 전압은 상기 전압 제어 발진부의 출력이 상기 검출 전압에 도달할 때 선택되는 것을 특징으로 하는 전압 제어 발진 회로의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제 1 고정 바이어스 전압은 접지 전압이고, 상기 제 2 고정 바이어스 전압은 상기 접지 전압과 전원 전압 사이의 전압인 것을 특징으로 전압 제어 발진 회로의 동작 방법.
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