JP6559548B2 - 発振回路装置 - Google Patents
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Description
従来の発振回路装置400は、電源端子101と、接地端子102と、定電流回路171、172と、PMOSトランジスタ122と、スイッチ150、151、154と、インバータ回路153と、電流制御発振器113と、分周回路114と、位相周波数比較器111と、チャージポンプ回路112と、パルス検出回路110と、フィルタ回路174とを備えている。定電流回路171は、PMOSトランジスタ120と、第1の電流源140とを備えている。定電流回路172は、PMOSトランジスタ121と、NMOSトランジスタ131とを備えている。フィルタ回路174は、容量161を備えている。
図5(a)は電源端子101にの印加される電圧VDDの時間推移であり、図5(b)はチャージポンプ回路112の出力電圧VCPの時間推移であり、図5(c)はREF端子103に入力される基準信号REFの周波数の時間推移であり、図5(d)はCLK端子から得られる出力信号CLKの周波数の時間推移である。
自走状態において、フィルタ回路の一端が接続されるV/I変換素子と、バッファ回路とで負帰還回路を構成し、PLL動作に移行した直後に出力信号CLKが自走状態と等しい周波数から開始できるようにフィルタ回路内の容量を急速に充電できる構成とした。
図1は、本実施形態の発振回路装置100の回路図である。
本実施形態の発振回路装置100は、電源端子101と、接地端子102と、REF端子103と、CLK端子104と、定電流回路171、172と、PMOSトランジスタ122と、スイッチ150及び152と、インバータ回路153と、電流制御発振器113と、分周回路114と、位相周波数比較器111と、チャージポンプ回路112と、パルス検出回路110と、フィルタ回路174と、バッファ回路175とを備えている。定電流回路171は、PMOSトランジスタ120と、第1の電流源140とを備えている。定電流回路172は、PMOSトランジスタ121と、スイッチ151と、NMOSトランジスタ131とを備えている。フィルタ回路174は、容量161を備えている。バッファ回路175は、NMOSトランジスタ130と、第2の電流源141とを備える。
パルス検出回路110は、入力端子がREF端子103に接続され、出力端子がスイッチ150、152の制御端子と、インバータ回路153の入力端子に接続される。インバータ回路153の出力端子は、スイッチ151の制御端子に接続される。位相周波数比較回器111は、第1の入力端子がREF端子103に接続され、第2の入力端子が分周回路114の出力端子に接続され、出力端子はチャージポンプ回路112の入力端子に接続される。フィルタ回路174を構成する容量161は、一端がチャージポンプ回路112の出力端子に接続され、他端が接地端子102に接続される。NMOSトランジスタ130は、ゲートがNMOSトランジスタ131のドレインとPMOSトランジスタ121のドレインに接続され、ドレインが電源端子101に接続され、ソースがスイッチ152の一端と第2の電流源141の一端に接続される。第2の電流源141は、他端が接地端子102に接続される。スイッチ152は、他端がチャージポンプ回路112の出力端子に接続される。NMOSトランジスタ131は、ゲートがチャージポンプ回路112の出力端子に接続され、ソースが接地電位102に接続される。PMOSトランジスタ120は、ソースが電源端子101に接続され、ゲートとドレインがスイッチ150の一端と第1の電流源140の一端に接続される。第1の電流源140は、他端が接地端子102に接続される。PMOSトランジスタ121は、ソースが電源端子101に接続され、ゲートがスイッチ150の他端に接続される。スイッチ151は、一端がPMOSトランジスタ121のゲートに接続され、他端がPMOSトランジスタ121のドレインに接続される。PMOSトランジスタ122は、ソースが電源端子101に接続され、ゲートがPMOSトランジスタ121のゲートに接続され、ドレインが電流制御発振器113の入力端子に接続される。電流制御発振器113は、出力端子が分周回路114の入力端子に接続される。
先ず、REF端子103に基準信号REFが入力されない状態の第1のモードについて説明する。
第1のモードから第2のモードになると、パルス検出回路110は検出を示す信号DETを出力して、スイッチ150、152をオフさせ、インバータ回路153を介してスイッチ151をオンさせる。スイッチ150がオフするので、定電流回路171は発振回路装置100から切り離される。スイッチ151がオフするので、バッファ回路175はフィルタ回路174から切り離される。そして、スイッチ151がオンするので、PMOSトランジスタ121とPMOSトランジスタ122はカレントミラー回路を構成し、それぞれのドレイン電流I2と電流I3は比例した電流となる。例えば、PMOSトランジスタ121と122のサイズ比が1:1の場合には、電流I2と電流I3は等しくなる。
図2(a)は電源端子101に印加される電圧VDDの時間推移であり、図2(b)はチャージポンプ回路112の出力電圧VCPの時間推移であり、図2(c)はREF端子103に入力される基準信号REFの周波数の時間推移であり、図2(d)はCLK端子から得られる出力信号CLKの周波数の時間推移である。
発振回路装置300は、フィルタ回路174に抵抗160を備えた構成である。
抵抗160は、一端がチャージポンプ回路112の出力端子に接続され、他端が容量161とスイッチ152の他端に接続される。
なお、この容量161に対し、抵抗に限らず、他の素子が接続されるどのような回路構成においても、同様の効果を得る事ができる。
101 電源端子
102 接地端子
103 REF端子
104 CLK端子
110 パルス検出回路
111 位相周波数比較器
112 チャージポンプ回路
113 電流制御発振器
114 分周回路
140、141 電流源
151、152、154 スイッチ
153 インバータ回路
171、172 定電流回路
174 フィルタ回路
175 バッファ回路
Claims (3)
- 第一の定電流を流す第一の定電流回路と、第二の定電流を流す第二の定電流回路と、前記第一の定電流または前記第二の定電流に比例した発振用電流を流すカレントミラー回路と、入力される前記発振用電流の電流値に応じて出力する発振信号の周波数が変化する電流制御発振器と、を含む発振器と、
外部から入力される基準信号と前記発振信号の位相を比較する位相周波数比較器と、前記位相周波数比較器の出力を入力するチャージポンプ回路と、前記チャージポンプの出力を入力する容量を含むフィルタ回路と、前記電流制御発振器の出力を分周する分周回路と、を含み、前記チャージポンプの出力電圧によって前記第二の定電流を制御するPLL回路と、
前記第二の定電流回路の出力電圧を入力電圧とし、前記フィルタ回路の前記容量を第一のスイッチを介して充電するバッファ回路と、を備え、
前記基準信号が入力されない第一のモードにおいては、前記発振器の前記第一の定電流に基づいた発振信号を出力し、前記基準信号が入力される第二のモードにおいては、前記発振器の前記第二の定電流に基づいた発振信号を出力する、発振回路装置であって、
前記発振回路装置は、
前記第一のモードでは、前記第一のスイッチがオンすることで前記容量は前記バッファ回路の出力電圧によって充電され、
前記第二のモードでは、前記第一のスイッチがオフする
ことを特徴とする発振回路装置。 - 前記第一の定電流回路は、直列に接続された第一のPMOSトランジスタと定電流素子を備え、
前記第二の定電流回路は、直列に接続された第二のPMOSトランジスタと第一のNMOSトランジスタを備え、
前記第一のPMOSトランジスタのゲートは、前記第二のPMOSトランジスタと第二のスイッチを介して接続し、前記第一のNMOSトランジスタのゲートは前記フィルタ回路に接続し、
前記第一のモードでは、前記第二のスイッチがオンすることで前記第二の定電流回路は前記第一の定電流回路の電流に比例した電流を生成し、
前記第二のモードでは、前記第二のスイッチがオフすることで前記基準信号の周波数と前記発振信号の周波数の位相差に基づく電流を生成する、
ことを特徴とする請求項1記載の発振回路装置。 - 前記基準信号が入力されたことを検出するパルス検出回路を有し、
前記パルス検出回路は、出力信号によって前記第一のスイッチと前記第二のスイッチを制御する
ことを特徴とする請求項2記載の発振回路装置。
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