JP2001156759A - シリアル送受信回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＬＬ回路を用いて受信信号から同期クロッ
ク信号を生成する非同期シリアル送受信システムにおい
て、ＰＬＬ回路のロックアップ時間を短縮して、再同期
時間を短くしたい。 【解決手段】 基準クロツクから受信用クロックを形成
する送信側ＰＬＬ回路と受信シリアルデータから受信用
クロックを形成する送信側ＰＬＬ回路とを有する非同期
シリアル送受信システムのインタフェース回路もしくは
シリアル送受信回路において、送信側ＰＬＬ回路（１
０）と受信側ＰＬＬ回路（２０）とをほぼ同一の回路構
成とし、受信側ＰＬＬ回路のリセットの際に受信側ＰＬ
Ｌ回路のＶＣＯ（電圧制御発振器）の制御電圧が送信側
ＰＬＬ回路のＶＣＯ制御電圧とほぼ等しくなるように、
オペアンプ（３０）により制御するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ（フェーズ
・ロックド・ループ）回路に適用して有効な技術に関
し、例えばＰＬＬ回路を用いて受信信号から同期クロッ
ク信号を生成する非同期シリアル送受信システムのイン
タフェース回路ないしはシリアル／送受信回路に利用し
て有効な技術に関する。

【０００２】

【従来の技術】近年、データ通信用ＬＳＩや論理ＬＳＩ
においては、受信信号からタイミングクロックを抽出し
たり、基準クロックに基づいてラッチ回路等の動作タイ
ミングを与えるクロックを生成したりするのにＰＬＬ回
路が用いられている。ＰＬＬ回路を搭載したＬＳＩとし
ては、例えば、パラレルデータとしてデータの送受信を
行なうＬＳＩとシリアルデータの送受信を行なうＬＳＩ
との間のデータの送受信を可能にする図５に示すような
シリアル／パラレル変換用ＬＳＩがある。

【０００３】図５のＬＳＩは、受信したパラレルデータ
ＰＤＴｒをシリアルデータＳＤＴｔに変換して出力する
パラレル−シリアル変換回路１と、受信したシリアルデ
ータＳＤＴｒをパラレルデータＰＤＴｔに変換して出力
するシリアル−パラレル変換回路２と、これらの変換回
路の動作に必要なクロック信号を生成するＰＬＬ回路
３，４と、上記データ変換回路１，２およびＰＬＬ回路
３，４の動作を制御する制御回路５等を備えている。

【０００４】上記ＰＬＬ回路３はパラレルデータの入出
力を行なうＬＳＩの側から供給される基準クロックφ０
に基づいて送信用同期クロックφ１を形成してパラレル
−シリアル変換回路１に供給するのに対し、ＰＬＬ回路
４はシリアルデータの送受信機能を有するＬＳＩの側か
ら供給されるシリアルデータＳＤＴｒから位相成分を抽
出して受信用同期クロックφ２を形成してシリアル−パ
ラレル変換回路２に供給する必要がある。

【０００５】ところが、基準クロックφ０は常時供給さ
れるのに対し、シリアルデータは通信時にしか供給され
ないため、受信側のＰＬＬ回路はシリアルデータの非受
信時には基準となる信号がないので、位相や周波数がず
れてしまう。そこで、そのような場合には、シリアルデ
ータ受信側のＰＬＬ回路にリセットをかけて再同期を行
なう必要がある。

【０００６】

【発明が解決しようとする課題】従来、ファイバチャネ
ル用のインタフェースＬＳＩにおけるシリアルデータ受
信側のＰＬＬ回路のロックアップすなわち周波数引込み
時間は８０μＳ程度と比較的に長くて良かったため、例
えばシリアルデータ受信側のＰＬＬ回路４に、シリアル
データ送信側の基準クロックφ０を入力してシリアルデ
ータの非受信時にはＰＬＬ回路４を基準クロックφ０に
同期して動作させておいて、シリアルデータＳＤＴｒが
入って来たときに直ちに位相成分を抽出して受信同期ク
ロックφ２を形成させるように構成することで所要時間
内に受信側ＰＬＬ回路をロックアップさせることができ
た。

【０００７】しかしながら、本発明者は、ＥＳＣＯＮ
（Enterprise System Connection）と呼ばれるシリアル
送受信インタフェースＬＳＩに用いられる受信側ＰＬＬ
回路について検討した結果、ＥＳＣＯＮでは受信側の再
同期時間は２０μＳと短いため、送信側の基準クロック
φ０を利用する上記方式では受信側ＰＬＬ回路がロック
アップするのに要する時間が長くなりすぎて２０μＳ以
内に再同期させることができないという課題があること
が明らかとなった。

【０００８】この発明の目的は、リセット時のロックア
ップ時間が短いＰＬＬ回路を提供することにある。

【０００９】この発明の目的は、受信信号から同期信号
を生成するＰＬＬ回路を備えた非同期シリアル送受信シ
ステムにおいて再同期の所要時間が短いインタフェース
回路もしくはシリアル送受信回路を提供することにあ
る。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、基準クロツクから受信用クロッ
クを形成する送信側ＰＬＬ回路と受信シリアルデータか
ら受信用クロックを形成する送信側ＰＬＬ回路とを有す
る非同期シリアル送受信システムのインタフェース回路
もしくはシリアル送受信回路において、送信側ＰＬＬ回
路と受信側ＰＬＬ回路とをほぼ同一の回路構成とし、受
信側ＰＬＬ回路のリセットの際に受信側ＰＬＬ回路のＶ
ＣＯ（電圧制御発振器）の制御電圧が、送信側ＰＬＬ回
路のＶＣＯ制御電圧とほぼ等しくなるように、オペアン
プ（ボルテージフォロワ）によって制御するようにした
ものである。

【００１３】具体的には、基準クロックと帰還クロック
の立上がりもしくは立下がりを比較して位相差を検出す
る位相比較器と、該位相比較器で検出された位相差に応
じた電圧もしくは電流に基づいて発振動作する発振回路
とを備えシリアルデータ送信のための同期クロック信号
を生成するための第１のＰＬＬ回路と、受信シリアルデ
ータと帰還クロックの立上がりもしくは立下がりを比較
して位相差を検出する位相比較器と、該位相比較器で検
出された位相差に応じた電圧もしくは電流に基づいて発
振動作する発振回路とを備えシリアルデータ送信のため
の同期クロック信号を生成するための第２のＰＬＬ回路
とを有するシリアル送受信回路において、上記第１のＰ
ＬＬ回路と上記第２のＰＬＬ回路は同一構成の回路によ
り構成され、上記第１のＰＬＬ回路内の上記位相差に応
じた電圧を入力とする差動増幅回路と、リセット信号に
より制御されて上記差動増幅回路の出力を上記第２のＰ
ＬＬ回路内の対応するノードに伝達可能なスイッチ素子
とを設けるようにする。

【００１４】上記した手段によれば、送信側ＰＬＬ回路
の周波数すなわちＶＣＯ制御電圧は安定しており、受信
側ＰＬＬ回路は送信側ＰＬＬ回路とほぼ同一の回路構成
を有するので、受信側ＰＬＬ回路のリセットの際に送信
側ＰＬＬ回路のＶＣＯ制御電圧により受信側ＰＬＬ回路
のＶＣＯを制御することで比較的短い時間内に受信側Ｐ
ＬＬ回路のＶＣＯ制御電圧を所望のレベルに合わせるこ
とができ、これによってシリアル送受信回路における受
信側ＰＬＬ回路のロックアップ（周波数の引き込み）時
間を短くすることができ、再同期のための所要時間を短
縮することができる。

【００１５】また、上記第１のＰＬＬ回路と上記第２の
ＰＬＬ回路は、各々上記位相比較器の出力により検出さ
れた位相差に応じた電圧を発生するチャージポンプ回路
およびフィルタ容量と、発生された位相差に応じた電圧
を電流に変換する電圧−電流変換回路とを含み、上記電
圧−電流源回路は、上記位相差に応じた電圧をそれぞれ
電流に変換する第１および第２の電圧−電流変換回路
と、第２の電圧−電流変換回路により充放電される第２
の容量と、該第２の容量の充電電圧を電流に変換する第
３の電圧−電流変換回路とを備え、上記第１および第３
の電圧−電流変換回路の出力電流を合成した電流により
上記発振回路の発振周波数が制御されるように構成す
る。これにより、周波数応答性と安定性の両方がバラン
ス良く保たれるようになる。

【００１６】さらに、入力信号と帰還信号の立上がりも
しくは立下がりを比較して位相差を検出する位相比較器
と、上記位相比較器の出力により検出された位相差に応
じた電圧を発生するチャージポンプ回路およびフィルタ
容量と、発生された電圧を電流に変換する電圧−電流変
換回路と、該電圧−電流変換回路の出力電流に基づいて
発振動作する発振回路とを備え、上記電圧−電流源回路
は、上記位相差に応じた電圧を電流に変換する第１およ
び第２の電圧−電流変換回路と、第２の電圧−電流変換
回路により充放電される第２の容量と、該第２の容量の
充電電圧を電流に変換する第３の電圧−電流変換回路と
を含み、上記第１および第３の電圧−電流変換回路の出
力電流を合成した電流により上記発振回路の発振周波数
が制御されるように構成されたＰＬＬ回路において、リ
セット信号により制御されて上記フィルタ容量の充電電
圧を上記第２の容量に伝達可能なスイッチ素子を設ける
ようにしても良い。これによって、リセット時にフィル
タ容量の充電電荷を第２の容量に転送できるため、ＰＬ
Ｌ回路のロックアップ（周波数の引き込み）時間を短く
することができる。

【００１７】

【発明の実施の形態】次に、本発明の実施例について図
面を用いて説明する。

【００１８】図１には、本発明をシリアル送受信インタ
フェースおけるＰＬＬ回路に適用した場合の一実施例が
示されている。

【００１９】図１において、１０は送信側ＰＬＬ回路、
２０は受信側ＰＬＬ回路である。図１に示されているよ
うに、送信側ＰＬＬ回路１０は、システムクロックもし
くはそれから生成された基準クロックφ０と帰還クロッ
クφｆ１の位相を比較する位相比較器１１と、検出され
た位相差に応じた電圧を発生するチャージポンプ回路１
２と、ローパスフィルタ用の容量１３と、該容量１３の
充電電圧を電流に変換する電圧−電流変換回路１４Ａ〜
１４Ｃと、該電圧−電流変換回路１４Ａ，１４Ｃの出力
電流値に応じた周波数で発振する電流制御発振回路１５
とにより構成されている。

【００２０】一方、受信側ＰＬＬ回路２０は、受信シリ
アルデータＳＤＴｒと帰還クロックφｆ２の位相を比較
する位相比較器２１と、検出された位相差に応じた電圧
を発生するチャージポンプ回路２２と、ローパスフィル
タ用の容量２３と、電圧−電流変換回路２４Ａ〜２４Ｃ
と、電流制御発振回路２５とにより構成されている。

【００２１】一般的なＰＬＬ回路では電圧−電流変換回
路はそれぞれ１つのみ（図の１４Ａと２４Ａ）である
が、この実施例のＰＬＬ回路においては、特に制限され
ないが、上記容量１３と２３の後段にそれぞれ２つの電
圧−電流変換回路１４Ａ，１４Ｂと２４Ａ，２４Ｂが接
続され、このうち電圧−電流変換回路１４Ｂと２４Ｂに
はさらに電圧−電流変換回路１４Ｃと２４Ｃがそれぞれ
接続されており、電圧−電流変換回路１４Ｂ，２４Ｂか
ら出力される電流で容量１６，２６を充放電し、容量１
６，２６に生成された電圧を電圧−電流変換回路１４
Ｃ，２４Ｃで電流に変換して出力する。そして、電圧−
電流変換回路１４Ａ，１４Ｃの出力電流を合成した電流
で電流制御発振回路１５を駆動し、電圧−電流変換回路
２４Ａ，２４Ｃの出力電流を合成した電流で電流制御発
振回路２５を駆動するように構成されている。

【００２２】これによって、特に受信側ＰＬＬ回路２０
においては、周波数応答性と安定性の両方がバランス良
く保たれるようになる。つまり、通常のＰＬＬ回路のよ
うに電圧−電流変換回路２４Ｂと２４Ｃがなく２４Ａの
みの場合には、受信シリアルデータＳＤＴｒの伝送路で
のノイズによるジッタや“０”または“１”が連続した
データの受信等により受信シリアルデータＳＤＴｒと帰
還クロックφｆ２の位相がずれると、それが直ちに発生
されるクロックの位相ひいては周波数の変動として現わ
れて安定性が損なわれるが、電圧−電流変換回路２４Ｂ
と２４Ｃが設けられていることにより、容量２６の充電
電圧は容量２３の充電電圧が変化した後で変化されるこ
ととなるため、出力電流の変動が少し遅らされることで
周波数安定性が良くなる。

【００２３】また、電圧−電流変換回路２４Ａがなく２
４Ｂと２４Ｃのみの場合には、受信シリアルデータＳＤ
Ｔｒと帰還クロックφｆ２の位相がずれて容量２３の充
電電圧が変化しても、容量２６の充電電圧は容量２３の
充電電圧が変化した後で変化されることとなるため、出
力電流が直ちに変動することができず、周波数応答性が
あまり良好でなくなるが、電圧−電流変換回路２４Ａが
あることで受信シリアルデータＳＤＴｒと帰還クロック
φｆ２の位相がずれると出力電流が少し変化して速やか
に追従することができる。

【００２４】一方、送信側ＰＬＬ回路１０は受信側ＰＬ
Ｌ回路２０と異なり比較的周波数の安定した基準クロッ
クが入力されるので、受信側ＰＬＬ回路２０のように２
段の電圧−電流変換回路を設ける必要はなく、電圧−電
流変換回路１４Ａのみでもよいが、本実施例において
は、送信側ＰＬＬ回路１０と受信側ＰＬＬ回路２０とは
同一の構成とされている。

【００２５】送信側ＰＬＬ回路１０の位相比較器１１
は、基準クロックφ０と帰還クロックφｆ１の位相を比
較して帰還クロックφｆ１の位相が遅れているときはア
ップ信号ＵＰを、帰還クロックφｆ１の位相が進んでい
るときはダウン信号ＤＮを出力する。また、受信側ＰＬ
Ｌ回路２０の位相比較器２１は、受信シリアルデータＳ
ＤＴｒと帰還クロックφｆ２の位相を比較して帰還クロ
ックφｆ２の位相が遅れているときはアップ信号ＵＰ
を、帰還クロックφｆ２の位相が進んでいるときはダウ
ン信号ＤＮを出力する。

【００２６】位相比較器１１と位相比較器２１から出力
されるアップ信号ＵＰおよびダウン信号ＤＮは、それぞ
れ検出された位相差に応じた電圧を発生するチャージポ
ンプ回路１２および２２に供給される。チャージポンプ
回路１２および２２は、上記アップ信号ＵＰおよびダウ
ン信号ＤＮに基づいてその出力端子に接続された容量１
３，２３に充電電流を流しまたは放電電流を引き込むこ
とによって、上記位相比較器１１または位相比較器２１
で検出された位相差に応じた電圧を容量１３，２３に蓄
積させる。

【００２７】この実施例では、送信側ＰＬＬ回路１０の
容量１３が接続されたノードＮ１１に非反転入力端子が
接続され、出力端子がスイッチＳＷ１を介して受信側Ｐ
ＬＬ回路２０の容量２３が接続されたノードＮ２１に接
続されたオペアンプ（差動増幅回路）３０が設けられて
いる。また、送信側ＰＬＬ回路１０の容量１６が接続さ
れたノードＮ１２に非反転入力端子が接続され、出力端
子がスイッチＳＷ２を介して受信側ＰＬＬ回路２０の容
量２６が接続されたノードＮ２２に接続されたオペアン
プ３１が設けられている。そして、これらのオペアンプ
３０および３１は、その出力電圧が反転入力端子に帰還
されるように接続がなされることでボルテージフォロワ
として機能するように構成されている。

【００２８】また、上記スイッチＳＷ１，ＳＷ２は、Ｍ
ＯＳＦＥＴなどにより構成され、再同期信号（リセット
パルス）ＲＳによって制御される。つまり、この実施例
のＰＬＬ回路においては、スイッチＳＷ１，ＳＷ２がそ
の制御端子に再同期信号パルスが入力されると導通され
て、オペアンプ３０，３１の出力電流によって受信側Ｐ
ＬＬ回路２０の容量２３，２６を充電するように構成さ
れている。しかして、オペアンプ３０，３１はボルテー
ジフォロワとして機能するため、スイッチＳＷ１，ＳＷ
２がオンされると、受信側ＰＬＬ回路２０の容量２３の
充電電圧は送信側ＰＬＬ回路１０の容量１３の充電電圧
と、また受信側ＰＬＬ回路２０の容量２６の充電電圧は
送信側ＰＬＬ回路１０の容量１６の充電電圧とそれぞれ
ほぼ等しくされる。

【００２９】その結果、受信側ＰＬＬ回路２０により形
成されるクロック信号φｆ２の周波数は速やかに送信側
ＰＬＬ回路１０により形成されるクロック信号φｆ１の
周波数に引き込まれる。そして、その後、位相比較器２
１に受信シリアルデータＳＤＴｒが入って来ると、受信
側ＰＬＬ回路２０により発生されるクロック信号φｆ２
は受信シリアルデータＳＤＴｒと同期されることとな
る。

【００３０】ところで、送信側ＰＬＬ回路１０は受信側
ＰＬＬ回路２０と異なり比較的周波数の安定した基準ク
ロックが入力されるので、受信側ＰＬＬ回路２０のよう
に２段の電圧−電流変換回路を設ける必要はなく、電圧
−電流変換回路１４Ａのみでもよいが、本実施例のよう
に送信側ＰＬＬ回路１０と受信側ＰＬＬ回路２０とが同
一の構成とされていることにより、送信側ＰＬＬ回路１
０のノードＮ１１の電位と受信側ＰＬＬ回路２０のノー
ドＮ２１の電位は両方が動作している状態でほぼ同一電
位となる。そのため、受信データが途絶えて受信側ＰＬ
Ｌ回路２０を同期化すなわちリセットさせる必要が生じ
たときに、オペアンプ３０によって送信側ＰＬＬ回路１
０のノードＮ１１，Ｎ１２の電位を受信側ＰＬＬ回路２
０のノードＮ２１，Ｎ２２にそれぞれ直ちに転写させ、
受信側ＰＬＬ回路２０のロックアップ時間を短縮するこ
とができる。

【００３１】以上説明したように上記第１の実施例は、
基準クロツクから受信用クロックを形成する送信側ＰＬ
Ｌ回路と受信シリアルデータから受信用クロックを形成
する送信側ＰＬＬ回路とを有する非同期シリアル送受信
システムのインタフェース回路もしくはシリアル送受信
回路において、送信側ＰＬＬ回路と受信側ＰＬＬ回路と
をほぼ同一の回路構成とし、受信側ＰＬＬ回路のリセッ
トの際に受信側ＰＬＬ回路内のノードの電圧が、送信側
ＰＬＬ回路の対応するノードとほぼ等しくなるように、
オペアンプにより制御するようにしたので、比較的短い
時間内に受信側ＰＬＬ回路のノードの電圧を所望のレベ
ルに合わせることができ、これによって受信側ＰＬＬ回
路のロックアップ時間を短くすることができ、再同期の
ための所要時間を短縮することができるという効果があ
る。

【００３２】図２に本発明に係るＰＬＬ回路の第２の実
施例を示す。

【００３３】この実施例は、図１の実施例の受信側ＰＬ
Ｌ回路２０と同様な構成を有する受信側ＰＬＬ回路２０
において、容量２３の接続ノードＮ２１と容量２６の接
続ノードＮ２２との間に再同期信号（リセットパルス）
ＲＳにより制御されるスイッチＳＷ２を設け、再同期時
に前段の容量２３の充電電荷を後段の容量２６に転送す
るようにしたものである。通常は、容量２６の充電電圧
は容量２３の充電電圧が変化した後で変化されることと
なるので、スイッチＳＷ２により再同期時に前段の容量
２３の充電電荷を後段の容量２６に転送することで、受
信側ＰＬＬ回路２０のロックアップ時間を短縮すること
ができる。

【００３４】なお、接続ノードＮ２１とＮ２２との間に
スイッチＳＷ２のみでなく、第１の実施例と同様なボル
テージフォロワとして機能するオペアンプを設けてこの
オペアンプで前段の容量２３の充電電圧を後段の容量２
６に転写するようにしてもよい。このようにすれば、ス
イッチＳＷ２をオンさせたときに前段の容量２３の電圧
が下がるのを回避することができる。また、この実施例
によれば、送信側のＰＬＬ回路と受信側のＰＬＬ回路は
同一構成である必要は全くないので、それぞれのＰＬＬ
回路の特性を用途に応じて最適設計することができる。

【００３５】さらに、第１の実施例と第２の実施例を組
合せて、送信側ＰＬＬ回路１０の接続ノードＮ１１に接
続されたオペアンプ３０でノードＮ１１の電圧を受信側
ＰＬＬ回路２０のノードＮ２１に転写するとともに、ノ
ードＮ２１の電荷をノードＮ２２に転送する、つまり送
信側ＰＬＬ回路１０の接続ノードＮ１１に接続されたオ
ペアンプ３０で受信側ＰＬＬ回路２０の容量２３と２６
の両方を充電するように構成することも可能である。

【００３６】さらに、図１の実施例において、送信側Ｐ
ＬＬ回路１０の接続ノードＮ１１の電位を受信側ＰＬＬ
回路２０のノードＮ２１に直ちに転写するオペアンプ３
０の他に、送信側ＰＬＬ回路１０の容量１６の接続ノー
ドＮ１２の電位を受信側ＰＬＬ回路２０のノードＮ２２
に直ちに転写するオペアンプと同期化信号（リセット信
号）ＲＳにより制御されるスイッチとを設けるようにし
てもよい。これによって、受信側ＰＬＬ回路２０のロッ
クアップ時間を第１の実施例よりもさらに短縮すること
ができる。

【００３７】図４には、上記実施例のＰＬＬ回路を利用
したシリアル送受信用ＬＳＩの構成例が示されている。
図４において、破線１００で囲まれている部分が送受信
用ＬＳＩで、このＬＳＩ１００は信号の符号化復号化機
能等を有する上位レイヤの論理ＬＳＩ２００と接続され
るとともに、送信シリアルデータ出力端子ＯＵＴには光
ファイバや同軸ケーブルあるいはツイステッドペア線な
どの伝送線を駆動するドライバＩＣ（図示省略）が、ま
た受信シリアルデータ入力端子ＩＮには伝送線を介して
送られてくる信号を受信して増幅するレシーバＩＣ（図
示省略）がそれぞれ接続される。

【００３８】上記シリアル送受信用ＬＳＩ１００は、上
位レイヤの論理ＬＳＩ２００と共通に供給されるシステ
ムクロックＴＢＣを逓倍してＬＳＩ内部で送信に必要な
周波数の送信用クロックＴＸＣを生成するＰＬＬ（フェ
ーズ・ロックド・ループ）回路からなる送信用クロック
生成回路１１０と、上位レイヤの論理ＬＳＩ２００から
供給される送信パラレルデータＴＸＤを上記送信用クロ
ックＴＸＣに同期してシリアルデータに変換する並直列
変換回路１２０と、変換されたシリアルデータをＬＳＩ
外部へ出力する送信バッファ１３０と、入力端子ＩＮよ
り受信したシリアルデータをＬＳＩ内部に適したレベル
に変換したりする受信バッファ１４０と、上記送信用ク
ロック生成回路１１０で生成された上記送信用クロック
ＴＸＣに基づいて受信シリアルデータと同期しかつ受信
データと同一周波数の受信用クロックＲＸＣを生成する
受信用クロック生成回路１５０と、上記受信バッファ１
４０により受信された受信シリアルデータＲＳＤを上記
受信用クロックＲＸＣにより受信パラレルデータＲＸＤ
に変換する直並列変換回路１６０と、上位レイヤの論理
ＬＳＩ２００から供給されるリセット信号ＬＣＫＲＥＦ
を受けて受信用クロック生成回路１５０を制御したりす
る制御回路１７０などから構成されている。

【００３９】この実施例の送受信用ＬＳＩ１００は、上
位レイヤの論理ＬＳＩ２００からＰＬＬ同期化信号（リ
セット信号）ＬＣＫＲＥＦが制御回路１７０に供給され
ると、制御回路１７０が受信用クロック生成回路１５０
にリセット信号ＲＳを供給して受信側ＰＬＬ回路をリセ
ットして同期化を図るように構成されている。また、こ
の実施例の送受信用ＬＳＩ１００は、特に制限されない
が、上位レイヤの論理ＬＳＩ２００から出力された送信
パラレルデータＴＸＤが直並列変換された後の送信シリ
アルデータを上位レイヤ論理ＬＳＩ２００に戻して送信
シリアルデータをチェックできるようにする（ループバ
ックモード）ため、上記並直列変換回路１２０の出力信
号（送信シリアルデータ）と上記送信バッファ１３０か
らの受信信号（受信シリアルデータ）とを選択して上記
直並列変換回路１６０へ供給可能にする選択回路１８０
が設けられている。この選択回路１８０は、上位レイヤ
論理ＬＳＩ２００から供給されるループバックモード選
択信号ＥＷＲＡＰによって制御されるように構成されて
いる。

【００４０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば実施例では、チャージポンプ回
路１２，２２の後段にそれぞれ２組の電圧−電流変換回
路１４Ａおよび１４Ｂ，１４Ｃと２４Ａおよび２４Ｂ，
２５Ｃを設けたが、図３に示すように、各ＰＬＬ回路が
それぞれ電圧−電流変換回路として１４Ａと２４Ａのみ
有する構成とすることも可能である。また、上記電圧−
電流変換回路１４Ａおよび電流制御発振回路１５をまと
めて電圧制御発振回路（ＶＣＯ）とするとともに、電圧
−電流変換回路２４Ｃおよび電流制御発振回路２５をま
とめて電圧制御発振回路としたＰＬＬ回路においても適
用可能である。

【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＬＬ
回路を内蔵したシリアル送受信回路に適用した場合につ
いて説明したが、本発明は２以上のＰＬＬ回路を内蔵す
る半導体集積回路に利用することができる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４３】すなわち、リセット時のロックアップ時間
が短いＰＬＬ回路を提供し、これによって受信信号から
同期信号を生成するＰＬＬ回路を備えた非同期シリアル
送受信システムにおいて再同期の所要時間が短いインタ
フェース回路もしくはシリアル送受信回路を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係るシリアル送受信用回路を構成する
ＰＬＬ回路の第１の実施例を示すブロック図である。

【図２】本発明に係るシリアル送受信用回路を構成する
ＰＬＬ回路の第２の実施例を示すブロック図である。

【図３】本発明に係るシリアル送受信用回路を構成する
ＰＬＬ回路の変形例を示すブロック図である。

【図４】本発明に係るシリアル送受信回路を内蔵したシ
リアル送受信用ＬＳＩの構成例を示すブロック図であ
る。

【図５】ＰＬＬ回路の応用例としてのシリアル／パラレ
ル変換用ＬＳＩの概略構成を示すブロック図である。

【符号の説明】

１１，２１ 位相比較比較器 １２，２２ チャージポンプ １３，２３ フィルタ容量 １４，２４ 電圧−電流変換回路 １５，２５ 電流制御発振回路 １６，２６ 第２の容量 ３０ オペアンプ（差動増幅回路） φ０ 基準クロック φｆ 帰還クロック ＳＤＴｒ 受信シリアルデータ １００ シリアル通信用送受信ＬＳＩ ２００ 上位レイヤの論理ＬＳＩ １１０ 送信用クロック生成回路 １２０ 並直列変換回路 １３０ 送信バッファ １４０ 受信バッファ １５０ 受信用クロック生成回路 １６０ 直並列変換回路 １７０ 制御回路 １８０ 選択回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基準クロックと帰還クロックの立上がり
   もしくは立下がりを比較して位相差を検出する位相比較
   器と、該位相比較器で検出された位相差に応じた電圧も
   しくは電流に基づいて発振動作する発振回路とを備えシ
   リアルデータ送信のための同期クロック信号を生成する
   ための第１のＰＬＬ回路と、受信シリアルデータと帰還
   クロックの立上がりもしくは立下がりを比較して位相差
   を検出する位相比較器と、該位相比較器で検出された位
   相差に応じた電圧もしくは電流に基づいて発振動作する
   発振回路とを備えシリアルデータ送信のための同期クロ
   ック信号を生成するための第２のＰＬＬ回路とを有する
   シリアル送受信回路において、 上記第１のＰＬＬ回路と上記第２のＰＬＬ回路は同一構
   成の回路により構成され、上記第１のＰＬＬ回路内の上
   記位相差に応じた電圧を入力とし入力電圧とほぼ同一の
   電圧を出力する差動増幅回路と、リセット信号により制
   御されて上記差動増幅回路の出力を上記第２のＰＬＬ回
   路内の対応するノードに伝達可能なスイッチ素子とを備
   えていることを特徴とするシリアル送受信回路。