CN106685416A - 振荡电路装置 - Google Patents

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Abstract

提供一种振荡电路装置，当检测到输入的基准信号而从自运行状态过渡至PLL动作时，能够抑制输出信号(CLK)的频率变动从而平滑地进行同步，得到稳定的输出信号(CLK)。在自运行状态下，由连接滤波电路的一端的V/I转换元件和缓冲电路构成负反馈电路，在刚刚过渡至PLL动作后能够从与输出信号(CLK)为自运行状态下的频率相等的频率开始，对滤波电路内的电容器急速地进行充电。

Description

振荡电路装置
技术领域
本发明涉及一种包括相位同步电路(phase locked loop电路，以下称作PLL电路)的振荡电路装置，该相位同步电路对输入的基准信号施加反馈控制来控制相位。
背景技术
现有公知如下的振荡电路装置：在不输入来自外部的基准信号的情况下，在内部生成并输出振荡信号，在从外部输入了基准信号的情况下检测该基准信号，利用PLL电路控制相位并输出振荡信号。
图4示出现有的振荡电路装置400的电路图。
现有的振荡电路装置400具有电源端子101、接地端子102、恒流电路171、172、PMOS晶体管122、开关150、151、154、逆变器电路153、电流控制振荡器113、分频电路114、相位频率比较器111、电荷泵电路112、脉冲检测电路110以及滤波电路174。恒流电路171具有PMOS晶体管120和第1电流源140。恒流电路172具有PMOS晶体管121和NMOS晶体管131。滤波电路174具有电容器161。
上述那样的振荡电路装置400具有通过以下这样的动作来进行振荡信号切换的功能。
在不从外部向REF端子103输入基准信号REF的第1模式下，脉冲检测电路110输出LOW，开关150、154接通，开关151断开。由于PMOS晶体管120、122借助开关150而构成电流镜电路，因此，各自的漏电流I1与电流I3为成比例的电流。此外，电流I1与第1电流源140的电流IB1相等，结果，电流控制振荡器113从CLK端子输出与电流IB1成比例的频率的输出信号CLK。在没有从外部输入至REF端子103的基准信号REF且相对于外部独立地振荡的状态(定义为自运行状态)下，开关151断开，因此，恒流电路172不影响电流I1、电流I3。此外，由于PMOS晶体管120、121借助开关150而构成电流镜电路，因此，各自的漏电流I1与电流I2为成比例的电流。此时，开关154接通，因此，NMOS晶体管131的栅极与漏极连接，基于电流I2的电荷被充电至电容器161。之后，在NMOS晶体管131的栅极产生由电流I2和NMOS晶体管131的特性决定的栅极电压，对电容的充电结束，并且电流I2流过NMOS晶体管131。
在基准信号REF输入至REF端子103而成为第2模式时，脉冲检测电路110检测基准信号REF并输出HIGH，使开关150、154断开，使开关151接通。此时，通过相位频率比较器111、电荷泵电路112、滤波电路174、恒流电路172、电流控制振荡器113以及分频电路114来调整基准信号REF的相位的PLL电路开始动作。作为V/I转换元件发挥作用的NMOS晶体管131对电荷泵电路112的输出电压VCP进行V/I转换，生成漏电流，提供给PMOS晶体管121。由于PMOS晶体管121、122构成电流镜电路，各自的漏电流I2与电流I3为成比例的电流。恒定状态下的电流I2利用公知的PLL电路的负反馈动作进行控制，使得基准信号REF的频率与分频电路114的输出即反馈信号FB_CLK的频率相等。电流控制振荡器113从CLK端子输出与电流I2成比例的频率的输出信号CLK。
专利文献1公开了在PLL电路中附加恒流电路并对滤波电路的电容进行充电的技术。
专利文献1：美国专利第8174332号说明书
发明内容
但是，在现有的振荡电路装置400中，由于利用恒流进行电容器161的充电，所以，存在与电容值/恒流值成比例的充电时间延长的课题。因此，在图4的现有的振荡电路装置400中，在电容的充电过程中当输入基准信号REF而从第1模式向第2模式切换时，存在输出信号CLK低于希望的频率范围的情况，接收该输出信号CLK的外部设备存在误动作的危险性。
图5是用于说明现有的振荡电路装置400中的状态变化的时序图。
图5(a)为施加于电源端子101的电压VDD的时间推移，图5(b)为电荷泵电路112的输出电压VCP的时间推移，图5(c)为输入到REF端子103的基准信号REF的频率的时间推移，图5(d)为从CLK端子得到的输出信号CLK的频率的时间推移。
如图5(a)所示，在时间t0施加电压VDD时，图5(b)的电压VCP由于第1模式的动作，从0V直线型地上升。之后，如图5(c)所示，在时间t1输入基准信号REF时，振荡电路装置转移至第2模式。由于此时的电压VCP为过渡状态，从CLK端子得到的输出信号CLK以由过渡状态的电压VCP的值确定的频率输出，结果，如图5(d)所示，CLK端子的输出信号CLK的频率暂时急剧下降。之后，通过PLL动作，使电压VCP上升，输出信号CLK收敛于与基准信号REF的频率相等的频率。
本发明鉴于上述课题而完成，提供一种振荡电路装置，当检测出输入的基准信号REF而从自运行状态转移到PLL动作时，能够抑制输出信号CLK的频率变动而顺利地进行同步。
为了解决现有的课题，本发明的振荡电路装置如下构成。
在自运行状态下，由连接滤波电路的一端的V/I转换元件和缓冲电路构成负反馈电路，在刚刚转移到PLL动作后能够从与输出信号CLK为自运行状态下的频率相等的频率开始，对滤波电路内的电容器急速地进行充电。
发明效果
本发明的振荡电路装置能够缩短对自运行状态下的滤波电路内的电容器的充电时间，因此，能够抑制刚刚从自运行状态向PLL动作切换后的输出信号的频率变动。
附图说明
图1是示出本实施方式的振荡电路装置的结构的电路图。
图2是示出本实施方式的振荡电路装置中的输出信号的时序图。
图3是示出本实施方式的振荡电路装置的其他结构的电路图。
图4是示出现有的振荡电路装置的结构的电路图。
图5是示出现有的振荡电路装置中的输出信号的时序图。
标号说明
100、300：振荡电路装置；101：电源端子；102：接地端子；103：REF端子；104：CLK端子；110：脉冲检测电路；111：相位频率比较器；112：电荷泵电路；113：电流控制振荡器；114：分频电路；140、141：电流源；151、152、154：开关；153：逆变器电路；171、172：恒流电路；174：滤波电路；175：缓冲电路。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。
图1是本实施方式的振荡电路装置100的电路图。
本实施方式的振荡电路装置100具有电源端子101、接地端子102、REF端子103、CLK端子104、恒流电路171、172、PMOS晶体管122、开关150和152、逆变器电路153、电流控制振荡器113、分频电路114、相位频率比较器111、电荷泵电路112、脉冲检测电路110、滤波电路174以及缓冲电路175。恒流电路171具有PMOS晶体管120和第1电流源140。恒流电路172具有PMOS晶体管121、开关151以及NMOS晶体管131。滤波电路174具有电容器161。缓冲电路175具有NMOS晶体管130和第2电流源141。
脉冲检测器110检测基准信号REF是否输入到REF端子103，输出信号DET。电流控制振荡器113输出与输入的振荡用电流成比例的振荡频率的信号。相位频率比较器111对基准信号REF与反馈信号FB_CLK进行比较，输出其结果。电荷泵电路112根据相位频率比较器111的输出信号，输出电压VCP。缓冲电路175尽快地对电容器161充电，即尽快将电压VCP提高至希望的值，使其稳定。相位频率比较器111、电荷泵电路112、滤波电路174、缓冲电路175、恒流电路172、电流控制振荡器113以及分频电路114构成用于调整输入到REF端子103的基准信号REF的相位的PLL电路。
接下来，对本实施方式的振荡电路装置100的连接进行说明。
脉冲检测电路110的输入端子与REF端子103连接，输出端子与开关150、152的控制端子以及逆变器电路153的输入端子连接。逆变器电路153的输出端子与开关151的控制端子连接。相位频率比较回器111的第1输入端子与REF端子103连接，第2输入端子与分频电路114的输出端子连接，输出端子与电荷泵电路112的输入端子连接。构成滤波电路174的电容器161的一端与电荷泵电路112的输出端子连接，另一端与接地端子102连接。NMOS晶体管130的栅极与NMOS晶体管131的漏极以及PMOS晶体管121的漏极连接，漏极与电源端子101连接，源极与开关152的一端以及第2电流源141的一端连接。第2电流源141的另一端与接地端子102连接。开关152的另一端与电荷泵电路112的输出端子连接。NMOS晶体管131的栅极与电荷泵电路112的输出端子连接，源极与接地端子102连接。PMOS晶体管120的源极与电源端子101连接，栅极以及漏极与开关150的一端以及第1电流源140的一端连接。第1电流源140的另一端与接地端子102连接。PMOS晶体管121的源极与电源端子101连接，栅极与开关150的另一端连接。开关151的一端与PMOS晶体管121的栅极连接，另一端与PMOS晶体管121的漏极连接。PMOS晶体管122的源极与电源端子101连接，栅极与PMOS晶体管121的栅极连接，漏极与电流控制振荡器113的输入端子连接。电流控制振荡器113的输出端子与分频电路114的输入端子连接。
接下来，对本实施方式的振荡电路装置100的动作进行说明。
首先，对基准信号REF未输入至REF端子103的状态的第1模式进行说明。
在第1模式下，脉冲检测电路110输出表示非检测的信号DET，开关150、152接通，开关151断开。恒流电路171流过第一恒流源140的恒流IB1。由于PMOS晶体管122与PMOS晶体管120构成电流镜电路，各自的漏电流I1与电流I3为成比例的电流。例如，在PMOS晶体管120与122的尺寸比为1：1的情况下，电流I1与电流I3相等。电流控制振荡器113从CLK端子输出所输入的电流I3、即与电流IB1成比例的频率的输出信号CLK。即，输出信号CLK的频率由电流IB1的电流值或者PMOS晶体管120、122的尺寸比任意确定。
此外，由于PMOS晶体管121与PMOS晶体管120构成电流镜电路，各自的漏电流I1与电流I2为成比例的电流。例如，在PMOS晶体管120与121的尺寸比为1：1的情况下，电流I1与电流I2相等。由于该电流I2，NMOS晶体管130的栅极电压VX上升，NMOS晶体管130接通。并且，利用NMOS晶体管130的源极电流对电容器161进行充电，电压VCP上升。由此，当栅极接收电压VCP的NMOS晶体管131导通时，恒流电路172与缓冲电路175构成负反馈电路。因此，急剧拉升作为NMOS晶体管131的栅极电压的电压VCP，使得NMOS晶体管131的漏电流与电流I2相等。在之后的恒定状态下，缓冲电路175的NMOS晶体管130的漏电流与第二恒流源141的恒流IB2相等，第二恒流源141作为下拉元件进行工作。
如上所述，本实施方式的振荡电路装置100具有缓冲电路175，因此，在第1模式下能够尽快地对电容器161进行充电，即能够尽快地将电压VCP提高至希望的电压值，因此，能快速地使输出信号CLK的频率稳定。
接下来，对基准信号REF输入至REF端子103的状态的第2模式进行说明。
从第1模式变为第2模式时，脉冲检测电路110输出表示检测的信号DET，使开关150、152断开，通过逆变器电路153使开关151接通。由于开关150断开，因此，恒流电路171从振荡电路装置100分离。由于开关151断开，因此，缓冲电路175从滤波电路174分离。此外，由于开关151接通，因此，PMOS晶体管121和PMOS晶体管122构成电流镜电路，各自的漏电流I2与电流I3为成比例的电流。例如，在PMOS晶体管121与122的尺寸比为1：1的情况下，电流I2与电流I3相等。
作为V/I转换元件发挥作用的NMOS晶体管131对根据基准信号REF的振荡频率而输出的电荷泵电路112的输出电压VCP进行V/I转换，生成漏电流，将其提供给PMOS晶体管121。恒定状态下的电流I2由PLL电路的负反馈动作进行控制，使得基准信号REF的频率与分频电路114的输出即反馈信号FB_CLK的频率相等。更具体地说，利用相位频率比较器111比较基准信号REF与反馈信号FB_CLK，从电荷泵电路112及滤波电路174输出电压VCP，由NMOS晶体管131生成电流I2。因此，电流控制振荡器113从CLK端子输出基于电压VCP的频率的输出信号CLK。由于开关150断开，所以，恒流电路171不影响电流I2、电流I3。
图2是用于说明本实施方式的振荡电路装置100中的状态变化的时序图，使用该图2来说明本实施方式的效果。
图2(a)为施加于电源端子101的电压VDD的时间推移，图2(b)为电荷泵电路112的输出电压VCP的时间推移，图2(c)为输入至REF端子103的基准信号REF的频率的时间推移，图2(d)为从CLK端子得到的输出信号CLK的频率的时间推移。
如图2(a)所示，在时间t0施加电压VDD时，基准信号REF未输入到REF端子103，因此，振荡电路装置100在第1模式下动作，通过恒流电路172和缓冲电路175的负反馈动作，输出电压VCP从0V急速上升。
之后，如图2(c)所示，在时间t1输入基准信号REF时，振荡电路装置100转移至第2模式。此时，由于电流控制振荡器113通过与已达到恒定值的电压VCP相应的电流而进行工作，所以，CLK端子的输出信号CLK不会发生频率急剧下降。之后，通过PLL动作，输出信号CLK的频率收敛于与基准信号REF相等的频率。
如上所述，本实施方式的振荡电路装置100构成为，利用由恒流电路172进行负反馈动作的缓冲电路175的输出，提高滤波电路174内的电容器161的电压，因此，缩短对电容器161的充电时间，能够抑制刚刚从自运行状态向PLL动作切换后的输出频率变动。
图3是示出本实施方式的振荡电路装置的其他结构的电路图。
振荡电路装置300是滤波电路174中具有电阻160的结构。
电阻160的一端与电荷泵电路112的输出端子连接，另一端与电容器161以及开关152的另一端连接。
这样，有时在滤波电路174中设置电阻160作为PLL电路的相位补偿。在这样的滤波电路174中，也通过开关152将缓冲电路175的输出端子连接在电容器161与电阻160之间，由此，得到与上述同样的的效果。
如上所述，本实施方式的振荡电路装置通过插入相位补偿电阻160来改进频率特性，同时将缓冲电路175的输出端子与电容器161连接，由此也能容易兼顾缩短电容器161的充电时间。由此，能够抑制刚刚从自运行状态向PLL动作切换后的输出频率的急剧下降，能够防止与CLK端子连接的外部设备的误动作。
另外，对于该电容器161，不限于电阻，即使是连接其他元件的任意电路结构，也能得到同样的效果。
此外，显然能够将本发明的振荡电路装置应用于切换自运行状态和从外部输入的基准信号REF并使其工作的各种电子设备。例如，在希望构成为从外部使DC/DC转换器的振荡频率自由变化的情况下，通过采用本发明的振荡电路装置，能够实现顺利的振荡信号的转移，提供稳定动作的DC/DC转换器。

Claims (3)

1.一种振荡电路装置，其具有：
振荡器，其包括：流过第一恒流的第一恒流电路、流过第二恒流的第二恒流电路、流过与所述第一恒流或所述第二恒流成比例的振荡用电流的电流镜电路、以及输出的振荡信号的频率根据输入的所述振荡用电流的电流值而变化的电流控制振荡器；
PLL电路，其包括：对从外部输入的基准信号与所述振荡信号的相位进行比较的相位频率比较器、输入所述相位频率比较器的输出的电荷泵电路、输入所述电荷泵电路的输出的包含电容器的滤波电路、以及对所述电流控制振荡器的输出进行分频的分频电路，所述PLL电路利用所述电荷泵电路的输出电压来控制所述第二恒流；以及
缓冲电路，其将所述第二恒流电路的输出电压作为输入电压，经由第一开关对所述滤波电路的所述电容器进行充电，
在不输入所述基准信号的第一模式下，所述振荡电路装置输出基于所述振荡器的所述第一恒流的振荡信号，在输入所述基准信号的第二模式下，所述振荡电路装置输出基于所述振荡器的所述第二恒流的振荡信号，
其特征在于，
在所述第一模式下，所述第一开关接通，由此，所述电容器由所述缓冲电路的输出电压进行充电，
在所述第二模式下，所述第一开关断开。
2.根据权利要求1所述的振荡电路装置，其特征在于，
所述第一恒流电路具有串联连接的第一PMOS晶体管和恒流元件，
所述第二恒流电路具有串联连接的第二PMOS晶体管和第一NMOS晶体管，
所述第一PMOS晶体管的栅极经由第二开关与所述第二PMOS晶体管连接，所述第一NMOS晶体管的栅极与所述滤波电路连接，
在所述第一模式下，所述第二开关接通，由此，所述第二恒流电路生成与所述第一恒流电路的电流成比例的电流，
在所述第二模式下，所述第二开关断开，由此，生成基于所述基准信号的频率与所述振荡信号的频率的相位差的电流。
3.根据权利要求2所述的振荡电路装置，其特征在于，
所述振荡电路装置具有检测输入了所述基准信号的情况的脉冲检测电路，
所述脉冲检测电路利用输出信号控制所述第一开关和所述第二开关。
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