TW201312942A - 電壓控制器、頻率控制電路、以及使用其之信號產生裝置 - Google Patents

電壓控制器、頻率控制電路、以及使用其之信號產生裝置 Download PDF

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Abstract

一種信號產生裝置，用來產生具有固定頻率之一輸出信號。此信號產生裝置包括一頻率控制電路以及一壓控延遲線。頻率控制電路配置來根據一比較結果信號來對一壓控節點進行充/放電。壓控延遲線配置來根據比較結果信號以及壓控節點上之一控制電壓來產生一控制信號，以控制輸出信號。控制信號之頻率由壓控延遲線根據壓控節點上之控制電壓所調變。比較結果信號根據一參考電壓與輸出信號之電壓位準間之差異而產生。

Description

電壓控制器、頻率控制電路、以及使用其之信號產生裝置
本發明係有關於一種頻率控制電路，特別是有關於一種用於信號產生裝置之一頻率控制電路，用以控制信號產生裝置之輸出信號的頻率。
一般而言，PWM型電壓轉換器包括配置在回授路徑上之一操作放大器電路以及一比較器(作為振盪器)。PWM型電壓轉換器之輸出信號的突波頻率係決定於由上述比較器所接收之鋸齒信號的頻率。然而，操作放大器電路包括許多具有大電容值的電容器以及許多具有大電阻值的電阻器，這佔用了較大面積，使得PWM型電壓轉換器的整體面積變大。由於上述較大的RC補償，使得PWM型電壓轉換器的暫態響應較慢。此外，對於具有較寬之供應(例如5~25V)與輸出(1~5V)電壓範圍的PWM型電壓轉換器而言，鋸齒信號的突波頻率幾乎不可能適合於整個電壓範圍，因此，較難去設計高穩定度下的操作放大器電路。因此，有人提出了遲滯電壓轉換器(hysteretic voltage converter)。在遲滯電壓轉換器中，遲滯比較器取代了PWM型電壓轉換器的操作放大器電路，且不再需要關於載波波形的振盪器。與PWM型電壓轉換器比較起來，設計困難度以及佈局面積將大幅減少。然而，遲滯電壓轉換器之輸出信號的頻率係由遲滯位準所決定。因此，難以實現具有固定不變頻率的輸出信號。
本發明提供一種信號產生裝置，用來產生具有固定頻率之一輸出信號。此信號產生裝置包括一頻率控制電路以及一壓控延遲線。頻率控制電路配置來根據一比較結果信號來對一壓控節點進行充/放電。壓控延遲線配置來根據比較結果信號以及壓控節點上之一控制電壓來產生一控制信號，以控制輸出信號。控制信號之頻率由壓控延遲線根據壓控節點上之控制電壓所調變。比較結果信號根據一參考電壓與輸出信號之電壓位準間之差異而產生。
本發明提供一種頻率控制電路，用以將一比較結果信號之頻率匹配於一參考信號之頻率。此頻率控制電路包括一脈波產生器。脈波產生器配置來根據參考信號之轉態來產生一參考脈波信號以及根據比較結果信號之轉態來產生一比較脈波信號，以將參考信號與比較結果信號重新塑形為適用於計數以及重置正反器之窄脈波。
本發明提供一種頻率控制器，用以偵測一比較脈波信號之頻率是否高於或低於一參考脈波信號之頻率。此頻率控制器包括一第一正反器、一第二正反器、一第三正反器、以及一第四正反器。第一正反器之一時脈輸入端接收參考脈波信號，以及第一正反器之一重置輸入端接收比較脈波信號。第二正反器之一D輸入端耦接第一正反器之一Q輸出端，第二正反器之一時脈輸入端接收參考脈波信號，第二正反器之一重置輸入端接收比較脈波信號，以及第二正反器之一Q輸出端輸出一頻率增加信號。三正反器之一時 脈輸入端接收比較脈波信號，以及第三正反器之一重置輸入端接收參考脈波信號。第四正反器之一D輸入端耦接第三正反器之一Q輸出端，第四正反器之一時脈輸入端接收比較脈波信號，第四正反器之一重置輸入端接收參考脈波信號，以及第四正反器之一Q輸出端輸出一頻率減少信號。當在比較脈波信號之一週期內接收參考脈波信號之多個脈波時，頻率增加信號被致能。當在參考脈波信號之一週期內接收比較脈波信號之多個脈波時，頻率減少信號被致能。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
根據上述習知，因此需要提出一種簡單且耐用的頻率控制電路，尤其是一種應用於信號產生裝置的頻率控制電路。本案所提出配置有頻率控制電路的信號產生裝置，具有如同PWM電路轉換器之頻率穩定性的優點，此外也具有如同遲滯電壓轉換器之簡單設計的優點。這也使得輸出頻率獨立於供應與輸出電壓而不受影響，且能解決寬廣電壓範圍的問題。
第1圖係表示根據本發明一實施例之信號產生裝置。參閱第1圖，信號產生裝置1包括頻率控制電路10、輸出電路11、電壓比較器100、以及壓控延遲線(voltage-controlled delay line，VCDL)104。輸出電路11 在輸出節點Nout上產生輸出信號Sout。電壓比較器100耦接輸出電路11以接收輸出信號Sout，且產生比較結果信號FB。頻率控制電路10在壓控節點N10上產生控制電壓Vcnt，且根據比較結果信號FB來控制控制電壓Vcnt之電壓位準。壓控延遲線104耦接頻率控制電路10以及電壓比較器100以分別接收控制電壓Vcnt以及比較結果信號FB，並產生控制信號Scnt。輸出電路11接收控制信號Scnt以控制輸出信號Sout之頻率。在此實施例中，輸出電路11包括一電壓轉換器。
頻率控制電路10之詳細架構與操作將於下文說明。參閱第1圖，頻率控制電路10包括脈波產生器101、頻率控制器102、電荷幫浦(charge pump，CP)103、以及電容器105。在一實施例中，電壓比較器100係以一遲滯比較器來實施。電壓比較器100耦接輸出節點Nout以接收輸出信號Sout。電壓比較器100更接收參考電壓Vref，且比較參考電壓Vref與輸出信號Sout之電壓位準。電壓比較器100根據參考電壓Vref與輸出信號Sout之間的差異來產生比較結果信號FB。由於參考電壓Vref之固定電壓位準，比較結果信號FB之頻率等於輸出信號Sout之頻率，其中，比較結果信號FB之工作比(duty ratio)隨Sout而改變。如第1圖所示，脈波產生器101包括兩個單擊產生器1010A與1010B。在一實施例中，這些單擊產生器係由單穩態多諧振蕩器(monostable multivibrator)所實施。每一單擊產生器可接收一輸入信號，且當此輸入信號之電壓位準的轉態出現時，則產生一窄脈波。在一實施例中，在電壓位準之轉 態是由低電壓變為高電壓。單擊產生器1010A接收參考信號Sref，且根據參考信號Sref之轉態來產生參考脈波信號ref’。單擊產生器1010B接收比較結果信號FB，且根據比較結果信號FB之轉態來產生比較脈波信號fb’。因此，參考脈波信號ref’以及比較脈波信號fb’之頻率分別由參考信號Sref以及比較結果信號FB之頻率來決定。脈波產生器101因此將其輸入信號重新塑形為窄脈波，適用於計數與重置在後續電路裡的正反器。
頻率控制器102耦接脈波產生器101以接收脈波信號ref’與fb’，用以偵測比較脈波信號fb’之頻率是否高於或低於參考脈波信號ref’之頻率。頻率控制器102對脈波信號ref’與fb’執行一比較操作，以產生頻率減少信號DN或頻率增加信號UP。電容器105耦接壓控節點N10以及參考接地GND。電荷幫浦103根據頻率減少信號DC或頻率增加信號UP來對壓控節點N10放電或充電，以改變壓控節點N10上控制電壓Vcnt之電壓，亦即是改變在電容器15內的電荷數量。壓控延遲線104接收比較結果信號FB，且根據比較結果信號FB產生控制信號Scnt。如第1圖所示，壓控延遲線104耦接壓控節點N10。壓控延遲線104之延遲時間係由控制電壓Vcnt之電壓位準所決定，以調變控制信號Scnt之頻率。輸出電路11接收控制信號Scnt，且根據控制信號Scnt產生輸出信號Sout。更明確地說，輸出信號Sout之頻率係根據控制信號Scnt之頻率而被控制。因此，當控制電壓Vcnt改變時，控制信號Scnt之頻率也改變，藉此控制輸出信號Sout使其具有期望之頻率。
假使頻率控制器102偵測出在參考脈波信號ref’之一時脈週期內具有比較結果脈波信號fb’之多個脈波，這表示比較脈波脈波信號fb’之頻率高於參考脈波信號ref’之頻率，此時頻率控制器102產生頻率減少信號DN。電荷幫浦103根據頻率減少信號DN而使壓控節點N10放電，使控制電壓Vcnt之電壓位準降低，如第2圖所示。壓控延遲線104根據被降低電壓位準之控制電壓Vcnt來減少控制信號Scnt之頻率。因此，輸出信號Sout之頻率減少。透過電壓比較器100與脈波產生器101之操作，比較脈波信號fb’之頻率Ffb減少。當比較脈波信號fb’之頻率減少而與參考脈波信號ref’相匹配時，頻率控制器102停止產生頻率減少信號DN。此時，輸出信號Sout具有期望的頻率。
假使頻率控制器102偵測出在比較脈波信號fb’之一時脈週期內具有參考結果脈波信號ref’之多個脈波，這表示比較脈波脈波信號fb’之頻率低於參考脈波信號ref’之頻率，此時頻率控制器102產生頻率增加信號UP。電荷幫浦103根據頻率增加信號UP來對壓控節點N10充電，使控制電壓Vcnt之電壓位準提高。壓控延遲線104根據被提高電壓位準之控制電壓Vcnt來增加控制信號Scnt之頻率。因此，輸出信號Sout之頻率增加。透過電壓比較器100與脈波產生器101之操作，比較脈波信號fb’之頻率增加。當比較脈波信號fb’之頻率增加而與參考脈波信號ref’相匹配時，頻率控制器102停止產生頻率增加信號UP。此時，輸出信號Sout具有期望的頻率。
第3圖係表示第1圖之輸出電路11。為了清楚說明， 第3圖也顯示頻率控制電路10、電壓比較器100、以及壓控延遲線104。在一實施例中，輸出電路11包括一壓降轉換器3。如第3圖所示，壓降轉換器3包括充電開關30、放電開關31、預驅動器32、電感器33、以及電容器34。預驅動器32耦接壓控延遲線104且接收來自壓控延遲線104之控制信號Scnt。預驅動器32根據控制信號Scnt產生驅動信號Sdri_P與Sdri_N。驅動信號Sdri_P之致能位準與驅動信號Sdri_N之致能位準彼此不重疊。在一實施例中，充電開關30係以P型金氧半電晶體來實施，而放電開關31係以N型金氧半電晶體來實施。PMOS電晶體30之汲極(稱為第一電極)耦接節點N30，其源極(稱為第二電極)接收輸入電壓Vin，且其閘極(控制電極)接收驅動信號Sdri_P。NMOS電晶體31之汲極耦接節點N30，其源極耦接參考接地GND，且其閘極接收驅動信號Sdri_N。當驅動信號Sdri_P或Sdri_N處於致能位準時，對應之電晶體30或31導通。由於驅動信號Sdri_P與Sdri_N之致能位準彼此不重疊，因此電晶體30與31於不同時間導通。
如第3圖所示，電感器3之一端耦接節點N30，而其另一端耦接輸出節點Nout。電容器34耦接於輸出節點Nout與參考接地GND之間。如上所述，透過第1圖中電壓比較器100、脈波產生器101、頻率控制器102、電荷幫浦103、以及壓控延遲線104之操作，頻率控制器10改變控制信號Scnt之頻率。壓降轉換器3接收此控制信號Scnt且在輸出節點Nout上產生輸出信號Sout。輸出信號Sout之頻率係由控制信號Scnt之頻率所控制。因此，輸出節點Nout之 突波頻率變為穩定並追隨著參考信號Sref之頻率。在充電或放電過程中，輸出節點Nout之電壓被強制追隨著參考電壓Vref。雖然在此實施例中係以壓降型直流-直流轉換器為例來說明，但本發明不以此為限。
第4圖係表示根據本發明一實施例之頻率控制器102。頻率控制器102包括兩對堆疊正反器。第一對正反器44與45對應於頻率增加信號UP之產生，而第二對正反器42與43對應於頻率減少信號DN之產生。
正反器44與45之時脈輸入端(CK)接收參考脈波信號ref’，且正反器44與45之重置輸入端(R)接收比較脈波信號fb’。正反器44之D輸入端(D)接收操作電壓VDD，正反器44之Q輸出端(Q)耦接正反器45之D輸入端，且正反器45之Q輸出端輸出頻率增加信號UP。因此，正反器44與45操作如同一2位元移位暫存器。假使參考脈波信號ref’具有兩個連續脈波而正反器44與45沒有被比較脈波信號fb’重置，將以操作電壓VDD作為頻率增加信號UP而被輸出，直到正反器44與45被比較脈波信號fb’重置為止。當比較脈波信號fb’之頻率低於參考脈波信號ref’之頻率時，發生上述情況以輸出頻率增加信號UP。當比較脈波信號fb’之頻率高於參考脈波信號ref’之頻率時，由於在操作電壓VDD可被輸出之前正反器44與45被比較脈波信號fb’重置，因此沒有頻率增加信號UP被輸出。
正反器42與43之時脈輸入端接收比較脈波信號fb’，且正反器42與43之重置輸入端接收參考脈波信號ref’。正反器42之D輸入端接收操作電壓VDD，正反器42之Q 輸出端耦接正反器43之D輸入端，且正反器43之Q輸出端輸出頻率減少信號DN。正反器42與43操作如同一2位元移位暫存器。假使比較脈波信號fb’具有兩個連續脈波而正反器42與43沒有被參考脈波信號ref’重置，將以操作電壓VDD作為頻率降低信號DN而被輸出，直到正反器42與43被參考脈波信號ref’重置為止。當比較脈波信號fb’之頻率高於參考脈波信號ref’之頻率時，發生上述情況以輸出頻率減少信號DN。當比較脈波信號fb’之頻率低於參考脈波信號ref’之頻率時，由於在操作電壓VDD可被輸出之前正反器42與43被參考脈波信號ref’重置，因此沒有頻率減少信號DN被輸出。
第5圖係表示另一實施例頻率控制器102a。頻率控制器102包括兩對堆疊正反器。第一對正反器54與55對應於頻率增加信號UP之產生，而第二對正反器52與53對應於頻率減少信號DN之產生。頻率控制器102a更包括兩個或閘50與51。頻率控制器102a之工作原理相似於上述頻率控制器102的工作原理，其相異之處在於，在比較脈波信號fb’被正反器54與55之重置輸入端接收之前，比較脈波信號fb’與關機信號Spd進行OR邏輯運算以產生重置信號Sres_50；且在參考脈波信號ref’被正反器52與53之重置輸入端接收之前，參考脈波信號ref’與關機信號Spd進行邏輯OR運算以產生重置信號Sres_51。在正常模式下，關機信號Spd處於邏輯低位準，因此，頻率控制器102a以與上述頻率控制器102相同方式來運作。當關機信號Spd被致能(處於邏輯高位準)時，所有的正反器強制被重置。 在系統關機的期間內，關機信號Spd被致能以重置所有正反器。在一實施例中，第4與5圖中的正反器為D型正反器。
在上述實施例中，係以頻率控制電路10作為信號產生裝置1的一部份來說明本發明頻率控制電路10之特徵，然而，本發明不以此為限。在一實施例中，頻率控制電路10可耦接壓控振盪器(voltage-controlled oscillator)61以控制其頻率以及/或相位，並建立一回授迴路(與非必要的除頻器62一起)以作為一鎖相迴路(phase-clocked loop，PLL)，如第6A圖所示。在另一實施例中，頻率控制電路10耦接一壓控延遲線63以控制其延遲時間，且建立一回授迴路以作為一延遲鎖定迴路(delay-locked loop，DLL)，如第6B圖所示。因此，除了電壓轉換以外，頻率控制電路10也能用在鎖相迴路/延遲鎖定迴路的應用中，例如信號回復、頻率合成、時脈分配、同步化、FM信號解調變、偏移補償(de-skewing)等等。
根據上述實施例，與習知技術比較起來，輸出電路11所產生之輸出信號Sout的頻率可根據由頻率控制電路10產生之控制電壓Vcnt來控制，使得輸出信號Sout之頻率可調整至一期望頻率。當頻率比較程序完成時，輸出信號Sout之頻率將與控制信號Scnt之頻率匹配，而控制信號Scnt之頻率與參考信號Sref之頻率匹配。換句話說，比較結果信號FB之頻率將與參考信號Sref之頻率匹配。由於頻率控制電路10沒有使用具有大電容值之電容器以及具有大電阻值的電阻器，而頻率控制器12係利用數位邏輯正 反器，頻率控制電路10所佔用之面積較小，因而信號產生裝置1之整體面積減小。此外，信號產生裝置1之暫態響應較快。因此，所提出的信號產生裝置1以及頻率控制電路10在頻率穩定性與設計簡單性上具有優勢。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧信號產生裝置
3‧‧‧壓降轉換器
10‧‧‧頻率控制電路
11‧‧‧輸出電路
30‧‧‧充電開關
31‧‧‧放電開關
32‧‧‧預驅動器
33‧‧‧電感器
34‧‧‧電容器
42、43、44、45‧‧‧正反器
50、51‧‧‧或閘
52、53、54、55‧‧‧正反器
61‧‧‧壓控振盪器
62‧‧‧除頻器
63‧‧‧壓控延遲線
100‧‧‧電壓比較器
101‧‧‧脈波產生器
102、102a‧‧‧頻率控制器
103‧‧‧電荷幫浦
104‧‧‧壓控延遲線
105‧‧‧電容器
1010A、1010B‧‧‧單擊產生器
DN‧‧‧頻率減少信號
FB‧‧‧比較結果信號
fb’‧‧‧比較脈波信號
Ffb‧‧‧比較脈波信號之頻率
GND‧‧‧參考接地
N10‧‧‧壓控節點
N30‧‧‧節點
Nout‧‧‧輸出節點
ref’‧‧‧參考脈波信號
Sdri_P、Sdri_N‧‧‧驅動信號
Sout‧‧‧輸出信號
Spd‧‧‧關機信號
Sref‧‧‧參考信號
Scnt‧‧‧控制信號
Sres_50、Sres_51‧‧‧重置信號
UP‧‧‧頻率增加信號
Vcnt‧‧‧控制電壓
VDD‧‧‧操作電壓
Vin‧‧‧輸入電壓
Vref‧‧‧參考電壓
第1圖表示根據本發明一實施例之信號產生裝置；第2圖表示在第1圖中信號產生裝置之主要信號時序圖；第3圖表示在第1圖中輸出電路之一實施例；第4圖表示在第1圖中信號產生裝置之頻率控制器之一實施例；第5圖表示在第1圖中信號產生裝置之頻率控制器之另一實施例；第6A圖表示根據本發明一實施例之鎖相迴路；以及第6B圖表示根據本發明一實施例之延遲鎖定迴路。
1‧‧‧信號產生裝置
10‧‧‧頻率控制電路
11‧‧‧輸出電路
100‧‧‧電壓比較器
101‧‧‧脈波產生器
102‧‧‧頻率控制器
103‧‧‧電荷幫浦
104‧‧‧壓控延遲線
105‧‧‧電容器
1010A、1010B‧‧‧單擊產生器
DN‧‧‧頻率減少信號
FB‧‧‧比較結果信號
fb’‧‧‧比較脈波信號
GND‧‧‧參考接地
N10‧‧‧壓控節點
Nout‧‧‧輸出節點
ref’‧‧‧參考脈波信號
Sout‧‧‧輸出信號
Sref‧‧‧參考信號
UP‧‧‧頻率增加信號
Vcnt‧‧‧控制電壓
Scnt‧‧‧控制信號
Vref‧‧‧參考電壓

Claims (25)

  1. 一種信號產生裝置，產生具有固定頻率之一輸出信號，包括：一頻率控制電路，根據一比較結果信號來對一壓控節點進行充/放電；以及一壓控延遲線，根據該比較結果信號以及該壓控節點上之一控制電壓來產生一控制信號，以控制該輸出信號；其中，該控制信號之頻率由該壓控延遲線根據該壓控節點上之該控制電壓所調變；以及該比較結果信號根據一參考電壓與該輸出信號之電壓位準間之差異而產生。
  2. 如申請專利範圍第1項所述之信號產生裝置，其中，該頻率控制電路包括：一脈波產生器，根據一參考信號之轉態來產生一參考脈波信號以及根據該比較結果信號之轉態來產生一比較脈波信號，以將該參考信號與該比較結果信號重新塑形為適用於計數以及重置正反器之窄脈波。
  3. 如申請專利範圍第2項所述之信號產生裝置，其中，該脈波產生器包括：一第一單穩態多諧振蕩器，根據該參考信號之轉態來產生該參考脈波信號；以及一第二單穩態多諧振蕩器，根據該比較結果信號之轉態來產生該比較脈波信號。
  4. 如申請專利範圍第2項所述之信號產生裝置，其中，該頻率控制電路更包括： 一頻率控制器，根據該參考脈波信號以及該比較脈波信號來產生一頻率增加信號以及一頻率減少信號；其中，當該頻率增加信號被致能時，該壓控節點被充電；以及其中，當該頻率減少信號被致能時，該壓控節點被放電。
  5. 如申請專利範圍第4項所述之信號產生裝置，其中，該頻率控制器包括：一第一正反器，其中，該第一正反器之一時脈輸入端接收該參考脈波信號，以及該第一正反器之一重置輸入端接收該比較脈波信號；以及一第二正反器，其中，該第二正反器之一D輸入端耦接該第一正反器之一Q輸出端，該第二正反器之一時脈輸入端接收該參考脈波信號，該第二正反器之一重置輸入端接收該比較脈波信號，以及該第二正反器之一Q輸出端輸出該頻率增加信號；其中，當在該比較脈波信號之一週期內接收該參考脈波信號之多個脈波時，該頻率增加信號被致能。
  6. 如申請專利範圍第5項所述之信號產生裝置，其中，在系統關機期間內，該等第一與第二正反器被重置。
  7. 如申請專利範圍第4項所述之信號產生裝置，其中，該頻率控制器包括：一第三正反器，其中，該三正反器之一時脈輸入端接收該比較脈波信號，以及該第三正反器之一重置輸入端接收該參考脈波信號；以及 一第四正反器，其中，該第四正反器之一D輸入端耦接該第三正反器之一Q輸出端，該第四正反器之一時脈輸入端接收該比較脈波信號，該第四正反器之一重置輸入端接收該參考脈波信號，以及該第四正反器之一Q輸出端輸出該頻率減少信號；其中，當在該參考脈波信號之一週期內接收該比較脈波信號之多個脈波時，該頻率減少信號被致能。
  8. 如申請專利範圍第7項所述之信號產生裝置，其中，在系統關機期間內，該等第三與第四正反器被重置。
  9. 如申請專利範圍第4項所述之信號產生裝置，其中，該頻率控制電路更包括：一電荷幫浦，當該頻率增加信號被致能時對該壓控節點進行充電，且當該頻率減少信號被致能時對該壓控節點進行放電。
  10. 如申請專利範圍第1項所述之信號產生裝置，更包括一輸出電路，根據該控制信號輸出該輸出信號。
  11. 如申請專利範圍第10項所述之信號產生裝置，其中，該輸出電路包括一預驅動器，根據該控制信號驅動複數開關。
  12. 如申請專利範圍第1項所述之信號產生裝置，更包括一遲滯電壓比較器，比較該參考電壓與該輸出信號之電壓位準，且產生該比較結果信號。
  13. 一種頻率控制電路，將一比較結果信號之頻率匹配於一參考信號之頻率，包括：一脈波產生器，根據該參考信號之轉態來產生一參考 脈波信號以及根據該比較結果信號之轉態來產生一比較脈波信號，以將該參考信號與該比較結果信號重新塑形為適用於計數以及重置正反器之窄脈波。
  14. 如申請專利範圍第13項所述之頻率控制電路，其中，該脈波產生器包括：一第一單穩態多諧振蕩器，根據該參考信號之轉態來產生該參考脈波信號；以及一第二單穩態多諧振蕩器，根據該比較結果信號之轉態來產生該比較脈波信號。
  15. 如申請專利範圍第13項所述之頻率控制電路，更包括：一頻率控制器，根據該參考脈波信號以及該比較脈波信號來產生一頻率增加信號以及一頻率減少信號；其中，當該頻率增加信號被致能時，一壓控節點被充電；以及其中，當該頻率減少信號被致能時，該壓控節點被放電。
  16. 如申請專利範圍第15項所述之頻率控制電路，其中，該頻率控制器包括：一第一正反器，其中，該第一正反器之一時脈輸入端接收該參考脈波信號，以及該第一正反器之一重置輸入端接收該比較脈波信號；以及一第二正反器，其中，該第二正反器之一D輸入端耦接該第一正反器之一Q輸出端，該第二正反器之一時脈輸入端接收該參考脈波信號，該第二正反器之一重置輸入端 接收該比較脈波信號，以及該第二正反器之一Q輸出端輸出該頻率增加信號；其中，當在該比較脈波信號之一週期內接收該參考脈波信號之多個脈波時，該頻率增加信號被致能。
  17. 如申請專利範圍第16項所述之頻率控制電路，其中，在系統關機期間內，該等第一與第二正反器被重置。
  18. 如申請專利範圍第15項所述之頻率控制電路，其中，該頻率控制器包括：一第三正反器，其中，該三正反器之一時脈輸入端接收該比較脈波信號，以及該第三正反器之一重置輸入端接收該參考脈波信號；以及一第四正反器，其中，該第四正反器之一D輸入端耦接該第三正反器之一Q輸出端，該第四正反器之一時脈輸入端接收該比較脈波信號，該第四正反器之一重置輸入端接收該參考脈波信號，以及該第四正反器之一Q輸出端輸出該頻率減少信號；其中，當在該參考脈波信號之一週期內接收該比較脈波信號之多個脈波時，該頻率減少信號被致能。
  19. 如申請專利範圍第18項所述之頻率控制電路，其中，在系統關機期間內，該等第三與第四正反器被重置。
  20. 如申請專利範圍第15項所述之頻率控制電路，其中，該頻率控制電路更包括：一電荷幫浦，當該頻率增加信號被致能時對該壓控節點進行充電，且當該頻率減少信號被致能時對該壓控節點進行放電。
  21. 如申請專利範圍第15項所述之頻率控制電路，其中，該壓控節點耦接一壓控振盪器，以控制該壓控振盪器之一頻率或相位。
  22. 如申請專利範圍第15項所述之頻率控制電路，其中，該壓控節點耦接一壓控延遲線，以控制該壓控延遲線之延遲時間。
  23. 如申請專利範圍第22項所述之頻率控制電路，其中，該壓控延遲線調變一電壓轉換器之一輸出信號之頻率。
  24. 一種頻率控制器，偵測一比較脈波信號之頻率是否高於或低於一參考脈波信號之頻率，包括：一第一正反器，其中，該第一正反器之一時脈輸入端接收該參考脈波信號，以及該第一正反器之一重置輸入端接收該比較脈波信號；一第二正反器，其中，該第二正反器之一D輸入端耦接該第一正反器之一Q輸出端，該第二正反器之一時脈輸入端接收該參考脈波信號，該第二正反器之一重置輸入端接收該比較脈波信號，以及該第二正反器之一Q輸出端輸出一頻率增加信號；一第三正反器，其中，該三正反器之一時脈輸入端接收該比較脈波信號，以及該第三正反器之一重置輸入端接收該參考脈波信號；以及一第四正反器，其中，該第四正反器之一D輸入端耦接該第三正反器之一Q輸出端，該第四正反器之一時脈輸入端接收該比較脈波信號，該第四正反器之一重置輸入端接收該參考脈波信號，以及該第四正反器之一Q輸出端輸 出一頻率減少信號；其中，當在該比較脈波信號之一週期內接收該參考脈波信號之多個脈波時，該頻率增加信號被致能；以及其中，當在該參考脈波信號之一週期內接收該比較脈波信號之多個脈波時，該頻率減少信號被致能。
  25. 如申請專利範圍第24項所述之頻率控制器，其中，在系統關機期間內，該等第一、第二、第三、與第四正反器被重置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI483520B (zh) * 2013-03-29 2015-05-01 Richtek Technology Corp 避免電源轉換電路的輸出電壓信號產生漣波的控制電路
TWI660568B (zh) * 2018-05-03 2019-05-21 National Chi Nan University Power conversion device and feedback control circuit

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9244485B1 (en) * 2014-07-25 2016-01-26 Infineon Technologies Ag High frequency oscillator with spread spectrum clock generation
US9413340B1 (en) * 2015-05-05 2016-08-09 Fidelix Co., Ltd. DC-to-DC voltage converter using switching frequency detection
CN105187056B (zh) * 2015-09-06 2019-02-26 四川九洲电器集团有限责任公司 一种时钟信号生成装置及时钟信号生成方法
US10250132B2 (en) * 2017-06-09 2019-04-02 Nanya Technology Corporation Voltage system and operating method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6973145B1 (en) * 2000-09-01 2005-12-06 Ut-Battelle, Llc Digital-data receiver synchronization method and apparatus
US6608511B1 (en) * 2002-07-17 2003-08-19 Via Technologies, Inc. Charge-pump phase-locked loop circuit with charge calibration
US7053719B2 (en) * 2004-03-11 2006-05-30 Agilent Technologies, Inc. Controlling a voltage controlled oscillator in a bang-bang phase locked loop
US7038508B2 (en) * 2004-04-30 2006-05-02 Intel Corporation Methods and apparatuses for detecting clock loss in a phase-locked loop
US7368950B2 (en) * 2005-11-16 2008-05-06 Montage Technology Group Limited High speed transceiver with low power consumption
TWI331448B (en) * 2006-09-20 2010-10-01 Analog Integrations Corp Frequency comparator, frequency synthesizer, and related methods thereof
US7675339B2 (en) * 2007-02-09 2010-03-09 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for generating a delayed clock signal of an input clock signal
US7755341B2 (en) * 2007-07-05 2010-07-13 Intersil Americas Inc. Steady state frequency control of variable frequency switching regulators
TWI381634B (zh) * 2009-03-26 2013-01-01 Green Solution Tech Co Ltd 控制器及電壓偵測啟動器
WO2011131399A1 (de) * 2010-04-19 2011-10-27 Endress+Hauser Flowtec Ag Treiberschaltung für einen messwandler sowie damit gebildetes messsystem

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI483520B (zh) * 2013-03-29 2015-05-01 Richtek Technology Corp 避免電源轉換電路的輸出電壓信號產生漣波的控制電路
TWI660568B (zh) * 2018-05-03 2019-05-21 National Chi Nan University Power conversion device and feedback control circuit

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