WO2007029428A1 - Ｐｌｌ回路 - Google Patents

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current
circuit
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Tatsuo Okamoto
Yukio Arima
Tsuyoshi Ebuchi
Kyoko Hirata
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Matsushita Electric Industrial Co., Ltd.
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    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
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    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Definitions

  • the present invention relates to a PLL (Phase-Locked-Loop), and more particularly to a PLL that can be stably started and restarted while reducing jitter and a sequence technology thereof.
  • PLL Phase-Locked-Loop
  • a 1.5GHz high-frequency clock signal is required.
  • a high-frequency clock signal is generated from the low-frequency reference clock signal of about 25MHz by the multiplication of the PLL.
  • a 1.5 GHz clock signal can be generated from the output frequency of a crystal oscillator such as 16.934 MHz or 27 MHz.
  • the output voltage of the loop filter is close to zero at start-up, so the gate current of the NMOS transistor constituting the voltage-current converter circuit does not exceed the threshold voltage current.
  • the output current of the conversion circuit is almost zero.
  • the frequency of the output clock signal is 0 Hz, and the output of the PLL is high impedance. If there is no disturbance, the PLL starts up normally due to feedback, but if the mixed high frequency noise is divided by the divider and its frequency is higher than the reference clock signal, PLL will be the frequency of the output clock signal. Operates in the direction of lowering. As a result, the output voltage of the loop filter remains zero and the PLL does not start.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-290161
  • Patent Document 2 US Pat. No. 6,407,600
  • an object of the present invention is to realize a PLL that can be stably started and restarted without particularly increasing the circuit scale.
  • Means taken by the present invention to solve the above problem is that current control for generating an output clock signal based on a current signal generated based on a phase difference between a reference clock signal and a feedback clock signal is provided.
  • the PLL circuit including the oscillator includes a current source, an input terminal of the current control oscillator, and an initialization switch that is inserted in series with the current source and opens and closes based on an initialization signal.
  • a PLL circuit including a voltage-current conversion circuit that converts a voltage signal generated based on a phase difference between a reference clock signal and a feedback clock signal into a current signal, a voltage source, and the voltage current described above
  • An initialization switch that is inserted in series with the input terminal of the conversion circuit and the voltage source and opens and closes based on an initialization signal; a deadlock detection circuit that detects that the PLL circuit power S is in a deadlock state; And a control unit that outputs an initialization signal when the PLL circuit is activated and when the deadlock state detected by the deadlock detection circuit lasts for a predetermined time or longer.
  • a loop filter that smoothes the current that is pushed and pulled according to the phase difference between the reference clock signal and the feedback clock signal, and a voltage-current conversion circuit that converts the output voltage of the loop filter into a current
  • a current source a current source
  • an initialization switch that is inserted in series with the loop filter input terminal and the current source and opens and closes based on an initialization signal
  • an input terminal of the voltage-current conversion circuit It is assumed that a reset switch provided between the ground node and opening / closing based on a reset signal is provided.
  • a PLL circuit including a phase comparator that compares the phase difference between the reference clock signal and the feedback clock signal, a clock generation circuit that generates a dummy clock signal having a phase difference with respect to the reference clock signal; , Based on the initialization signal, the feedback clock signal and And a selector for selectively inputting one of the dummy clock signals to the phase comparator.
  • a clamp circuit that limits the output voltage range of the loop filter Shall be provided.
  • the start-up current is applied from the current source at the time of starting and restarting the PLL, or the start-up voltage is applied from the voltage source, so that the output of the PLL does not become high impedance.
  • This realizes a PLL that operates stably even when noise is input during startup and restart.
  • the circuit scale does not increase significantly.
  • FIG. 1 is a configuration diagram of a PLL according to a first embodiment.
  • FIG. 2 is a timing chart of the PLL shown in FIG.
  • FIG. 3 is a configuration diagram of a PLL according to a second embodiment.
  • FIG. 4 is a configuration diagram of a PLL according to a third embodiment.
  • FIG. 5 is a configuration diagram of a PLL according to a fourth embodiment.
  • FIG. 6 is a configuration diagram of a PLL according to a fifth embodiment.
  • FIG. 7 is a timing chart of the PLL shown in FIG.
  • FIG. 8 is a configuration diagram of a PLL according to a sixth embodiment.
  • FIG. 9 is a circuit configuration diagram of a clamp circuit.
  • FIG. 10 is a graph of loop filter output voltage versus output frequency characteristics for the PLL shown in FIG.
  • FIG. 1 shows the configuration of the PLL according to the first embodiment.
  • the PLL according to this embodiment includes a phase comparator (Phase-Detecter) 10, a charge pump (Charge-Pump) 12, a loop filter or a low-pass filter (Low-Pass-Filter) 14, a voltage-current conversion circuit 16, a current control.
  • Phase comparator Phase-Detecter
  • Charge-Pump charge pump
  • Loop filter loop filter
  • Low-Pass-Filter Low-pass filter
  • Voltage-current conversion circuit a current control.
  • the phase comparator 10 detects the phase difference between the reference clock signal CK1 and the feedback clock signal CK2.
  • the phase comparator 10 can be composed of a flip-flop and a logic element.
  • the charge pump 12 performs a current push push according to the output phase difference of the phase comparator 10.
  • the loop filter 14 charges and discharges the current output from the charge pump 12.
  • the loop filter 14 can be configured with a resistor, a capacitor, and the like, and the filter order can be freely set such as a second order or a third order.
  • the voltage-current conversion circuit 16 converts the voltage signal output from the loop filter 14 into a current signal.
  • the voltage-current conversion circuit 16 can be composed of a MOS transistor, a bipolar transistor, or the like. For example, when an NMOS transistor or an NPN transistor is used, when the output voltage of the loop filter 14 is lower than the threshold value of the transistor, a current is not output, which is a so-called dead zone region.
  • the current control oscillator 18 generates an output clock signal CK3 based on the current signal output from the voltage / current conversion circuit 16.
  • the current control oscillator 18 can be configured by an inverter ring or the like. In the above-described dead zone, no current signal is input and the output of the inverter ring is high impedance.
  • the frequency divider 20 divides the output clock signal CK3 to generate a feedback clock signal CK2, and feeds it back to the phase comparator 10. By this feedback action, the frequency of the output clock signal C K3 becomes a frequency obtained by multiplying the reference clock signal CK1 by a multiple of the frequency divider 20, and is locked.
  • the deadlock detection circuit 22 measures the frequency of the output clock signal CK3 and detects that it is in the PLL force deadlock state.
  • the control unit 24 outputs an initialization signal STUP when the PLL is started and restarted. Also
  • the control unit 24 outputs the reset signal RST when the deadlock state detected by the deadlock detection circuit 22 lasts for a predetermined time or longer.
  • the switch 26 is connected in series to the input terminal of the current control oscillator 18 and the current source 28, and performs an opening / closing operation based on the initialization signal STUP. Specifically, when the initialization signal STUP is given, the switch 26 is turned on, and the current 10 of the current source 28 is changed to the current controlled oscillator 18. Given to.
  • the switch 30 is provided between the loop filter 14 and the ground node, and opens and closes based on the reset signal RST. Specifically, when the reset signal RST is given, the switch 30 is turned on, and the output voltage of the loop filter 14 is set to the ground level.
  • the initialization signal STUP is output from the control unit 24 (“A” in FIG. 2), the switch 26 is turned on, and the current 10 is supplied to the current controlled oscillator 18.
  • the current control oscillator 18 generates an output clock signal CK3 based on the applied current 10, and the output clock signal CK3 is temporarily locked to a desired frequency by the feedback action of the PLL.
  • the switch 26 turns off and the PLL becomes a normal signal input.
  • the output voltage of the loop filter 14 is corrected (in the example of FIG. 2, the output voltage rises), and the PLL shifts to the locked state.
  • the current source 28 is normally generated from the band gap and includes a noise component, when the current 10 is supplied to the current control oscillator 18, the jitter characteristic of the output clock signal CK3 is deteriorated. Therefore, as described above, only when the PLL is started (and restarted), the current 10 is supplied to the current controlled oscillator 18 to prevent the PLL output from becoming high impedance, and the PLL is temporarily locked. Later, the current 10 is cut off. In this locked state, current 10 is not input to the PLL, so output jitter due to current 10 does not increase.
  • the deadlock state detected by the deadlock detection circuit 22 has exceeded a predetermined time.
  • the reset signal RST is output from the control unit 24 (“B” in FIG. 2), the switch 30 is turned on, and the output voltage of the loop filter 14 is set to the ground level (reset of the loop filter). This avoids deadlock state force S.
  • the PLL may not operate due to tongue noise, etc., so it is preferable to output the initialization signal STUP again after outputting the reset signal RST ("C" in Fig. 2). "). This prevents the PLL output from going to high impedance when restarting, and allows the PLL to restart stably.
  • the deadlock detection circuit 22 detects an abnormality and restarts the PLL. Therefore, even if the output voltage of the loop filter 14 is stuck to zero, there is no problem as a system.
  • the deadlock detection circuit 22 and the control unit 24 may be omitted, and the initialization signal ST UP and the reset signal RST may be supplied from the outside.
  • the deadlock detection circuit 22 and the switch 30 may be omitted.
  • FIG. 3 shows the configuration of the PLL according to the second embodiment.
  • the PLL according to the present embodiment omits the current source 28 and the switch 30 shown in FIG. 1, and includes a switch 26 connected in series to the input terminal of the voltage-current conversion circuit 16 and a voltage source 32 having a low output impedance. It is configured.
  • the switch 26 opens and closes based on the initialization signal STUP. Specifically, when the initialization signal STUP is given, the switch 26 is turned on, and the voltage VO of the voltage source 32 is changed to the voltage. It is given to the current conversion circuit 16. Preferably, the voltage V0 is set near the lock voltage.
  • the output voltage of the loop filter 14 is set to the voltage V0 of the voltage source 32 at startup and at restart after detection of deadlock, so that the deadlock state at startup and restart It will never be.
  • the supply of the voltage V0 is stopped, so that the lock state is entered. Therefore, it is possible to stably start and restart the PLL without adversely affecting the output jitter and in particular without increasing the circuit scale.
  • FIG. 4 shows the configuration of the PLL according to the third embodiment.
  • the PLL according to the present embodiment has a configuration in which the switch 26 and the current source 28 shown in FIG. 1 are connected in series to the input end of the loop filter 14.
  • current 10 is applied to the loop filter 14 at the time of start-up and restart, and the loop filter 14 is charged. This prevents the PLL output from becoming high impedance without increasing the circuit scale, and makes it possible to start and restart the PLL stably.
  • the loop filter 14 If the loop filter 14 is charged for a long period of time, the output voltage of the loop filter 14 may increase too much, resulting in a deadlock state. Therefore, it is preferable to stop the output of the initialization signal STUP when the frequency of the output clock signal CK3 approaches the lock frequency.
  • FIG. 5 shows a configuration of the PLL according to the fourth embodiment.
  • the PLL according to this embodiment has a configuration in which the switch 26 and the current source 28 shown in FIG. 1 are omitted, and a clock generation circuit 34 and a selector 36 are provided.
  • the clock generation circuit 34 generates a dummy clock signal DCK having a phase difference with respect to the reference clock signal CK1.
  • the clock generation circuit 34 includes an inverter 341 that inverts the reference clock signal CK 1 and a frequency divider 342 that divides the output of the inverter 341 to generate a dummy clock signal DCK.
  • the selector 36 selects a clock signal to be compared with the reference clock signal CK1 in the phase comparator 10 from the feedback clock signal CK2 and the dummy clock signal DCK based on the initialization signal STUP. Specifically, the selector 36 selects the dummy clock signal DCK when the initialization signal STUP is at a high level, for example, while selecting the feedback clock signal CK2 when the initialization signal STUP is at a low level, for example.
  • the PLL since the dummy clock signal DCK is given to the phase comparator 10 at the time of starting and restarting the PLL, the PLL starts operation and enters the temporary lock state, and then switches to the normal input signal. As a result, the main lock state is entered. This makes it possible to start and restart the PLL stably without increasing the circuit scale.
  • the initialization signal ST UP is changed from, for example, the Hi level. It is preferable to change to Lo level.
  • FIG. 6 shows the configuration of the PLL according to the fifth embodiment.
  • the PLL according to this embodiment is obtained by changing the PLL shown in FIG. 1 into a ⁇ type PLL.
  • the ⁇ controller 38 operates based on the feedback clock signal CK2.
  • the output of the PLL becomes high impedance
  • the output of the frequency divider 20 also becomes high impedance
  • the ⁇ controller 38 may malfunction and become unable to recover. Therefore, during the period when the initialization signal STUP is output, the ⁇ controller 38 is reset to prevent malfunction, and the ⁇ controller 38 sends the frequency divider 20 to the original fractional division ratio. To give.
  • FIG. 7 is a timing chart of the PLL according to the present embodiment. Compared with the timing chart of FIG. 2, in the timing chart of FIG. 7, the frequency of the output clock signal CK3 fluctuates when transitioning from the temporary lock state to the main lock state. This is because the fractional part of the frequency division ratio given to the frequency divider 20 is different between the output period and the non-output period of the initialization signal STUP. The other PLL operations are the same as explained in the timing chart of Figure 2.
  • the PLL shown in FIGS. 3 to 6 and the PLL described later are also configured as ⁇ type PLLs. It goes without saying that you can do it.
  • FIG. 8 shows the configuration of the PLL according to the sixth embodiment.
  • the PLL according to the present embodiment includes a clamp circuit 40 connected to the output terminal of the loop filter 14.
  • the clamp circuit 40 limits the output voltage of the loop filter 14 both in the upper and lower directions, and specifically includes an emitter follower circuit or a source follower circuit.
  • FIG. 9 shows a specific circuit configuration of the clamp circuit 40.
  • the upper clamp circuit that determines the upper limit of the output voltage of the loop filter 14 includes a voltage source 401 and a PMOS transistor 402 that receives the voltage at the gate (see FIG. 9A).
  • the lower clamp circuit that determines the lower limit of the output voltage of the loop filter 14 includes a voltage source 401 and an NMOS transistor 403 that receives the voltage at the gate (see FIG. 9B).
  • FIG. 10 shows the output voltage vs. output frequency characteristics of the loop filter 14.
  • the voltage-current conversion circuit 16 has been described on the premise that the voltage-current conversion circuit 16 is configured by an NMOS transistor or an NPN transistor.
  • the voltage-current conversion circuit 16 is a PMOS transistor or a PNP transistor. It can be configured. In this case, only the reference voltage becomes the power supply voltage and the direction in which the transistor is turned on is reversed, and the effect of the present invention is not impaired at all.
  • the PLL according to the present invention can be stably started with a small circuit area, the PLL is useful for a mobile phone or the like that is required to be downsized.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

　ＰＬＬは、基準クロック信号と帰還クロック信号との位相差に基づいて生成された電流信号に基づいて出力クロック信号を生成する電流制御発振器（１８）と、電流源（２８）と、電流制御発振器（１８）の入力端及び上記電流源（２８）に直列に挿入され、上記初期化信号に基づいて開閉動作をする初期化スイッチ（２６）とを備えている。

Description

明 細 書
PU^回路
技術分野
[0001] 本発明は、 PLL (Phase-Locked-Loop)に関し、特に、ジッタの低減を図りつつ安定 して起動及び再起動が可能な PLL及びそのシークェンスの技術に関する。
背景技術
[0002] Serial ATAに代表されるインタフェース規格においては、 1.5GHzの高周波のクロッ ク信号が必要であり、通常、 25MHz程度の低周波の基準クロック信号から PLLの通 倍作用により高周波のクロック信号を生成する。例えば、 60通倍の PLLであれば、 25 MHzの基準クロック信号から 1.5GHz (=25MHz*60)のクロック信号を生成することがで きる。さらに、 Δ∑変調による分数分周回路技術を利用すれば、 16.934MHzあるいは 27MHzといった水晶発振器の出力周波数から 1.5GHzのクロック信号を生成すること も可能である。
[0003] 従来の一般的な PLLの場合、起動時にループフィルタの出力電圧がゼロ近傍であ るため、電圧電流変換回路を構成する NMOSトランジスタのゲート'ソース電圧が閾 値を超えずに電圧電流変換回路の出力電流はほぼゼロとなる。この結果、出力クロ ック信号の周波数は 0Hzとなり、 PLLの出力はハイインピーダンスとなる。外乱等が なければフィードバック作用により PLLは正常に起動するが、混入した高周波ノイズ が分周器によって分周され、その周波数が基準クロック信号よりも高い場合には、 PL Lは出力クロック信号の周波数を下げる方向に動作する。この結果、ループフィルタ の出力電圧はゼロのままとなり、 PLLが起動しないという不具合が生じる。
[0004] 上記の問題を解決するために、従来、キヤプチヤーレンジ及びジッタの異なる二つ の PLLを備え、起動時と通常時とで PLLを切り替えるとレ、つた手法が提案されてレ、る (例えば、特許文献 1参照）。また、 PLLをスタンバイモードからより早く通常動作モー ドに復帰させるためのものである力 PLLにスタートアップ回路を設けるといった手法 が提案されている (例えば、特許文献 2参照)。
特許文献 1 :特開平 10— 290161号公報 特許文献 2：米国特許第 6407600号明細書
発明の開示
発明が解決しょうとする課題
[0005] しかし、二つの PLLを備えることで回路規模が増大することは明らかである。そこで 、上記問題に鑑み、本発明は、回路規模を特に増大させることなぐ安定した起動及 び再起動が可能な PLLを実現することを課題とする。
課題を解決するための手段
[0006] 上記課題を解決するために本発明が講じた手段は、基準クロック信号と帰還クロッ ク信号との位相差に基づいて生成された電流信号に基づいて出力クロック信号を生 成する電流制御発振器を備えた PLL回路として、電流源と、上記電流制御発振器の 入力端及び上記電流源に直列に挿入され、初期化信号に基づいて開閉動作をする 初期化スィッチとを備えたものとする。
[0007] また、基準クロック信号と帰還クロック信号との位相差に基づいて生成された電圧信 号を電流信号に変換する電圧電流変換回路を備えた PLL回路として、電圧源と、上 記電圧電流変換回路の入力端及び上記電圧源に直列に挿入され、初期化信号に 基づいて開閉動作をする初期化スィッチと、当該 PLL回路力 Sデッドロック状態にある ことを検出するデッドロック検出回路と、当該 PLL回路の起動時及びデッドロック検出 回路よつて検出されたデッドロック状態が所定時間以上持続したときに初期化信号を 出力する制御部とを備えたものとする。
[0008] また、基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電 流を平滑化するループフィルタと、上記ループフィルタの出力電圧を電流に変換する 電圧電流変換回路とを備えた PLL回路として、電流源と、上記ループフィルタの入力 端及び上記電流源に直列に挿入され、初期化信号に基づいて開閉動作をする初期 化スィッチと、上記電圧電流変換回路の入力端とグランドノードとの間に設けられ、リ セット信号に基づいて開閉動作をするリセットスィッチとを備えたものとする。
[0009] また、基準クロック信号と帰還クロック信号との位相差を比較する位相比較器を備え た PLL回路として、上記基準クロック信号に対して位相差を有するダミークロック信号 を生成するクロック生成回路と、初期化信号に基づいて、上記帰還クロック信号及び ダミークロック信号のいずれか一方を選択的に上記位相比較器に入力するセレクタと を備えたものとする。
[0010] また、基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電 流を平滑化するループフィルタを備えた PLL回路として、上記ループフィルタの出力 電圧範囲を制限するクランプ回路を備えたものとする。
発明の効果
[0011] 本発明によると、 PLLの起動時及び再起動時に電流源から起動電流が与えられる 、又は、電圧源から起動電圧が与えられるため、 PLLの出力がハイインピーダンスと なることがない。これにより、起動時及び再起動時に外舌しノイズが入力されても安定し て動作する PLLが実現される。また、 PLLを二つ備えなくてよいため、回路規模が大 幅に増大することがない。
図面の簡単な説明
[0012] [図 1]図 1は、第 1の実施形態に係る PLLの構成図である。
[図 2]図 2は、図 1に示した PLLのタイミングチャートである。
[図 3]図 3は、第 2の実施形態に係る PLLの構成図である。
[図 4]図 4は、第 3の実施形態に係る PLLの構成図である。
[図 5]図 5は、第 4の実施形態に係る PLLの構成図である。
[図 6]図 6は、第 5の実施形態に係る PLLの構成図である。
[図 7]図 7は、図 6に示した PLLのタイミングチャートである。
[図 8]図 8は、第 6の実施形態に係る PLLの構成図である。
[図 9]図 9は、クランプ回路の回路構成図である。
[図 10]図 10は、図 8に示した PLLに係るループフィルタ出力電圧対出力周波数特性 のグラフである。
符号の説明
[0013] 10 位相比較器
14 ノレープフィルタ
16 電圧電流変換回路
18 電流制御発振器 20 分周器 (分数分周器)
22 デッドロック検出回路
24 制御部
26 スィッチ（初期化スイ
28 電流源
30 スィッチ（リセットスイツ
32 電圧源
34 クロック生成回路
36 セレクタ
38 Δ∑コントローラ
40 クランプ回路
341 インバータ
342 分周器
CK1 基準クロック信号
CK2 帚還クロック信号
CK3 出力クロック信号
STUP 初期化信号
RST リセット信号
発明を実施するための最良の形態
[0014] 以下、本発明を実施するための最良の形態について、図面を参照しながら説明す る。
[0015] (第 1の実施形態）
図 1は、第 1の実施形態に係る PLLの構成を示す。本実施形態に係る PLLは、位 相比較器（Phase-Detecter) 10、チャージポンプ（Charge-Pump) 12、ループフィルタ あるいはローパスフィルタ（Low-Pass-Filter) 14、電圧電流変換回路 16、電流制御 発振器（Current-Controlled-Oscillator) 18、及び分周器（Divider) 20とレヽつた一般 的な PLLの構成要素に加え、デッドロック検出回路 22、制御部 24、スィッチ 26 (初期 化スィッチ）、電流源 28、スィッチ 30 (リセットスィッチ）を備えている。 [0016] 位相比較器 10は、基準クロック信号 CK1と帰還クロック信号 CK2との位相差を検 出する。位相比較器 10は、フリップフロップ及びロジック素子等で構成可能である。
[0017] チャージポンプ 12は、位相比較器 10の出力位相差に応じて電流のプッシュプノレを 行う。
[0018] ループフィルタ 14は、チャージポンプ 12から出力された電流の充放電を行う。ルー プフィルタ 14は、抵抗及び容量等で構成可能であり、フィルタ次数も 2次又は 3次等 自由に設定可能である。
[0019] 電圧電流変換回路 16は、ループフィルタ 14から出力された電圧信号を電流信号 に変換する。電圧電流変換回路 16は、 MOSトランジスタやバイポーラトランジスタ等 で構成可能である。例えば、 NMOSトランジスタ又は NPNトランジスタで構成した場 合、ループフィルタ 14の出力電圧がトランジスタの閾値以下のとき、電流が出力され ない、いわゆる不感帯領域となる。
[0020] 電流制御発振器 18は、電圧電流変換回路 16から出力された電流信号に基づいて 出力クロック信号 CK3を生成する。電流制御発振器 18は、インバータリング等で構 成可能である。なお、上述の不感帯領域では電流信号が入力されずに、インバータ リングの出力はハイインピーダンスとなる。
[0021] 分周器 20は、出力クロック信号 CK3を分周して帰還クロック信号 CK2を生成し、位 相比較器 10にフィードバックする。このフィードバック作用により、出力クロック信号 C K3の周波数は、基準クロック信号 CK1に分周器 20の遁倍数を乗算した周波数とな り、ロックされる。
[0022] デッドロック検出回路 22は、出力クロック信号 CK3の周波数を計測して、 PLL力デ ッドロック状態にあることを検出する。
[0023] 制御部 24は、 PLLの起動時及び再起動時に初期化信号 STUPを出力する。また
、制御部 24は、デッドロック検出回路 22によって検出されたデッドロック状態が所定 時間以上持続したとき、リセット信号 RSTを出力する。
[0024] スィッチ 26は、電流制御発振器 18の入力端及び電流源 28に直列に接続されてお り、初期化信号 STUPに基づいて開閉動作をする。具体的には、初期化信号 STUP が与えられたときスィッチ 26はオンとなり、電流源 28の電流 10が電流制御発振器 18 に与えられる。
[0025] スィッチ 30は、ループフィルタ 14とグランドノードとの間に設けられ、リセット信号 RS Tに基づいて開閉動作をする。具体的には、リセット信号 RSTが与えられたときスイツ チ 30はオンとなり、ループフィルタ 14の出力電圧をグランドレベルに設定する。
[0026] 次に、本実施形態に係る PLLの動作について図 2のタイミングチャートを参照しな がら説明する。
[0027] PLLに電源が投入されると、制御部 24から初期化信号 STUPが出力され（図 2中" A")、スィッチ 26がオンとなり、電流制御発振器 18に電流 10が与えられる。電流制御 発振器 18は、与えられた電流 10に基づいて出力クロック信号 CK3を生成し、 PLLの フィードバック作用により出力クロック信号 CK3は所望の周波数に仮ロックされる。そ の後、初期化信号 STUPの出力が停止すると、スィッチ 26はオフとなり、 PLLは通常 の信号入力となる。これにより、ループフィルタ 14の出力電圧が補正され（図 2の例で は出力電圧上昇）、 PLLは本ロック状態へと移行する。
[0028] ここで、電流源 28は通常バンドギャップから生成されノイズ成分を含んでいるため、 電流 10を電流制御発振器 18に与えると、出力クロック信号 CK3のジッタ特性が悪化 してしまう。そこで、上述したように、 PLLの起動時 (及び再起動時）にのみ電流 10を 電流制御発振器 18に与えて PLLの出力がハイインピーダンスになることを防ぎ、 PL Lが仮ロック状態になった後に電流 10を遮断する。本ロック状態では PLLに電流 10が 入力されないため、電流 10に起因する出カジッタの増加は生じない。
[0029] PLLが本ロック状態にあるとき、外乱ノイズによりループフィルタ 14の電圧が大きく 上昇すると出力クロック信号 CK3の周波数が上力^過ぎてしまい、電流制御発振器 1 8及び分周器 20が正常に動作しなくなる。そして、ループフィルタ 14の出力電圧が口 ック電圧よりも十分に高いにもかかわらず、出力クロック信号 CK3の周波数がロック周 波数よりも低くなると、 PLLは、フィードバック作用によりループフィルタ 14をさらに充 電する方向に動作し、ループフィルタ 14の出力電圧が電源電圧に張り付ぐいわゆ るデッドロック状態となる。ー且デッドロック状態に陥ると PLUま復帚すること力できな くなる。
[0030] そこで、デッドロック検出回路 22によって検出されたデッドロック状態が所定時間以 上持続すると、制御部 24からリセット信号 RSTが出力され（図 2中" B")、スィッチ 30 がオンとなり、ループフィルタ 14の出力電圧がグランドレベルに設定される（ループフ ィルタのリセット）。これにより、デッドロック状態力 S回避される。
[0031] ループフィルタ 14をリセットしただけでは、外舌しノイズ等により PLLが動作しないこと があるため、リセット信号 RSTの出力後に再度初期化信号 STUPを出力することが 好ましい（図 2中" C")。これにより、再起動時に PLLの出力がハイインピーダンスにな ることを防ぎ、 PLLが安定的に再起動できるようになる。
[0032] また、 PLLの起動時にはループフィルタ 14の出力電圧はゼロとなっているため、起 動時に必ずしもループフィルタ 14をリセットする必要はない。し力し、起動時のデッド ロックを回避するためにも、 PLLの起動時に初期化信号 STUPよりも先にリセット信 号 RSTを出力することが好ましい（図 2中" D")。
[0033] 以上、本実施形態によると、特に回路規模を増大させることなぐ PLLの安定的な 起動及び再起動が可能となる。さらに、デッドロック状態に陥った場合も復帰すること ができる。
[0034] なお、外乱ノイズ等によりループフィルタ 14の出力電圧がゼロになったとしても、デ ッドロック検出回路 22は異常を検知して PLLを再起動する。したがって、ループフィ ルタ 14の出力電圧がゼロに張り付レヽたとしても、システムとして全く問題はなレ、。
[0035] また、デッドロック検出回路 22及び制御部 24を省略して、外部から初期化信号 ST UP及びリセット信号 RSTを与えるようにしてもよい。
[0036] また、 PLLの起動及び再起動の安定化のみを目的とするならば、デッドロック検出 回路 22及びスィッチ 30は特に省略しても力まわない。
[0037] (第 2の実施形態）
図 3は、第 2の実施形態に係る PLLの構成を示す。本実施形態に係る PLLは、図 1 に示した電流源 28及びスィッチ 30を省略し、電圧電流変換回路 16の入力端に直列 に接続されたスィッチ 26及び低出力インピーダンスの電圧源 32を備えた構成をして いる。
[0038] スィッチ 26は、初期化信号 STUPに基づいて開閉動作をする。具体的には、初期 化信号 STUPが与えられたときスィッチ 26はオンとなり、電圧源 32の電圧 VOが電圧 電流変換回路 16に与えられる。好ましくは、電圧 V0はロック電圧の近傍に設定して おく。
[0039] 本実施形態に係る PLLでは、起動時及びデッドロック検出後の再起動時にループ フィルタ 14の出力電圧が電圧源 32の電圧 V0に設定されるため、起動時及び再起 動時にデッドロック状態となることがない。また、 PLL力 S仮ロック状態となった後、電圧 V0の供給が停止することにより、本ロック状態に移行する。したがって、出カジッタに 悪影響を与えることなぐまた、特に回路規模を増大させることなぐ PLLの安定した 起動及び再起動が可能となる。
[0040] (第 3の実施形態）
図 4は、第 3の実施形態に係る PLLの構成を示す。本実施形態に係る PLLは、図 1 に示したスィッチ 26及び電流源 28を、ループフィルタ 14の入力端に直列に接続した 構成をしている。
[0041] 本実施形態に係る PLLでは、起動時及び再起動時にループフィルタ 14に電流 10 が与えられ、ループフィルタ 14が充電される。これにより、特に回路規模を増大させ ることなく、 PLLの出力がハイインピーダンスになることを防ぎ、 PLLが安定的に起動 及び再起動できるようになる。
[0042] なお、長期間ループフィルタ 14を充電するとループフィルタ 14の出力電圧が上がり 過ぎてデッドロック状態に陥る可能性がある。したがって、出力クロック信号 CK3の周 波数がロック周波数に近くなつたとき、初期化信号 STUPの出力を停止することが好 ましい。
[0043] (第 4の実施形態）
図 5は、第 4の実施形態に係る PLLの構成を示す。本実施形態に係る PLLは、図 1 に示したスィッチ 26及び電流源 28を省略し、クロック生成回路 34及びセレクタ 36を 備えた構成をしている。
[0044] クロック生成回路 34は、基準クロック信号 CK1に対して位相差を有するダミークロッ ク信号 DCKを生成する。具体的には、クロック生成回路 34は、基準クロック信号 CK 1を反転するインバータ 341、及びインバータ 341の出力を分周してダミークロック信 号 DCKを生成する分周器 342を備えてレ、る。 [0045] セレクタ 36は、初期化信号 STUPに基づいて、帰還クロック信号 CK2及びダミーク ロック信号 DCKから、位相比較器 10における基準クロック信号 CK1との比較対象と なるクロック信号を選択する。具体的には、セレクタ 36は、初期化信号 STUPが例え ば Hiレベルのときダミークロック信号 DCKを選択する一方、初期化信号 STUPが例 えば Loレベルのとき帰還クロック信号 CK2を選択する。
[0046] 以上、本実施形態によると、 PLLの起動時及び再起動時に位相比較器 10にダミー クロック信号 DCKが与えられるため PLLは動作を開始し仮ロック状態となり、その後 、通常入力信号に切り替わることによって本ロック状態に移行する。これにより、特に 回路規模を増大させることなぐ PLLが安定して起動及び再起動できるようになる。
[0047] なお、ループフィルタ 14の出力電圧がロック電圧近傍まで充電されたとき、すなわ ち、出力クロック信号 CK3の周波数がロック周波数に近くなつたとき、初期化信号 ST UPを例えば Hiレベルから Loレベルに変化させることが好ましい。
[0048] (第 5の実施形態）
図 6は、第 5の実施形態に係る PLLの構成を示す。本実施形態に係る PLLは、図 1 に示した PLLを Δ∑型 PLLにしたものである。
[0049] Δ∑コントローラ 38は、帰還クロック信号 CK2を基準として動作する。ここで、 PLL の出力がハイインピーダンスになると分周器 20 (分数分周器）の出力もまたハイイン ピーダンスとなり、 Δ∑コントローラ 38が誤動作をして復帰できなくなる可能性がある 。そこで、初期化信号 STUPが出力されている期間は Δ∑コントローラ 38をリセットし て誤動作を防止するとともに、 Δ∑コントローラ 38から分周器 20に、本来の分数分周 比に近レ、整数比を与えるようにする。
[0050] 図 7は、本実施形態に係る PLLのタイミングチャートである。図 2のタイミングチヤ一 トと比較すると、図 7のタイミングチャートでは、仮ロック状態から本ロック状態に遷移 するときに、出力クロック信号 CK3の周波数が変動している。これは、初期化信号 ST UPの出力期間と非出力期間とでは、分周器 20に与えられる分周比の少数部分が 異なるためである。これ以外の PLLの動作については、図 2のタイミングチャートで説 明したとおりである。
[0051] なお、図 3〜図 6に示した PLLさらに後述の PLLについても Δ∑型 PLLとして構成 することができることは言うまでもない。
[0052] (第 6の実施形態）
図 8は、第 6の実施形態に係る PLLの構成を示す。本実施形態に係る PLLは、ル ープフィルタ 14の出力端に接続されたクランプ回路 40を備えている。
[0053] クランプ回路 40は、ループフィルタ 14の出力電圧を上下ともに制限するものであり 、具体的には、ェミッタフォロワ回路又はソースフォロワ回路等で構成される。図 9は、 クランプ回路 40の具体的な回路構成を示す。ループフィルタ 14の出力電圧の上限 を決める上側クランプ回路は、電圧源 401及びその電圧をゲートに受ける PMOSトラ ンジスタ 402から構成される（図 9 (a)参照）。一方、ループフィルタ 14の出力電圧の 下限を決める下側クランプ回路は、電圧源 401及びその電圧をゲートに受ける NM OSトランジスタ 403から構成される（図 9 (b)参照）。
[0054] 図 10は、ループフィルタ 14の出力電圧対出力周波数特性を示す。 PLLにクランプ 回路 40を追加することによって、ループフィルタ 14の出力電圧の範囲が制限される 。これにより、ループフィルタ 14の出力電圧が不感帯領域又はデッドロック領域に陥 ることがない。したがって、 PLLの起動時及び再起動時において出力がハイインピー ダンスとなることがなぐまた、外乱によるデッドロックが起きないため、低ジッタかつ安 定した出力クロック信号の供給が可能となる。
[0055] なお、上記の各実施形態について、電圧電流変換回路 16は NMOSトランジスタ又 は NPNトランジスタで構成されていることを前提として説明したが、電圧電流変換回 路 16は PMOSトランジスタ又は PNPトランジスタで構成されていてもよレ、。この場合 、基準電圧が電源電圧になること及びトランジスタのオンする方向が逆になるだけで あり、本発明が奏する効果を何ら損なうものではない。
産業上の利用可能性
[0056] 本発明に係る PLLは、低回路面積で安定起動が可能であるため、小型化が求めら れる携帯電話機等に有用である。

Claims

請求の範囲
[1] 基準クロック信号と帰還クロック信号との位相差に基づいて生成された電流信号に基 づいて出力クロック信号を生成する電流制御発振器を備えた PLL回路であって、 電流源と、
前記電流制御発振器の入力端及び前記電流源に直列に挿入され、初期化信号に 基づいて開閉動作をする初期化スィッチとを備えた
ことを特 ί教とする PLL回路。
[2] 基準クロック信号と帰還クロック信号との位相差に基づいて生成された電圧信号を電 流信号に変換する電圧電流変換回路を備えた PLL回路であって、
電圧源と、
前記電圧電流変換回路の入力端及び前記電圧源に直列に挿入され、初期化信号 に基づいて開閉動作をする初期化スィッチと、
当該 PLL回路カデッドロック状態にあることを検出するデッドロック検出回路と、 当該 PLL回路の起動時及び前記デッドロック検出回路よつて検出されたデッドロッ ク状態が所定時間以上持続したときに前記初期化信号を出力する制御部とを備えた ことを特 ί敫とする PLL回路。
[3] 基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電流を平 滑化するループフィルタと、前記ループフィルタの出力電圧を電流に変換する電圧 電流変換回路とを備えた PLL回路であって、
電流源と、
前記ループフィルタの入力端及び前記電流源に直列に挿入され、初期化信号に 基づいて開閉動作をする初期化スィッチと、
前記電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号に 基づいて開閉動作をするリセットスィッチとを備えた
ことを特 ί教とする PLL回路。
[4] 請求項 3に記載の PLL回路において、
当該 PLL回路力 Sデッドロック状態にあることを検出するデッドロック検出回路と、 前記デッドロック検出回路よつて検出されたデッドロック状態が所定時間以上持続 したとき前記リセット信号を出力する制御部とを備えた
ことを特 ί敫とする PLL回路。
[5] 請求項 4に記載の PLL回路において、
前記制御部は、前記リセット信号の出力に続けて前記初期化信号を出力する ことを特 ί敫とする PLL回路。
[6] 基準クロック信号と帰還クロック信号との位相差を比較する位相比較器を備えた PLL 回路であって、
前記基準クロック信号に対して位相差を有するダミークロック信号を生成するクロッ ク生成回路と、
初期化信号に基づレ、て、前記帰還クロック信号及びダミークロック信号のレ、ずれか 一方を選択的に前記位相比較器に入力するセレクタとを備えた
ことを特 ί教とする PLL回路。
[7] 請求項 6に記載の PLL回路において、
前記クロック生成回路は、
前記基準クロックを反転するインバータと、
前記インバータの出力から前記ダミークロック信号を生成する分周器とを有する ことを特 ί教とする PLL回路。
[8] 請求項 1、 3及び 6のいずれか一つに記載の PLL回路において、
当該 PLL回路の起動時に前記初期化信号を出力する制御部を備えた ことを特 ί敫とする PLL回路。
[9] 請求項 1及び 6のいずれか一つに記載の PLL回路において、
前記基準クロック信号と前記帰還クロック信号との位相差に応じてプッシュプルされ る電流を平滑化するループフィルタと、
前記ループフィルタの出力電圧を電流に変換する電圧電流変換回路と、 前記電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号に 基づいて開閉動作をするリセットスィッチとを備えた
ことを特 ί敫とする PLL回路。
[10] 請求項 9に記載の PLL回路において、 当該 PLL回路カデッドロック状態にあることを検出するデッドロック検出回路と、 前記デッドロック検出回路よつて検出されたデッドロック状態が所定時間以上持続 したとき前記リセット信号を出力する制御部とを備えた
ことを特 ί敫とする PLL回路。
[11] 請求項 10に記載の PLL回路において、
前記制御部は、前記リセット信号の出力に続けて前記初期化信号を出力する ことを特 ί敫とする PLL回路。
[12] 請求項 1、 2、 3及び 6のいずれか一つに記載の PLL回路において、
前記出力クロック信号から前記帰還クロック信号を生成する分数分周器と、 前記分数分周器に分数分周比を与える Δ∑コントローラとを備えた
ことを特 ί教とする PLL回路。
[13] 請求項 12に記載の PLL回路において、
前記 Δ∑コントローラは、前記初期化信号に基づいて、所定の整数分周比を前記 分数分周器に与える
ことを特 ί教とする PLL回路。
[14] 基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電流を平 滑化するループフィルタを備えた PLL回路であって、
前記ループフィルタの出力電圧範囲を制限するクランプ回路を備えた ことを特 ί敫とする PLL回路。
[15] 請求項 14に記載の PLL回路において、
前記クランプ回路は、ェミッタフォロワ回路である
ことを特 ί敫とする PLL回路。
[16] 請求項 14に記載の PLL回路において、
前記クランプ回路は、ソースフォロワ回路である
ことを特 ί敫とする PLL回路。
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