JP2001016100A - Ｐｌｌ回路及びその帰還方法 - Google Patents
Ｐｌｌ回路及びその帰還方法Info
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Abstract
(57)【要約】
【課題】 ＰＬＬ出力の周波数範囲を広くとることがで
き、しかも工程のばらつきを含めた周波数範囲の制御の
設定を容易に行うことができ、さらにはＰＬＬ出力の帰
還を正常に保つことができるようにする。 【解決手段】 ＰＬＬ動作とは無関係な外部の論理回路
８からの帰還信号に対し、分周器７によって基準信号と
同じ周波数となるように１／Ｎ分周するとともに、遅延
回路１及び分周器７の出力の位相を位相比較器２によっ
て比較した後、比較結果に応じた制御電圧１２を発生
し、さらに電圧制御発振器５が制御電圧１２に基づいて
ＰＬＬ出力を行っているとき、論理回路８の出力遮断に
より、帰還信号が途切れて基準信号のみが入力された場
合には、スピード検出回路１３及びカウンター１４の動
作により、電圧制御発振器５からのＰＬＬ出力である出
力周波数が論理回路８の動作可能となる周波数を超えな
いように制御するようにする。
き、しかも工程のばらつきを含めた周波数範囲の制御の
設定を容易に行うことができ、さらにはＰＬＬ出力の帰
還を正常に保つことができるようにする。 【解決手段】 ＰＬＬ動作とは無関係な外部の論理回路
８からの帰還信号に対し、分周器７によって基準信号と
同じ周波数となるように１／Ｎ分周するとともに、遅延
回路１及び分周器７の出力の位相を位相比較器２によっ
て比較した後、比較結果に応じた制御電圧１２を発生
し、さらに電圧制御発振器５が制御電圧１２に基づいて
ＰＬＬ出力を行っているとき、論理回路８の出力遮断に
より、帰還信号が途切れて基準信号のみが入力された場
合には、スピード検出回路１３及びカウンター１４の動
作により、電圧制御発振器５からのＰＬＬ出力である出
力周波数が論理回路８の動作可能となる周波数を超えな
いように制御するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ出力の帰還
を正常に保つようにしたＰＬＬ回路及びその帰還方法に
関する。
を正常に保つようにしたＰＬＬ回路及びその帰還方法に
関する。
【０００２】
【従来の技術】従来の一般的なスキュー調整用のＰＬＬ
回路を、図４に示す。
回路を、図４に示す。
【０００３】図４のＰＬＬ回路は、遅延回路１、位相比
較器２、チャージポンプ回路３、フィルター回路４、電
圧制御発振器５、バッファ６及び分周器７を備えてい
る。電圧制御発振器５は、電圧−電流変換回路５ａ及び
電流制御発振器５ｂを備えている。
較器２、チャージポンプ回路３、フィルター回路４、電
圧制御発振器５、バッファ６及び分周器７を備えてい
る。電圧制御発振器５は、電圧−電流変換回路５ａ及び
電流制御発振器５ｂを備えている。
【０００４】これら遅延回路１、位相比較器２、チャー
ジポンプ回路３、フィルター回路４、電圧制御発振器
５、バッファ６及び分周器７は、ＰＬＬコア部を構成し
ている。また、ＰＬＬ回路は、基準信号入力端子９、帰
還信号入力端子１０、出力端子１１及びリセット端子１
５を備えている。なお、符号８は、帰還経路に挿入され
るＰＬＬ回路とは無関係な外部の論理回路である。
ジポンプ回路３、フィルター回路４、電圧制御発振器
５、バッファ６及び分周器７は、ＰＬＬコア部を構成し
ている。また、ＰＬＬ回路は、基準信号入力端子９、帰
還信号入力端子１０、出力端子１１及びリセット端子１
５を備えている。なお、符号８は、帰還経路に挿入され
るＰＬＬ回路とは無関係な外部の論理回路である。
【０００５】このような構成では、出力端子１１からの
ＰＬＬ出力である出力周波数は、論理回路８を経て、帰
還信号入力端子１０から逓倍率設定用の分周器７に取込
まれる。そして、分周器７により、基準信号と同じ周波
数となるように１／Ｎ分周される。
ＰＬＬ出力である出力周波数は、論理回路８を経て、帰
還信号入力端子１０から逓倍率設定用の分周器７に取込
まれる。そして、分周器７により、基準信号と同じ周波
数となるように１／Ｎ分周される。
【０００６】この分周器７の手前で、帰還信号と基準信
号との位相が合うように帰還がかかる。また、基準信号
入力端子９から入力された基準信号は、帰還信号の分周
器７によって生じた遅延を補償するための遅延回路１を
経て位相比較器２に入力される。
号との位相が合うように帰還がかかる。また、基準信号
入力端子９から入力された基準信号は、帰還信号の分周
器７によって生じた遅延を補償するための遅延回路１を
経て位相比較器２に入力される。
【０００７】このとき、論理回路８の内部動作にてリセ
ットがかかり、論理回路８の出力が途切れた場合、ＰＬ
Ｌ回路には基準信号のみが入力され続ける。このため、
ＰＬＬ回路は周波数を上げる方に制御を受ける。この場
合、従来のＰＬＬ回路では、発振周波数の上限を制御す
る手段を備えていないため、ＰＬＬ出力が論理回路８の
正常動作の周波数範囲を超えてしまう。
ットがかかり、論理回路８の出力が途切れた場合、ＰＬ
Ｌ回路には基準信号のみが入力され続ける。このため、
ＰＬＬ回路は周波数を上げる方に制御を受ける。この場
合、従来のＰＬＬ回路では、発振周波数の上限を制御す
る手段を備えていないため、ＰＬＬ出力が論理回路８の
正常動作の周波数範囲を超えてしまう。
【０００８】このように、ＰＬＬ出力が論理回路８の正
常動作の周波数範囲を超えてしまうと、正常な帰還がか
からないので、ＰＬＬ回路はリセット端子１５からリセ
ット信号が入力されるまで、ロックできない状態とな
る。
常動作の周波数範囲を超えてしまうと、正常な帰還がか
からないので、ＰＬＬ回路はリセット端子１５からリセ
ット信号が入力されるまで、ロックできない状態とな
る。
【０００９】このような不具合を解消するために、図５
に示すようなＰＬＬ回路が有る。
に示すようなＰＬＬ回路が有る。
【００１０】図５のＰＬＬ回路では、コンパレータ１６
を追加した構成となっている。そして、この追加された
コンパレータ１６の基準電圧１７により、論理回路８の
正常動作の周波数範囲となるように、制御電圧１２が設
定される。
を追加した構成となっている。そして、この追加された
コンパレータ１６の基準電圧１７により、論理回路８の
正常動作の周波数範囲となるように、制御電圧１２が設
定される。
【００１１】すなわち、制御電圧１２が基準電圧１７を
超えると、コンパレータ１６による帰還によって、制御
電圧１２が基準電圧１７以上に上昇しないように抑えら
れる。これにより、ＰＬＬ回路の誤動作が防止される。
超えると、コンパレータ１６による帰還によって、制御
電圧１２が基準電圧１７以上に上昇しないように抑えら
れる。これにより、ＰＬＬ回路の誤動作が防止される。
【００１２】
【発明が解決しようとする課題】ところが、図５に示し
た従来のＰＬＬ回路では、コンパレータ１６の基準電圧
１７によって制御電圧１２の上昇が抑えられるようにな
っているため、制御電圧１２の動作範囲が狭められてし
まう。このように、制御電圧１２の動作範囲が狭められ
ると、ＰＬＬ出力の周波数範囲を広くとれないという欠
点が有る。また、コンパレータ１６の製造工程のばらつ
き等により、ＰＬＬ出力の周波数範囲の制御の設定が難
しいといった欠点も有る。
た従来のＰＬＬ回路では、コンパレータ１６の基準電圧
１７によって制御電圧１２の上昇が抑えられるようにな
っているため、制御電圧１２の動作範囲が狭められてし
まう。このように、制御電圧１２の動作範囲が狭められ
ると、ＰＬＬ出力の周波数範囲を広くとれないという欠
点が有る。また、コンパレータ１６の製造工程のばらつ
き等により、ＰＬＬ出力の周波数範囲の制御の設定が難
しいといった欠点も有る。
【００１３】ちなみに、ＰＬＬ回路の動作を安定させる
ようにしたものとして、たとえば特開平４−４２６１７
号公報に示されるＰＬＬ回路が有る。これは、ＰＬＬ回
路の入力信号の無い状態から有る状態に変わるときに、
出力信号の発振周波数の乱れを抑えることで、位相がロ
ックするまでの時間を短くするようにしたものである。
ようにしたものとして、たとえば特開平４−４２６１７
号公報に示されるＰＬＬ回路が有る。これは、ＰＬＬ回
路の入力信号の無い状態から有る状態に変わるときに、
出力信号の発振周波数の乱れを抑えることで、位相がロ
ックするまでの時間を短くするようにしたものである。
【００１４】ところが、この先行技術では、ＰＬＬ回路
の帰還信号が、帰還途中に挿入されたＰＬＬ回路とは無
関係の論理回路の遮断により途切れた場合の手段が講じ
られていない。
の帰還信号が、帰還途中に挿入されたＰＬＬ回路とは無
関係の論理回路の遮断により途切れた場合の手段が講じ
られていない。
【００１５】本発明は、このような状況に鑑みてなされ
たものであり、ＰＬＬ出力の周波数範囲を広くとること
ができ、しかも工程のばらつきを含めた周波数範囲の制
御の設定を容易に行うことができ、さらにはＰＬＬ出力
の帰還を正常に保つことができるＰＬＬ回路及びその帰
還方法を提供することができるようにするものである。
たものであり、ＰＬＬ出力の周波数範囲を広くとること
ができ、しかも工程のばらつきを含めた周波数範囲の制
御の設定を容易に行うことができ、さらにはＰＬＬ出力
の帰還を正常に保つことができるＰＬＬ回路及びその帰
還方法を提供することができるようにするものである。
【００１６】
【課題を解決するための手段】請求項１に記載のＰＬＬ
回路は、帰還信号の帰還経路に挿入されるとともに、Ｐ
ＬＬ回路コア部とは無関係な外部の論理回路と、前記帰
還信号に対し、基準信号と同じ周波数となるように１／
Ｎ分周する分周器と、前記基準信号を取込み、前記分周
器によって生じた帰還信号の遅延を補償する遅延回路
と、前記遅延回路及び分周器の出力の位相を比較する位
相比較器と、前記位相比較器からの比較結果に応じた制
御電圧を発生する制御電圧発生手段と、前記制御電圧に
基づいてＰＬＬ出力を行う電圧制御発振器と、前記論理
回路の出力遮断により、前記帰還信号が途切れて前記基
準信号のみが入力されるとき、前記電圧制御発振器から
の前記ＰＬＬ出力である出力周波数が前記論理回路の動
作可能となる周波数を超えないように制御する出力周波
数制御手段とを備えることを特徴とする。また、前記出
力周波数制御手段は、前記電圧制御発振器の出力周波数
が、前記論理回路の正常動作周波数の限界を超える前に
所定の信号を出力するスピード検出回路と、前記スピー
ド検出回路からの所定の信号を受けると、前記基準信号
を一定波数カウントした後、前記制御電圧を抑制するた
めのカウンター出力を行うカウンターとを備えているよ
うにすることができる。また、前記スピード検出回路
は、第１のＮｃｈ型ＭＯＳトランジスタと第１のＰｃｈ
型ＭＯＳトランジスタとで構成されるとともに、前記電
圧制御発振器からの出力周波数を取込む第１のインバー
タ回路と、第２のＮｃｈ型ＭＯＳトランジスタと第２の
Ｐｃｈ型ＭＯＳトランジスタとで構成されるとともに、
前記所定の信号を出力する第２のインバータ回路とを備
え、前記第１のＮｃｈ型ＭＯＳトランジスタ及び第１の
Ｐｃｈ型ＭＯＳトランジスタのゲート長は、前記第１の
インバータ回路の論理の反転する電圧が電源電圧の半分
よりも高くなるよう設定されており、前記第２のＮｃｈ
型ＭＯＳトランジスタ及び第２のＰｃｈ型ＭＯＳトラン
ジスタのゲート長は、前記第２のインバータ回路の論理
の反転する電圧が電源電圧の半分よりも低くなるよう設
定されているようにすることができる。請求項４に記載
のＰＬＬ回路の帰還方法は、帰還信号の帰還経路に挿入
されるとともに、ＰＬＬ回路コア部とは無関係な外部の
論理回路からの出力信号に対し、基準信号と同じ周波数
となるように１／Ｎ分周する第１の工程と、前記基準信
号を取込み、前記分周によって生じた帰還信号の遅延を
補償する第２の工程と、前記遅延の補償された出力と前
記分周された出力の位相を比較する第３の工程と、前記
比較結果に応じた制御電圧を発生する第４の工程と、前
記制御電圧に基づいてＰＬＬ出力を行う第５の工程と、
前記論理回路の出力遮断により、前記帰還信号が途切れ
て前記基準信号のみが入力されるとき、前記ＰＬＬ出力
である出力周波数が前記論理回路の動作可能となる周波
数を超えないように制御する第６の工程とを備えること
を特徴とする。また、前記第６の工程には、前記出力周
波数が、前記論理回路の正常動作周波数の限界を超える
前に所定の信号を出力する第７の工程と、前記所定の信
号を受けると、前記基準信号を一定波数カウントした
後、前記制御電圧を抑制するためのカウンター出力を行
う第８の工程とが含まれるようにすることができる。ま
た、前記第７の工程には、第１のＮｃｈ型ＭＯＳトラン
ジスタと第１のＰｃｈ型ＭＯＳトランジスタとで構成さ
れる第１のインバータ回路によって前記出力周波数を取
込む第９の工程と、第２のＮｃｈ型ＭＯＳトランジスタ
と第２のＰｃｈ型ＭＯＳトランジスタとで構成される第
２のインバータ回路によって前記所定の信号を出力する
第１０の工程と、前記第１のＮｃｈ型ＭＯＳトランジス
タ及び第１のＰｃｈ型ＭＯＳトランジスタのゲート長
は、前記第１のインバータ回路の論理の反転する電圧が
電源電圧の半分よりも高くなるよう設定されており、前
記第２のＮｃｈ型ＭＯＳトランジスタ及び第２のＰｃｈ
型ＭＯＳトランジスタのゲート長は、前記第２のインバ
ータ回路の論理の反転する電圧が電源電圧の半分よりも
低くなるよう設定する第１１の工程とが含まれるように
することができる。本発明に係るＰＬＬ回路及びその帰
還方法においては、帰還信号の帰還経路に挿入されると
ともに、ＰＬＬ動作とは無関係な外部の論理回路からの
帰還信号に対し、分周器によって基準信号と同じ周波数
となるように１／Ｎ分周するとともに、基準信号を取込
み、分周器によって生じた帰還信号の遅延を遅延回路に
よって補償し、遅延回路及び分周器の出力の位相を位相
比較器によって比較した後、位相比較器からの比較結果
に応じた制御電圧を制御電圧発生手段が発生し、さらに
電圧制御発振器が制御電圧に基づいてＰＬＬ出力を行っ
ているとき、論理回路の出力遮断により、帰還信号が途
切れて基準信号のみが入力された場合には、出力周波数
制御手段により、電圧制御発振器からのＰＬＬ出力であ
る出力周波数が論理回路の動作可能となる周波数を超え
ないように制御するようにする。
回路は、帰還信号の帰還経路に挿入されるとともに、Ｐ
ＬＬ回路コア部とは無関係な外部の論理回路と、前記帰
還信号に対し、基準信号と同じ周波数となるように１／
Ｎ分周する分周器と、前記基準信号を取込み、前記分周
器によって生じた帰還信号の遅延を補償する遅延回路
と、前記遅延回路及び分周器の出力の位相を比較する位
相比較器と、前記位相比較器からの比較結果に応じた制
御電圧を発生する制御電圧発生手段と、前記制御電圧に
基づいてＰＬＬ出力を行う電圧制御発振器と、前記論理
回路の出力遮断により、前記帰還信号が途切れて前記基
準信号のみが入力されるとき、前記電圧制御発振器から
の前記ＰＬＬ出力である出力周波数が前記論理回路の動
作可能となる周波数を超えないように制御する出力周波
数制御手段とを備えることを特徴とする。また、前記出
力周波数制御手段は、前記電圧制御発振器の出力周波数
が、前記論理回路の正常動作周波数の限界を超える前に
所定の信号を出力するスピード検出回路と、前記スピー
ド検出回路からの所定の信号を受けると、前記基準信号
を一定波数カウントした後、前記制御電圧を抑制するた
めのカウンター出力を行うカウンターとを備えているよ
うにすることができる。また、前記スピード検出回路
は、第１のＮｃｈ型ＭＯＳトランジスタと第１のＰｃｈ
型ＭＯＳトランジスタとで構成されるとともに、前記電
圧制御発振器からの出力周波数を取込む第１のインバー
タ回路と、第２のＮｃｈ型ＭＯＳトランジスタと第２の
Ｐｃｈ型ＭＯＳトランジスタとで構成されるとともに、
前記所定の信号を出力する第２のインバータ回路とを備
え、前記第１のＮｃｈ型ＭＯＳトランジスタ及び第１の
Ｐｃｈ型ＭＯＳトランジスタのゲート長は、前記第１の
インバータ回路の論理の反転する電圧が電源電圧の半分
よりも高くなるよう設定されており、前記第２のＮｃｈ
型ＭＯＳトランジスタ及び第２のＰｃｈ型ＭＯＳトラン
ジスタのゲート長は、前記第２のインバータ回路の論理
の反転する電圧が電源電圧の半分よりも低くなるよう設
定されているようにすることができる。請求項４に記載
のＰＬＬ回路の帰還方法は、帰還信号の帰還経路に挿入
されるとともに、ＰＬＬ回路コア部とは無関係な外部の
論理回路からの出力信号に対し、基準信号と同じ周波数
となるように１／Ｎ分周する第１の工程と、前記基準信
号を取込み、前記分周によって生じた帰還信号の遅延を
補償する第２の工程と、前記遅延の補償された出力と前
記分周された出力の位相を比較する第３の工程と、前記
比較結果に応じた制御電圧を発生する第４の工程と、前
記制御電圧に基づいてＰＬＬ出力を行う第５の工程と、
前記論理回路の出力遮断により、前記帰還信号が途切れ
て前記基準信号のみが入力されるとき、前記ＰＬＬ出力
である出力周波数が前記論理回路の動作可能となる周波
数を超えないように制御する第６の工程とを備えること
を特徴とする。また、前記第６の工程には、前記出力周
波数が、前記論理回路の正常動作周波数の限界を超える
前に所定の信号を出力する第７の工程と、前記所定の信
号を受けると、前記基準信号を一定波数カウントした
後、前記制御電圧を抑制するためのカウンター出力を行
う第８の工程とが含まれるようにすることができる。ま
た、前記第７の工程には、第１のＮｃｈ型ＭＯＳトラン
ジスタと第１のＰｃｈ型ＭＯＳトランジスタとで構成さ
れる第１のインバータ回路によって前記出力周波数を取
込む第９の工程と、第２のＮｃｈ型ＭＯＳトランジスタ
と第２のＰｃｈ型ＭＯＳトランジスタとで構成される第
２のインバータ回路によって前記所定の信号を出力する
第１０の工程と、前記第１のＮｃｈ型ＭＯＳトランジス
タ及び第１のＰｃｈ型ＭＯＳトランジスタのゲート長
は、前記第１のインバータ回路の論理の反転する電圧が
電源電圧の半分よりも高くなるよう設定されており、前
記第２のＮｃｈ型ＭＯＳトランジスタ及び第２のＰｃｈ
型ＭＯＳトランジスタのゲート長は、前記第２のインバ
ータ回路の論理の反転する電圧が電源電圧の半分よりも
低くなるよう設定する第１１の工程とが含まれるように
することができる。本発明に係るＰＬＬ回路及びその帰
還方法においては、帰還信号の帰還経路に挿入されると
ともに、ＰＬＬ動作とは無関係な外部の論理回路からの
帰還信号に対し、分周器によって基準信号と同じ周波数
となるように１／Ｎ分周するとともに、基準信号を取込
み、分周器によって生じた帰還信号の遅延を遅延回路に
よって補償し、遅延回路及び分周器の出力の位相を位相
比較器によって比較した後、位相比較器からの比較結果
に応じた制御電圧を制御電圧発生手段が発生し、さらに
電圧制御発振器が制御電圧に基づいてＰＬＬ出力を行っ
ているとき、論理回路の出力遮断により、帰還信号が途
切れて基準信号のみが入力された場合には、出力周波数
制御手段により、電圧制御発振器からのＰＬＬ出力であ
る出力周波数が論理回路の動作可能となる周波数を超え
ないように制御するようにする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。なお、以下に説明する図において、図４及
び図５と共通する部分には、同一符号を付すものとす
る。
て説明する。なお、以下に説明する図において、図４及
び図５と共通する部分には、同一符号を付すものとす
る。
【００１８】図１は、本発明のＰＬＬ回路の一実施の形
態を示すブロック図、図２は、図１のスピード検出回路
の詳細を示す回路図、図３は、図１のＰＬＬ回路の動作
を説明するための図である。
態を示すブロック図、図２は、図１のスピード検出回路
の詳細を示す回路図、図３は、図１のＰＬＬ回路の動作
を説明するための図である。
【００１９】図１に示すＰＬＬ回路は、遅延回路１、位
相比較器２、チャージポンプ回路３、フィルター回路
４、電圧制御発振器５、バッファ６、分周器７、スピー
ド検出回路１３及びカウンター１４を備えている。電圧
制御発振器５は、電圧−電流変換回路５ａ及び電流制御
発振器５ｂを備えている。これら遅延回路１、位相比較
器２、チャージポンプ回路３、フィルター回路４、電圧
制御発振器５、バッファ６、分周器７、スピード検出回
路１３及びカウンター１４は、ＰＬＬコア部を構成して
いる。
相比較器２、チャージポンプ回路３、フィルター回路
４、電圧制御発振器５、バッファ６、分周器７、スピー
ド検出回路１３及びカウンター１４を備えている。電圧
制御発振器５は、電圧−電流変換回路５ａ及び電流制御
発振器５ｂを備えている。これら遅延回路１、位相比較
器２、チャージポンプ回路３、フィルター回路４、電圧
制御発振器５、バッファ６、分周器７、スピード検出回
路１３及びカウンター１４は、ＰＬＬコア部を構成して
いる。
【００２０】また、ＰＬＬ回路は、基準信号入力端子
９、帰還信号入力端子１０及び出力端子１１を備えてい
る。なお、符号８は、帰還経路に挿入されるＰＬＬ回路
とは無関係な外部の論理回路である。
９、帰還信号入力端子１０及び出力端子１１を備えてい
る。なお、符号８は、帰還経路に挿入されるＰＬＬ回路
とは無関係な外部の論理回路である。
【００２１】ここで、遅延回路１は、基準信号入力端子
９からの基準信号を取込み、分周器７によって生じた帰
還信号の遅延を補償する。位相比較器２は、遅延回路１
及び分周器７の出力の位相を比較する。制御電圧発生手
段として、まずチャージポンプ回路３は、位相比較器２
からの比較結果に応じた制御電流を発生する。次にフィ
ルター回路４は、制御電圧を発生する。
９からの基準信号を取込み、分周器７によって生じた帰
還信号の遅延を補償する。位相比較器２は、遅延回路１
及び分周器７の出力の位相を比較する。制御電圧発生手
段として、まずチャージポンプ回路３は、位相比較器２
からの比較結果に応じた制御電流を発生する。次にフィ
ルター回路４は、制御電圧を発生する。
【００２２】電圧制御発振器５は、出力端子１１からの
ＰＬＬ出力を行うものであり、電圧−電流変換回路５ａ
が制御電圧を電流に変換する。また、電流制御発振器５
ｂは、電圧−電流変換回路５ａによって変換された電流
に応じる周波数を発振する。
ＰＬＬ出力を行うものであり、電圧−電流変換回路５ａ
が制御電圧を電流に変換する。また、電流制御発振器５
ｂは、電圧−電流変換回路５ａによって変換された電流
に応じる周波数を発振する。
【００２３】分周器７は、帰還信号入力端子１０からの
信号に対し、基準信号と同じ周波数となるように１／Ｎ
分周する。スピード検出回路１３は、電圧制御発振器５
の出力周波数が、論理回路８の正常動作可能となる周波
数の限界を超える前に、所定の信号である“Ｌｏｗ”の
信号を出力する。
信号に対し、基準信号と同じ周波数となるように１／Ｎ
分周する。スピード検出回路１３は、電圧制御発振器５
の出力周波数が、論理回路８の正常動作可能となる周波
数の限界を超える前に、所定の信号である“Ｌｏｗ”の
信号を出力する。
【００２４】カウンター１４は、基準信号入力端子９か
らの基準信号をクロック入力とし、スピード検出回路１
３の出力をリセット入力としている。また、カウンター
１４の出力は制御電圧１２をコントロールする。ここ
で、スピード検出回路１３及びカウンター１４は、出力
周波数制御手段を構成している。
らの基準信号をクロック入力とし、スピード検出回路１
３の出力をリセット入力としている。また、カウンター
１４の出力は制御電圧１２をコントロールする。ここ
で、スピード検出回路１３及びカウンター１４は、出力
周波数制御手段を構成している。
【００２５】スピード検出回路１３の詳細を、図２に示
す。
す。
【００２６】スピード検出回路１３は、Ｎｃｈ型ＭＯＳ
トランジスタＭＮ１〜ＭＮ２と、Ｐｃｈ型ＭＯＳトラン
ジスタＭＰ１〜ＭＰ２とを備えている。
トランジスタＭＮ１〜ＭＮ２と、Ｐｃｈ型ＭＯＳトラン
ジスタＭＰ１〜ＭＰ２とを備えている。
【００２７】Ｎｃｈ型ＭＯＳトランジスタＭＮ１とＰｃ
ｈ型ＭＯＳトランジスタＭＰ１とで構成される第１のイ
ンバータ回路と、Ｎｃｈ型ＭＯＳトランジスタＭＮ２と
Ｐｃｈ型ＭＯＳトランジスタＭＰ２とで構成される第２
のインバータ回路とが接続されている。
ｈ型ＭＯＳトランジスタＭＰ１とで構成される第１のイ
ンバータ回路と、Ｎｃｈ型ＭＯＳトランジスタＭＮ２と
Ｐｃｈ型ＭＯＳトランジスタＭＰ２とで構成される第２
のインバータ回路とが接続されている。
【００２８】また、Ｎｃｈ型ＭＯＳトランジスタＭＮ１
とＰｃｈ型ＭＯＳトランジスタＭＰ１とのゲートに接続
される入力（２−Ａ）は、図１の出力端子１１に接続さ
れている。Ｎｃｈ型ＭＯＳトランジスタＭＮ２とＰｃｈ
型ＭＯＳトランジスタＭＰ２とのドレインに接続される
出力（２−Ｃ）は、図１のカウンター１４のリセット入
力へ接続されている。
とＰｃｈ型ＭＯＳトランジスタＭＰ１とのゲートに接続
される入力（２−Ａ）は、図１の出力端子１１に接続さ
れている。Ｎｃｈ型ＭＯＳトランジスタＭＮ２とＰｃｈ
型ＭＯＳトランジスタＭＰ２とのドレインに接続される
出力（２−Ｃ）は、図１のカウンター１４のリセット入
力へ接続されている。
【００２９】Ｎｃｈ型ＭＯＳトランジスタＭＮ２とＰｃ
ｈ型ＭＯＳトランジスタＭＰ２とのゲート（２−Ｂ）
と、Ｎｃｈ型ＭＯＳトランジスタＭＮ１とＰｃｈ型ＭＯ
ＳトランジスタＭＰ１とのドレイン（２−Ｂ）とが接続
されている。
ｈ型ＭＯＳトランジスタＭＰ２とのゲート（２−Ｂ）
と、Ｎｃｈ型ＭＯＳトランジスタＭＮ１とＰｃｈ型ＭＯ
ＳトランジスタＭＰ１とのドレイン（２−Ｂ）とが接続
されている。
【００３０】また、Ｎｃｈ型ＭＯＳトランジスタＭＮ１
及びＰｃｈ型ＭＯＳトランジスタＭＰ１のゲート長は、
第１のインバータ回路の論理の反転する電圧が電源電圧
の半分よりも高くなるよう設定されている。Ｎｃｈ型Ｍ
ＯＳトランジスタＭＮ２及び第２のＰｃｈ型ＭＯＳトラ
ンジスタＭＰ２のゲート長は、第２のインバータ回路の
論理の反転する電圧が電源電圧の半分よりも低くなるよ
う設定されている。
及びＰｃｈ型ＭＯＳトランジスタＭＰ１のゲート長は、
第１のインバータ回路の論理の反転する電圧が電源電圧
の半分よりも高くなるよう設定されている。Ｎｃｈ型Ｍ
ＯＳトランジスタＭＮ２及び第２のＰｃｈ型ＭＯＳトラ
ンジスタＭＰ２のゲート長は、第２のインバータ回路の
論理の反転する電圧が電源電圧の半分よりも低くなるよ
う設定されている。
【００３１】スピード検出回路１３は、入力（２−Ａ）
に論理回路８が正常に動作可能な周波数の限界手前まで
高くなった周波数の信号が入力されると、前段の第１の
インバータ回路を構成するＮｃｈ型ＭＯＳトランジスタ
ＭＮ１及びＰｃｈ型ＭＯＳトランジスタＭＰ１のゲート
長の設定から、Ｎｃｈ型ＭＯＳトランジスタＭＮ１のド
ライブ能力がＰｃｈ型ＭＯＳトランジスタＭＰ１のドラ
イブ能力より小さくなる。このため、（２−Ｂ）の電位
は“Ｌｏｗ”に下がりきれずに“Ｈｉ”出力となる。
に論理回路８が正常に動作可能な周波数の限界手前まで
高くなった周波数の信号が入力されると、前段の第１の
インバータ回路を構成するＮｃｈ型ＭＯＳトランジスタ
ＭＮ１及びＰｃｈ型ＭＯＳトランジスタＭＰ１のゲート
長の設定から、Ｎｃｈ型ＭＯＳトランジスタＭＮ１のド
ライブ能力がＰｃｈ型ＭＯＳトランジスタＭＰ１のドラ
イブ能力より小さくなる。このため、（２−Ｂ）の電位
は“Ｌｏｗ”に下がりきれずに“Ｈｉ”出力となる。
【００３２】そして、次段の第２のインバータ回路を構
成するＮｃｈ型ＭＯＳトランジスタＭＮ２及びＰｃｈ型
ＭＯＳトランジスタＭＰ２のゲート長の設定から、Ｐｃ
ｈ型ＭＯＳトランジスタＭＰ２のドライブ能力はＮｃｈ
型ＭＯＳトランジスタＭＮ２のドライブ能力より小さく
なる。このため、出力（２−Ｃ）の電位は“Ｈｉ”に上
がりきれなくなり、“Ｌｏｗ”出力となる。なお、イン
バータが２段の構成では、出力（２−Ｃ）の電位が“Ｌ
ｏｗ”に下がりきれない場合、４段又は６段等のよう
に、インバータの段数を偶数で増やす構成としてもよ
い。
成するＮｃｈ型ＭＯＳトランジスタＭＮ２及びＰｃｈ型
ＭＯＳトランジスタＭＰ２のゲート長の設定から、Ｐｃ
ｈ型ＭＯＳトランジスタＭＰ２のドライブ能力はＮｃｈ
型ＭＯＳトランジスタＭＮ２のドライブ能力より小さく
なる。このため、出力（２−Ｃ）の電位は“Ｈｉ”に上
がりきれなくなり、“Ｌｏｗ”出力となる。なお、イン
バータが２段の構成では、出力（２−Ｃ）の電位が“Ｌ
ｏｗ”に下がりきれない場合、４段又は６段等のよう
に、インバータの段数を偶数で増やす構成としてもよ
い。
【００３３】次に、このような構成のＰＬＬ回路の動作
について説明する。
について説明する。
【００３４】まず、図１の出力端子１１から出力された
出力周波数は、論理回路８を経て、帰還信号入力端子１
０から逓倍率設定用の分周器７に入力される。入力され
た出力周波数は、分周器７により、基準信号と同じ周波
数となるように１／Ｎ分周される。この分周器７の手前
で、帰還信号と基準信号の位相が合うように帰還がかか
る。
出力周波数は、論理回路８を経て、帰還信号入力端子１
０から逓倍率設定用の分周器７に入力される。入力され
た出力周波数は、分周器７により、基準信号と同じ周波
数となるように１／Ｎ分周される。この分周器７の手前
で、帰還信号と基準信号の位相が合うように帰還がかか
る。
【００３５】また、基準信号入力端子９から入力された
基準信号は、帰還信号が分周器７によって生じた遅延を
補償するための遅延回路１を経て位相比較器２に入力さ
れる。そして、論理回路８の内部動作でリセットがかか
り、論理回路８の出力が途切れた場合、ＰＬＬ回路には
基準信号のみが入力され続ける。
基準信号は、帰還信号が分周器７によって生じた遅延を
補償するための遅延回路１を経て位相比較器２に入力さ
れる。そして、論理回路８の内部動作でリセットがかか
り、論理回路８の出力が途切れた場合、ＰＬＬ回路には
基準信号のみが入力され続ける。
【００３６】このため、ＰＬＬ回路は周波数を上げる方
に制御を受ける。この場合、電圧制御発振器５の出力周
波数が、論理回路８の正常動作可能となる周波数の限界
を超える前に、スピード検出回路１３から“Ｌｏｗ”が
出力される。
に制御を受ける。この場合、電圧制御発振器５の出力周
波数が、論理回路８の正常動作可能となる周波数の限界
を超える前に、スピード検出回路１３から“Ｌｏｗ”が
出力される。
【００３７】このとき、カウンター１４は、スピード検
出回路１３からの“Ｌｏｗ”を受けることで、リセット
がかからない状態となる。このとき、カウンター１４
は、ＰＬＬ回路の基準信号を一定波数カウントすると、
“Ｈｉ”を出力する。これにより、制御電圧１２が引き
下げられるので、ＰＬＬ回路は最低の周波数で保持され
る。その結果、電圧制御発振器５からの出力周波数は、
論理回路８の正常動作可能となる周波数を超えることが
抑制される。
出回路１３からの“Ｌｏｗ”を受けることで、リセット
がかからない状態となる。このとき、カウンター１４
は、ＰＬＬ回路の基準信号を一定波数カウントすると、
“Ｈｉ”を出力する。これにより、制御電圧１２が引き
下げられるので、ＰＬＬ回路は最低の周波数で保持され
る。その結果、電圧制御発振器５からの出力周波数は、
論理回路８の正常動作可能となる周波数を超えることが
抑制される。
【００３８】ここで、スピード検出回路１３及びカウン
ター１４の動作を、図３を用いて説明する。図３（ａ）
は基準信号、図３（ｂ）〜（ｄ）はスピード検出回路１
３の各ポイントのパルス、図３（ｅ）はカウンター１４
の出力をそれぞれ示している。また、図３（ｂ）は、図
２の入力（２−Ａ）に入力されるパルスを示している。
図３（ｃ）は、図２の（２−Ｂ）のパルスを示してい
る。図３（ｄ）は、図２の出力（２−Ｃ）から出力され
るパルスを示している。
ター１４の動作を、図３を用いて説明する。図３（ａ）
は基準信号、図３（ｂ）〜（ｄ）はスピード検出回路１
３の各ポイントのパルス、図３（ｅ）はカウンター１４
の出力をそれぞれ示している。また、図３（ｂ）は、図
２の入力（２−Ａ）に入力されるパルスを示している。
図３（ｃ）は、図２の（２−Ｂ）のパルスを示してい
る。図３（ｄ）は、図２の出力（２−Ｃ）から出力され
るパルスを示している。
【００３９】さらに、図３（ｆ）は信号パターン左側、
図３（ｇ）は信号パターン右側をそれぞれ示している。
信号パターン左側（ｆ）は、ＰＬＬ回路の出力である電
圧制御発振器５の出力周波数が、論理回路８の正常動作
可能となる周波数範囲であることを示している。一方、
信号パターン右側（ｇ）は、電圧制御発振器５の出力周
波数が、論理回路８の正常動作可能な周波数の限界手前
まで高くなった場合を示している。
図３（ｇ）は信号パターン右側をそれぞれ示している。
信号パターン左側（ｆ）は、ＰＬＬ回路の出力である電
圧制御発振器５の出力周波数が、論理回路８の正常動作
可能となる周波数範囲であることを示している。一方、
信号パターン右側（ｇ）は、電圧制御発振器５の出力周
波数が、論理回路８の正常動作可能な周波数の限界手前
まで高くなった場合を示している。
【００４０】そして、信号パターン右側（ｇ）に示すよ
うに、論理回路８の内部動作でリセットがかかり論理回
路８の出力が途切れた場合、図３（ａ）に示す基準信号
のみが入力され続ける。このとき、ＰＬＬ回路は周波数
を上げる方に制御を受け、スピード検出回路１３の入力
（２−Ａ）には、図３（ｂ）に示すように電圧制御発振
器５から出力される図３（ｆ）での状態よりも高い周波
数の信号が入力される。そして、電圧制御発振器５の出
力周波数が、論理回路８の正常動作可能となる周波数の
限界を超える前に、図３（ｄ）に示すように、スピード
検出回路１３の出力（２−Ｃ）から“Ｌｏｗ”が出力さ
れる。
うに、論理回路８の内部動作でリセットがかかり論理回
路８の出力が途切れた場合、図３（ａ）に示す基準信号
のみが入力され続ける。このとき、ＰＬＬ回路は周波数
を上げる方に制御を受け、スピード検出回路１３の入力
（２−Ａ）には、図３（ｂ）に示すように電圧制御発振
器５から出力される図３（ｆ）での状態よりも高い周波
数の信号が入力される。そして、電圧制御発振器５の出
力周波数が、論理回路８の正常動作可能となる周波数の
限界を超える前に、図３（ｄ）に示すように、スピード
検出回路１３の出力（２−Ｃ）から“Ｌｏｗ”が出力さ
れる。
【００４１】このとき、カウンター１４は、スピード検
出回路１３からの“Ｌｏｗ”を受けることで、リセット
がかからない状態となり、ＰＬＬ回路の基準信号を一定
波数カウントすると、“Ｈｉ”を出力する。
出回路１３からの“Ｌｏｗ”を受けることで、リセット
がかからない状態となり、ＰＬＬ回路の基準信号を一定
波数カウントすると、“Ｈｉ”を出力する。
【００４２】これにより、制御電圧１２が引き下げられ
るので、ＰＬＬ回路は最低の周波数で保持される。その
結果、電圧制御発振器５からの出力周波数は、論理回路
８の正常動作可能となる周波数を超えることが抑制され
る。
るので、ＰＬＬ回路は最低の周波数で保持される。その
結果、電圧制御発振器５からの出力周波数は、論理回路
８の正常動作可能となる周波数を超えることが抑制され
る。
【００４３】このように、本実施の形態では、帰還信号
の帰還経路に挿入されるとともに、ＰＬＬ回路コア部と
は無関係な外部の論理回路８からの出力信号に対し、分
周器７によって基準信号と同じ周波数となるように１／
Ｎ分周するとともに、基準信号を取込み、分周器７によ
って生じた帰還信号の遅延を遅延回路１によって補償
し、遅延回路１及び分周器７の出力の位相を位相比較器
２によって比較した後、位相比較器２からの比較結果に
応じた制御電圧１２をチャージポンプ回路３及びフィル
タ回路４にて発生し、さらに電圧制御発振器５が制御電
圧１２に基づいてＰＬＬ出力を行っているとき、論理回
路８の出力遮断により、帰還信号が途切れて基準信号の
みが入力された場合には、スピード検出回路１３及びカ
ウンター１４の動作により、電圧制御発振器５からのＰ
ＬＬ出力である出力周波数が論理回路８の動作可能とな
る周波数を超えないように制御するようにした。
の帰還経路に挿入されるとともに、ＰＬＬ回路コア部と
は無関係な外部の論理回路８からの出力信号に対し、分
周器７によって基準信号と同じ周波数となるように１／
Ｎ分周するとともに、基準信号を取込み、分周器７によ
って生じた帰還信号の遅延を遅延回路１によって補償
し、遅延回路１及び分周器７の出力の位相を位相比較器
２によって比較した後、位相比較器２からの比較結果に
応じた制御電圧１２をチャージポンプ回路３及びフィル
タ回路４にて発生し、さらに電圧制御発振器５が制御電
圧１２に基づいてＰＬＬ出力を行っているとき、論理回
路８の出力遮断により、帰還信号が途切れて基準信号の
みが入力された場合には、スピード検出回路１３及びカ
ウンター１４の動作により、電圧制御発振器５からのＰ
ＬＬ出力である出力周波数が論理回路８の動作可能とな
る周波数を超えないように制御するようにした。
【００４４】よって、本実施の形態のＰＬＬ回路は、制
御電圧１２の稼動範囲を制限しないため、ＰＬＬ出力の
周波数範囲を広くとることができる。しかも、工程のば
らつきを含めた周波数範囲の制御の設定を容易に行うこ
とができ、さらにはＰＬＬ出力の帰還を正常に保つこと
ができる。
御電圧１２の稼動範囲を制限しないため、ＰＬＬ出力の
周波数範囲を広くとることができる。しかも、工程のば
らつきを含めた周波数範囲の制御の設定を容易に行うこ
とができ、さらにはＰＬＬ出力の帰還を正常に保つこと
ができる。
【００４５】
【発明の効果】以上の如く本発明に係るＰＬＬ回路及び
その帰還方法によれば、帰還信号の帰還経路に挿入され
るとともに、ＰＬＬ回路コア部とは無関係な外部の論理
回路からの出力信号に対し、分周器によって基準信号と
同じ周波数となるように１／Ｎ分周するとともに、基準
信号を取込み、分周器によって生じた帰還信号の遅延を
遅延回路によって補償し、遅延回路及び分周器の出力の
位相を位相比較器によって比較した後、位相比較器から
の比較結果に応じた制御電圧を制御電圧発生手段が発生
し、さらに電圧制御発振器が制御電圧に基づいてＰＬＬ
出力を行っているとき、論理回路の出力遮断により、帰
還信号が途切れて基準信号のみが入力された場合には、
出力周波数制御手段により、電圧制御発振器からのＰＬ
Ｌ出力である出力周波数が論理回路の動作可能となる周
波数を超えないように制御するようにしたので、ＰＬＬ
出力の周波数範囲を広くとることができ、しかも工程の
ばらつきを含めた周波数範囲の制御の設定を容易に行う
ことができ、さらにはＰＬＬ出力の帰還を正常に保つこ
とができる。
その帰還方法によれば、帰還信号の帰還経路に挿入され
るとともに、ＰＬＬ回路コア部とは無関係な外部の論理
回路からの出力信号に対し、分周器によって基準信号と
同じ周波数となるように１／Ｎ分周するとともに、基準
信号を取込み、分周器によって生じた帰還信号の遅延を
遅延回路によって補償し、遅延回路及び分周器の出力の
位相を位相比較器によって比較した後、位相比較器から
の比較結果に応じた制御電圧を制御電圧発生手段が発生
し、さらに電圧制御発振器が制御電圧に基づいてＰＬＬ
出力を行っているとき、論理回路の出力遮断により、帰
還信号が途切れて基準信号のみが入力された場合には、
出力周波数制御手段により、電圧制御発振器からのＰＬ
Ｌ出力である出力周波数が論理回路の動作可能となる周
波数を超えないように制御するようにしたので、ＰＬＬ
出力の周波数範囲を広くとることができ、しかも工程の
ばらつきを含めた周波数範囲の制御の設定を容易に行う
ことができ、さらにはＰＬＬ出力の帰還を正常に保つこ
とができる。
【図１】本発明のＰＬＬ回路の一実施の形態を示すブロ
ック図である。
ック図である。
【図２】図１のスピード検出回路の詳細を示す回路図で
ある。
ある。
【図３】図１のＰＬＬ回路の動作を説明するための図で
ある。
ある。
【図４】従来のＰＬＬ回路の一例を示すブロック図であ
る。
る。
【図５】従来のＰＬＬ回路の他の例を示すブロック図で
ある。
ある。
１ 遅延回路 ２ 位相比較器 ３ チャージポンプ回路 ４ フィルター回路 ５ 電圧制御発振器 ５ａ 電圧−電流変換回路 ５ｂ 電流制御発振器 ６ バッファ ７ 分周器 ８ 論理回路 ９ 基準信号入力端子 １０ 帰還信号入力端子 １１ 出力端子 １２ 制御電圧 １３ スピード検出回路 １４ カウンター ＭＮ１〜ＭＮ２ Ｎｃｈ型ＭＯＳトランジスタ ＭＰ１〜ＭＰ２ Ｐｃｈ型ＭＯＳトランジスタ
Claims (6)
- 【請求項１】 帰還信号の帰還経路に挿入されるととも
に、ＰＬＬ回路コア部とは無関係な外部の論理回路と、 前記帰還信号に対し、基準信号と同じ周波数となるよう
に１／Ｎ分周する分周器と、 前記基準信号を取込み、前記分周器によって生じた帰還
信号の遅延を補償する遅延回路と、 前記遅延回路及び分周器の出力の位相を比較する位相比
較器と、 前記位相比較器からの比較結果に応じた制御電圧を発生
する制御電圧発生手段と、 前記制御電圧に基づいてＰＬＬ出力を行う電圧制御発振
器と、 前記論理回路の出力遮断により、前記帰還信号が途切れ
て前記基準信号のみが入力されるとき、前記電圧制御発
振器からの前記ＰＬＬ出力である出力周波数が前記論理
回路の動作可能となる周波数を超えないように制御する
出力周波数制御手段とを備えることを特徴とするＰＬＬ
回路。 - 【請求項２】 前記出力周波数制御手段は、 前記電圧制御発振器の出力周波数が、前記論理回路の正
常動作周波数の限界を超える前に所定の信号を出力する
スピード検出回路と、 前記スピード検出回路からの所定の信号を受けると、前
記基準信号を一定波数カウントした後、前記制御電圧を
抑制するためのカウンター出力を行うカウンターとを備
えていることを特徴とするＰＬＬ回路。 - 【請求項３】 前記スピード検出回路は、 第１のＮｃｈ型ＭＯＳトランジスタと第１のＰｃｈ型Ｍ
ＯＳトランジスタとで構成されるとともに、前記電圧制
御発振器からの出力周波数を取込む第１のインバータ回
路と、 第２のＮｃｈ型ＭＯＳトランジスタと第２のＰｃｈ型Ｍ
ＯＳトランジスタとで構成されるとともに、前記所定の
信号を出力する第２のインバータ回路とを備え、 前記第１のＮｃｈ型ＭＯＳトランジスタ及び第１のＰｃ
ｈ型ＭＯＳトランジスタのゲート長は、前記第１のイン
バータ回路の論理の反転する電圧が電源電圧の半分より
も高くなるよう設定されており、 前記第２のＮｃｈ型ＭＯＳトランジスタ及び第２のＰｃ
ｈ型ＭＯＳトランジスタのゲート長は、前記第２のイン
バータ回路の論理の反転する電圧が電源電圧の半分より
も低くなるよう設定されていることを特徴とする請求項
２に記載のＰＬＬ回路。 - 【請求項４】 帰還信号の帰還経路に挿入されるととも
に、ＰＬＬ回路コア部とは無関係な外部の論理回路から
の出力信号に対し、基準信号と同じ周波数となるように
１／Ｎ分周する第１の工程と、 前記基準信号を取込み、前記分周によって生じた帰還信
号の遅延を補償する第２の工程と、 前記遅延の補償された出力と前記分周された出力の位相
を比較する第３の工程と、 前記比較結果に応じた制御電圧を発生する第４の工程
と、 前記制御電圧に基づいてＰＬＬ出力を行う第５の工程
と、 前記論理回路の出力遮断により、前記帰還信号が途切れ
て前記基準信号のみが入力されるとき、前記ＰＬＬ出力
である出力周波数が前記論理回路の動作可能となる周波
数を超えないように制御する第６の工程とを備えること
を特徴とするＰＬＬ回路の帰還方法。 - 【請求項５】 前記第６の工程には、 前記出力周波数が、前記論理回路の正常動作周波数の限
界を超える前に所定の信号を出力する第７の工程と、 前記所定の信号を受けると、前記基準信号を一定波数カ
ウントした後、前記制御電圧を抑制するためのカウンタ
ー出力を行う第８の工程とが含まれることを特徴とする
請求項４に記載のＰＬＬ回路の帰還方法。 - 【請求項６】 前記第７の工程には、 第１のＮｃｈ型ＭＯＳトランジスタと第１のＰｃｈ型Ｍ
ＯＳトランジスタとで構成される第１のインバータ回路
によって前記出力周波数を取込む第９の工程と、 第２のＮｃｈ型ＭＯＳトランジスタと第２のＰｃｈ型Ｍ
ＯＳトランジスタとで構成される第２のインバータ回路
によって前記所定の信号を出力する第１０の工程と、 前記第１のＮｃｈ型ＭＯＳトランジスタ及び第１のＰｃ
ｈ型ＭＯＳトランジスタのゲート長は、前記第１のイン
バータ回路の論理の反転する電圧が電源電圧の半分より
も高くなるよう設定されており、 前記第２のＮｃｈ型ＭＯＳトランジスタ及び第２のＰｃ
ｈ型ＭＯＳトランジスタのゲート長は、前記第２のイン
バータ回路の論理の反転する電圧が電源電圧の半分より
も低くなるよう設定する第１１の工程とが含まれること
を特徴とする請求項５に記載のＰＬＬ回路の帰還方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18120999A JP3323153B2 (ja) | 1999-06-28 | 1999-06-28 | Ｐｌｌ回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18120999A JP3323153B2 (ja) | 1999-06-28 | 1999-06-28 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001016100A true JP2001016100A (ja) | 2001-01-19 |
| JP3323153B2 JP3323153B2 (ja) | 2002-09-09 |
Family
ID=16096749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18120999A Expired - Fee Related JP3323153B2 (ja) | 1999-06-28 | 1999-06-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3323153B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029428A1 (ja) * | 2005-09-08 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | Ｐｌｌ回路 |
| US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
| CN110299912A (zh) * | 2018-03-21 | 2019-10-01 | 福州瑞芯微电子股份有限公司 | 自适应频率调节方法、电路以及电路系统 |
-
1999
- 1999-06-28 JP JP18120999A patent/JP3323153B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029428A1 (ja) * | 2005-09-08 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | Ｐｌｌ回路 |
| JPWO2007029428A1 (ja) * | 2005-09-08 | 2009-03-26 | パナソニック株式会社 | Ｐｌｌ回路 |
| US7746132B2 (en) | 2005-09-08 | 2010-06-29 | Panasonic Corporation | PLL circuit |
| JP4623678B2 (ja) * | 2005-09-08 | 2011-02-02 | パナソニック株式会社 | Ｐｌｌ回路 |
| US7898305B2 (en) | 2005-09-08 | 2011-03-01 | Panasonic Corporation | PLL circuit |
| US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
| CN110299912A (zh) * | 2018-03-21 | 2019-10-01 | 福州瑞芯微电子股份有限公司 | 自适应频率调节方法、电路以及电路系统 |
| CN110299912B (zh) * | 2018-03-21 | 2023-03-07 | 福州瑞芯微电子股份有限公司 | 自适应频率调节方法、电路以及电路系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3323153B2 (ja) | 2002-09-09 |
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