JP2001257567A - 電圧制御発振器およびｐｌｌ回路および半導体集積回路装置 - Google Patents

電圧制御発振器およびｐｌｌ回路および半導体集積回路装置

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JP2001257567A JP2000068606A JP2000068606A JP2001257567A JP 2001257567 A JP2001257567 A JP 2001257567A JP 2000068606 A JP2000068606 A JP 2000068606A JP 2000068606 A JP2000068606 A JP 2000068606A JP 2001257567 A JP2001257567 A JP 2001257567A
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frequency
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oscillator
voltage controlled
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Noboru Masuda
昇 益田
Hiroki Yamashita
寛樹 山下
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Abstract

(57)【要約】 【課題】 電源電圧が変動したときに発生するジッタの
小さいクロック信号を供給できるＰＬＬ回路および電圧
制御発振器を実現する。 【解決手段】 一端を第１の電源（Ｖｓｓ）に接続され
た第１のＭＯＳトランジスタと、上記第１のＭＯＳトラ
ンジスタの他端と第２の電源（Ｖｄｄ）の間に並列に接
続された発振器および第１の容量素子を備え、上記第１
のＭＯＳトランジスタのゲート電圧を制御することによ
って発振周波数を制御する電圧制御発振器において、上
記第１のＭＯＳトランジスタとは別に上記発振器の発振
周波数を制御する第２の手段（１１４および１２１）を
備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路チ
ップの内部で使用するクロック信号を発生させるための
ＰＬＬ（フェーズロックドループ）回路と、そのＰＬＬ
回路の構成要素の１つである電圧制御発振器に関し、特
に、電源電圧変動によって発生するジッタを低減するた
めの回路に関する。
【０００２】
【従来の技術】従来の電圧制御発振器の一例を図２に示
す。この回路は、１９９８年２月７日に開催されたＩＳ
ＳＣＣ（International Solid-State Circuit Confe
rence）の予稿集３９７ページに記載された回路であ
る。この回路は、参照符号ＶＣＣＯで示されたノードと
参照符号ＶＳＳＡで示された電源の間にある３段のイン
バータによって発振器が構成され、参照符号Ｍ２で示さ
れたＭＯＳトランジスタのゲート電圧を制御することに
より、上記発振器の発振周波数を制御するようになって
いる。またこの回路は、外部から加えられる電源ＶＤＤ
ＡとＶＳＳＡの間の電源電圧が変動しても、上記発振器
の発振周波数が直ちに変動しないように、参照符号Ｃで
示されたコンデンサを設けてＶＣＣＯのノードとＶＳＳ
Ａの電源の間の電圧の変動を遅らせている。これによ
り、電源電圧変動によって発生するジッタを低減してい
る。
【０００３】また、従来の電圧制御発振器の他の例を図
３に示す。この回路は、特開平１１−１５５４１の明細
書において当社が開示した回路であり、同明細書の図３
と図６を組み合わせた回路である。この回路は、参照符
号１５０で示したアナログの制御信号による粗調整と、
参照符号１５１で示したデジタルの制御信号による微調
整によって発振周波数を制御している。またこの回路
は、外部から加えられる電源ＶｄｄとＶｓｓの間の電源
電圧が変動しても、発振周波数が直ちに変化しないよう
に、参照符号１２０で示したコンデンサを設けて、参照
符号３５０のノードとＶｄｄの電源の間の電圧の変動を
遅らせている。これにより、電源電圧変動によって発生
するジッタを低減している。
【０００４】
【発明が解決しようとする課題】図２の回路では、上記
文献の３９６ページにも記載されているように、参照符
号Ｃで示されたコンデンサの容量値をあまり大きくする
と制御の安定性が保てなくなる。したがってこの容量値
を極力大きくしてジッタを極力低減するということは難
しい。
【０００５】図３の回路では、発振周波数を制御するた
めのＭＯＳトランジスタ３２１〜３２５および３３１〜
３３５と電源電圧変動に対する安定化のためのＭＯＳト
ランジスタ３４０が別々に設けられるため、電源Ｖｄｄ
とＶｓｓの間には直列に５個のＭＯＳトランジスタ（例
えば、３３１，３１１，３０１，３２１，３４０）が接
続される。したがって、その一つひとつにかけられる電
圧が低くなる。ところが、ＭＯＳトランジスタ３４０に
かける電圧が低くなると、このＭＯＳトランジスタが飽
和状態（ドレイン−ソース間電圧が変化しても電流が殆
ど変化しない状態）で動作する範囲が狭くなり、したが
って電源電圧変動を許容できる変動幅が小さくなる。電
源電圧変動の許容範囲を確保するためにＭＯＳトランジ
スタ３４０にかける電圧を高くすると、３５０のノード
とＶｄｄの電源の間の電圧（すなわち発振器にかける電
圧）が低くなり、上限発振周波数が低くなる。
【０００６】本発明が解決しようとする課題の１つは、
電圧制御発振器の発振出力において、電源電圧が変動し
たときに生じるジッタを低減することにある。
【０００７】本発明が解決しようとする課題の他の１つ
は、ＰＬＬ回路の発振出力において、電源電圧が変動し
たときに生じるジッタを低減することにある。
【０００８】本発明が解決しようとする課題の他の１つ
は、半導体集積回路装置のクロック信号において、電源
電圧が変動したときに生じるジッタを低減することにあ
る。
【０００９】
【課題を解決するための手段】本発明の課題の１つは、
一端を第１の電源に接続されたＭＯＳトランジスタと、
上記ＭＯＳトランジスタの他端と第２の電源の間に並列
に接続された発振器および容量素子を備え、上記ＭＯＳ
トランジスタのゲート電圧を制御することによって上記
発振器の発振周波数を制御するように構成された電圧制
御発振器において、上記ＭＯＳトランジスタとは別に上
記発振器の発振周波数を制御する第２の手段を備えるこ
とにより解決できる。
【００１０】また、本発明の課題の他の１つは、上記の
ような電圧制御発振器を用いてＰＬＬ回路を構成するこ
とにより解決できる。
【００１１】また、本発明の課題の他の１つは、上記の
ようなＰＬＬ回路を用いて半導体集積回路装置を構成す
ることにより解決できる。
【００１２】
【発明の実施の形態】本発明による電圧制御発振器の実
施例の一つを図１に示す。図１において、参照符号１０
０〜１０３はＮチャネル型のＭＯＳトランジスタ（以下
ＮＭＯＳと称する）、１１１〜１１５はＰチャネル型の
ＭＯＳトランジスタ（以下ＰＭＯＳと称する）、１２０
〜１２２は容量素子、１３１はバッファ回路、１３２は
レベルシフト回路を示す。また、参照符号Ｖｄｄは高電
位側の電源およびその端子、Ｖｓｓは低電位側の電源お
よびその端子、１５０はアナログの制御信号およびその
入力端子、１５１はデジタルの制御信号およびその入力
端子、１６０は発振出力およびその出力端子、１７０〜
１７４は内部信号およびそのノードを示す。
【００１３】なお、上記の容量素子１２０〜１２２は、
ＰＭＯＳまたはＮＭＯＳのソース電極およびドレイン電
極とゲート電極の間の容量を使って構成すれば、比較的
小さな面積で実現することができる。また、バッファ回
路１３１を構成するＮＭＯＳやＮＭＯＳ１０１〜１０３
のバックバイアス電圧としては、１７０のノードの電圧
をかける。
【００１４】この回路は、ＮＭＯＳ１０１〜１０３およ
びＰＭＯＳ１１１〜１１３の部分、すなわち参照符号１
３０で示した部分が発振器となる。この発振器は、ＮＭ
ＯＳ１０１およびＰＭＯＳ１１１，ＮＭＯＳ１０２およ
びＰＭＯＳ１１２，ＮＭＯＳ１０３およびＰＭＯＳ１１
３がそれぞれインバータを構成し、この３個のインバー
タの出力と入力を順次接続した、いわゆるリングオシレ
ータと呼ばれる構成である。
【００１５】この発振器の発振周波数は、アナログの制
御信号１５０による粗調整と、デジタルの制御信号１５
１による微調整によって制御する。
【００１６】アナログの制御信号１５０による粗調整
は、ＮＭＯＳ１００に流れる電流を制御することによっ
て行なう。例えば制御信号１５０の電圧を高くすると、
ＮＭＯＳ１００に流れる電流が増加し、１７０のノード
の電圧が下がり、電源Ｖｄｄと１７０のノードの間の電
圧、すなわち発振器１３０にかかる電圧が高くなる。す
ると、この発振器の発振周波数は高くなる。制御信号１
５０の電圧を低くすると、上記の逆の作用で、この発振
器の発振周波数は低くなる。
【００１７】なお、ＮＭＯＳ１００は発振器１３０に流
れる電流とバッファ回路１３１に流れる電流の両方を流
すため、大きな電流を流せるようにする必要がある。ま
た、後述のようにＮＭＯＳ１００は飽和状態（ドレイン
電極とソース電極の間の電圧の変化に対して、ＭＯＳを
流れる電流が殆ど変化しない状態）にするのが望まし
い。そこで、ＮＭＯＳ１００は多数のＮＭＯＳを並列に
接続して、そのゲート幅の総和がＮＭＯＳ１０１〜１０
３等のゲート幅よりはるかに大きく（例えば１００倍以
上に）なるように構成する。
【００１８】デジタルの制御信号１５１による微調整
は、発振器の内部信号である１７１のノードに付加され
る負荷の重さを制御することによって行なう。ＰＭＯＳ
１１５は常に導通するため、１７１と１７４のノードは
常に接続されている。したがって、制御信号１５１が例
えばローレベルの場合、ＰＭＯＳ１１４は導通するた
め、容量素子１２１が１７４や１７１のノードに接続さ
れる。
【００１９】すると、１７１のノードに付加される負荷
は容量素子１２１の分だけ重くなる。制御信号１５１が
ハイレベルの場合、ＰＭＯＳ１１４が遮断し、１７１の
ノードに付加される負荷は容量素子１２１の分だけ軽く
なる。したがって、制御信号１５１がローレベルのとき
には発振周波数が低く、ハイレベルのときには高くな
る。
【００２０】この制御信号１５１による発振周波数の変
化量は、容量素子１２１の容量値によって変えられる。
なおＰＭＯＳ１１５は無くても同じように動作するが、
この実施例では、制御信号１５１が変化したときに１７
４のノードに誘起されるカップリングノイズが１７１の
ノードに与える影響を低減するために上記ＰＭＯＳ１１
５を設けてある。
【００２１】つぎに、ＶｄｄとＶｓｓの間の電源電圧が
変化したときの動作を説明する。ただし、容量素子１２
０の容量値は充分大きいとする。また、ＮＭＯＳ１００
のゲート幅（複数のＮＭＯＳで構成した場合にはそのゲ
ート幅の総和）は充分に大きく、飽和状態にあるとす
る。
【００２２】電源電圧が変化した直後には、容量素子１
２０の容量値が大きいため発振器１３０にかかる電圧は
殆ど変化しない。したがって、ＮＭＯＳ１００にかかる
電圧が電源電圧の変化幅とほぼ同じだけ変化するが、そ
の変化した後の電圧もＮＭＯＳ１００が飽和状態となる
範囲であれば、ＮＭＯＳ１００に流れる電流は電源電圧
の変化の前後で殆ど変わらない。そして、そのわずかな
電流変化分の殆どは容量素子１２０の充放電によって補
われ、発振器１３０に流れる電流やバッファ回路１３１
に流れる電流の変化はさらに小さい。したがって、電源
電圧が急に変化しても、ＮＭＯＳ１００が飽和状態とな
る範囲であれば、その直後の発振周波数は殆ど変化しな
い。
【００２３】つぎに、電源電圧が変化してから少し時間
が経過した後の動作を説明する。ＮＭＯＳ１００が飽和
状態であっても、ＮＭＯＳ１００にかかる電圧が変化す
れば、ＮＭＯＳ１００に流れる電流が若干は変化する。
そしてその変化分の殆どは容量素子１２０の充放電によ
って補われるが、そのときに容量素子１２０にかかる電
圧が若干変化する。容量素子１２０にかかる電圧はすな
わち発振器１３０にかかる電圧であり、その変化によっ
て発振周波数が若干変化する。
【００２４】ところが、この電圧制御発振器をＰＬＬ回
路等に使った場合、その発振周波数の変化は大きくなら
ないうちに検出される。すると、その結果を直ちに制御
信号１５１に反映して、発振周波数を補正することがで
きる。
【００２５】定常状態にあるときには、制御信号１５１
がハイレベルの状態とローレベルの状態をほぼ同じ頻度
で繰り返すことにより発振周波数の平均値を所定の周波
数に保つが、電源電圧が変化してから少し経過した後
は、制御信号１５１がハイレベルの状態とローレベルの
状態の頻度を変えることにより、発振周波数の平均値が
所定の周波数となるように制御することができる。
【００２６】そして、電源電圧が変化してからさらに時
間が経過すると、制御信号１５１のハイレベルとローレ
ベルの頻度の差を基に、制御信号１５０の電圧を少しず
つ変化させていくことができる。そして、制御信号１５
０が変化して、ＮＭＯＳ１００に流れる電流が電源電圧
の変化する直前の電流値に等しくなるような電圧になっ
たとき、容量素子１２０の充放電による補充は無くな
る。以後、制御信号１５０の変化が若干行きすぎて戻る
ような振動を繰り返しながら、最終的には発振器１３０
や容量素子１２０にかかる電圧は最初の電圧に戻る。
【００２７】なお、容量素子１２２は、制御信号１５０
の電圧をわずかずつ変化させるためと、クロストークノ
イズ等により制御信号１５０の電圧が急激に変化するの
を抑えるために設けてある。
【００２８】ここで、容量素子１２０の容量値が充分に
大きくなるように設計しておけば、発振器１３０にかか
る電圧の変化を充分に遅くすることができる。したがっ
て、上記の一連の動作において、発振周波数が所定の周
波数からずれる最大のずれ幅は、制御信号１５１による
微調整の幅以下にできる。また、これら一連の動作の途
中で再び電源電圧が変化した場合には、その時点から新
たに上記の動作が起こる。
【００２９】図２の従来例では、本発明の制御信号１５
１による制御に相当する機構（すなわち、容量素子１２
０の容量値によらず高速に制御できる機構）が設けられ
ていない。このため、発振周波数の変化が検出された場
合には、本発明の制御信号１５０による制御に相当する
機構（すなわち、容量素子１２０の容量値が大きくなる
と制御の応答が遅くなる機構）によって補正しなければ
ならなかった。したがって、制御の安定性を保つため、
容量素子１２０に相当する容量素子の容量値を大きくで
きなかった。
【００３０】本発明では、容量素子１２０の容量値によ
らず高速に制御できる機構を設けたため、容量素子１２
０の容量値を充分に大きくできる。したがって、同じ電
源電圧変動が生じた場合、発振器にかかる電圧の変動
は、図２の従来例より本発明のほうが小さくでき、それ
によるジッタを小さくできる。
【００３１】また、図３の従来例では、電源電圧変動対
策に使うＮＭＯＳ３４０と発振周波数の粗調整に使うＮ
ＭＯＳ３２１等が電源間に直列に入っていたため、ＮＭ
ＯＳ３４０にかけられる電圧が小さく、ＮＭＯＳ３４０
が飽和状態で動作する範囲が狭かった。したがって、ジ
ッタ低減の効果が得られる電源電圧変動の許容範囲が狭
かった。本発明では、電源電圧変動対策に使うＭＯＳと
発振周波数の粗調整に使うＭＯＳを共通の１個のＮＭＯ
Ｓ１００のみとしたため、ＮＭＯＳ１００にかけられる
電圧を図３の従来例より大きくできる。したがって、Ｎ
ＭＯＳ１００が飽和状態で動作する範囲は図３の従来例
より広く、ジッタ低減の効果が得られる電源電圧変動の
許容範囲も広い。
【００３２】すなわち、本発明によれば、図２の従来例
と図３の従来例がそれぞれ持つジッタ低減効果を合わせ
た以上のジッタ低減効果を引き出すことができる。
【００３３】図４には、図１の実施例の構成要素である
バッファ回路１３１およびレベルシフト回路１３２の具
体的な構成の一実施例を示す。この図において、参照符
号４０１〜４０５および４２０〜４２３はＮＭＯＳ、４
１１〜４１５および４３１〜４３３はＰＭＯＳ、４４０
は容量素子、４４１および４４２は抵抗素子を示す。ま
た、参照符号４５０および４５１はバッファ回路１３１
とレベルシフト回路１３２の間の信号およびそのノー
ド、４５２は内部信号およびそのノードを示す。
【００３４】バッファ回路１３１は、発振器１３０に大
きな負荷がかからないように、発振器１３０からの信号
１７３を取り出す回路である。また、この実施例のバッ
ファ回路１３１は、４５０および４５１の差動信号を出
力するように構成してある。具体的には、ＮＭＯＳ４０
１〜４０５およびＰＭＯＳ４１１〜４１５による複数の
インバータによって構成し、信号１７３が偶数段のイン
バータを経由して信号４５０に出力され、奇数段のイン
バータを経由して信号４５１に出力されるように構成し
てある。また、各段のインバータを構成するＭＯＳを適
当な大きさに設計することにより、差動信号４５０およ
び４５１を位相差が概ね１８０度の差動信号（すなわ
ち、一方の立ち上がりの時刻と他方の立下りの時刻がほ
ぼ一致する差動信号）にする。
【００３５】レベルシフト回路１３２は、電源Ｖｄｄの
電圧と内部ノード１７０の電圧の間で振れる差動信号４
５０および４５１を、電源Ｖｄｄの電圧と電源Ｖｓｓの
電圧の間のフル振幅で振れる信号１６０に変換する回路
である。この回路は、ＮＭＯＳ４２０〜４２２およびＰ
ＭＯＳ４３１および４３２によるカレントスイッチ回路
とＮＭＯＳ４２３およびＰＭＯＳ４３３によるインバー
タで構成してある。カレントスイッチ回路によって内部
信号４５２の信号振幅を拡げると共にその中心電圧をＶ
ｄｄの電圧とＶｓｓの電圧の中間付近に近付け、インバ
ータでほぼフル振幅に拡げるように動作する。容量素子
４４０は、電源電圧が変動したときにＮＭＯＳ４２０の
ゲート−ソース間電圧が急激に変化しないようにするた
めに設けてある。抵抗素子４４１および４４２は、ＮＭ
ＯＳ４２０のゲート電極に加えるバイアス電圧を発生す
るための抵抗分圧回路である。
【００３６】図５には、レベルシフト回路１３２の図４
以外の実施例の１つを示す。この図において、参照符号
５０１および５０２はＮＭＯＳ、５１１はＰＭＯＳ、５
４０は容量素子を示す。また、参照符号５６０は出力信
号の１つを示す。この出力信号５６０は、出力信号１６
０と共に差動の信号を構成する。
【００３７】このようなレベルシフト回路１３２を使え
ば、図１の実施例の電圧制御発振器の出力を差動信号で
取り出すこともできる。また、ＮＭＯＳ４２０のゲート
電極にかけるバイアス電圧は、図４のように抵抗分圧回
路を使って発生させることもできるし、図５のようにＮ
ＭＯＳ５０１および５０２およびＰＭＯＳ５１１で分圧
する回路を使って発生させることもできる。ＭＯＳで分
圧する回路を使えば、ＮＭＯＳ５０１および５０２およ
びＰＭＯＳ５１１のゲート幅の比をＮＭＯＳ４２０のゲ
ート幅の半分およびＮＭＯＳ４２１およびＰＭＯＳ４３
１のゲート幅の比と一致するように設計することによ
り、出力信号１６０および５６０が電源ＶｄｄとＶｓｓ
の電圧の中間付近で振れるようにすることが容易であ
る。
【００３８】また、容量素子５４０は、容量素子４４０
と同様に電源電圧が変動したときにＰＭＯＳ４３１や４
３２のゲート−ソース間電圧が急激に変化しないように
するために設けてある。
【００３９】図６には、本発明の電圧制御発振器の図１
以外の実施例の１つを示す。この図は、図１の実施例に
ＮＭＯＳ６０４および６０５とＰＭＯＳ６１４および６
１５を付加し、発振器１３０の部分を５段のインバータ
によるリングオシレータで構成した例である。このよう
に、リングオシレータのインバータの段数は奇数であれ
ば原理的には何段であってもかまわない。
【００４０】インバータの段数を増やすと発振の上限周
波数が下がるが、バッファ回路１３１を構成するインバ
ータ１段当たりの遅延時間に対する発振周期の比が大き
くなるので、バッファ回路１３１の出力を位相差が概ね
１８０度の差動信号にすることが容易になる。
【００４１】図７には、本発明の電圧制御発振器のさら
に他の実施例の１つを示す。この図は、図１の実施例に
おいて、制御信号１５１により発振周波数を制御する部
分に変更を加えた回路である。具体的には、ＰＭＯＳ７
１４および７１５を加え、これらのＰＭＯＳに流れる電
流がＰＭＯＳ１１１に流れる電流に加勢できるような構
成になっている。この加勢する電流を流すか否かは制御
信号７５１により制御できるようになっているが、制御
信号７５１は制御信号１５１のときと極性が逆である。
すなわち、制御信号７５１がローレベルのときには上記
の電流を流して発振周波数が高くなり、ハイレベルのと
きには発振周波数が低くなる。
【００４２】図８には、本発明の電圧制御発振器を使っ
て構成したＰＬＬ回路の実施例の１つを示す。図８にお
いて、参照符号８００は位相比較器、８０１は周波数比
較器、８０２は分周器、８０３はデジタル制御回路、８
０４はチャージポンプ、８０５は本発明の電圧制御発振
器、８０６はクロック分配回路を示す。また、参照符号
８７０はこのＰＬＬ回路の出力であるクロック信号およ
びその出力端子、８５０はクロック信号の位相基準とな
るリファレンス信号およびその入力端子、８５１〜８５
４および８６０〜８６４は内部信号およびそのノードを
示す。
【００４３】電圧制御発振器８０５の発振出力１６０
が、クロック分配回路８０６を介して多数の分配先にク
ロック信号８７０として分配される。そのうちの１つが
分周器８０２に入力され、信号８６０として出力され
る。そして、信号８６０とリファレンス信号８５０の位
相と周波数が、位相比較器８００と周波数比較器８０１
によって比較され、その結果が１５１および８５２およ
び８６２の信号として出力される。ただし、位相比較器
８００に入力する信号の位相が回路の負荷ばらつき等の
影響を受けないようにするため、位相比較器８００には
８６０の信号とリファレンス信号８５０を直接入力し、
周波数比較器８０１にはバッファを通した信号８６１お
よび８５１を入力する。また、信号８６１より信号８５
１のほうが周波数が高いときには信号８５２がハイレベ
ルになり、信号８５１より信号８６１のほうが周波数が
高いときには信号８６２がハイレベルになるように周波
数比較器８０１を構成しておく。
【００４４】これらの比較結果は、デジタル制御回路８
０３に入力される。デジタル制御回路８０３は、バッフ
ァを通したリファレンス信号８５１に同期して動くデジ
タル回路であり、上記の比較結果を基にチャージポンプ
８０４を駆動する信号８５３および８５４および８６３
および８６４を生成する。チャージポンプ８０４は、こ
れらの信号に駆動されて、１５０の端子に電荷を送り込
んだり１５０の端子から電荷を引き出したりする回路で
ある。
【００４５】その結果、電圧制御発振器８０５の入力端
子１５０に接続された容量素子１２２（図１参照）に蓄
積された電荷量が変化し、制御信号１５０の電圧が変化
する。この制御信号１５０と、位相比較器８００から直
接供給される制御信号１５１により、電圧制御発振器８
０５の発振周波数が制御される。その結果がまた分周器
８０２を介して信号８６０にフィードバックされ、最終
的には信号８６０とリファレンス信号８５０の周波数と
位相が一致する。
【００４６】図９には、図８の実施例の構成要素である
デジタル制御回路８０３の具体的な構成の実施例の１つ
を示す。この図において、参照符号９００〜９０２はエ
ッジトリガ型のフリップフロップ、９０３はセットリセ
ット型のフリップフロップ、９０４は２ビットカウン
タ、９０５はＯＲ回路、９０６および９１０および９１
１はＡＮＤ回路、９０７は複数かつ奇数のインバータ、
９０８はＮＯＲ回路、９０９はインバータを示す。ま
た、参照符号９５０〜９５２は内部信号およびそのノー
ドを示す。このうち、２ビットカウンタ９０４は、バッ
ファを通したリファレンス信号８５１にパルスが加わる
ごとにカウントが進み、信号９５０がハイレベルになる
とリセットされるように構成する。
【００４７】つぎに、この回路の動作を説明する。フリ
ップフロップ９００〜９０２は、バッファを通したリフ
ァレンス信号８５１に同期して、比較器の出力である１
５１および８５２および８６２の信号を取り込むために
設けてある。そして、周波数比較結果を示す信号８５２
または８６２がハイレベルのときには、その信号が８５
３または８６３に出力されると共に、内部信号９５０が
ハイレベルになる。すると、フリップフロップ９０３が
リセットされて内部信号９５１がローレベルになり、８
５４および８６４に出力される信号が共にローレベルに
なる。また、この時２ビットカウンタ９０４のカウント
もリセットされる。
【００４８】周波数比較結果を示す信号８５２および８
６２が共にローレベルになると、８５３および８６３に
出力される信号がローレベルになると共に、内部信号９
５０がローレベルになって信号８５１にパルスが加わる
ごとに２ビットカウンタ９０４のカウントが進む。そし
て４カウント進む間に信号８５２および８６２が一度も
ハイレベルにならなければ、フリップフロップ９０３が
セットされて内部信号９５１がハイレベルになる。一
方、内部信号９５２には、インバータ９０７の遅延時間
の総和で決まるパルス幅のパルスが、信号８５１にパル
スが加わるごとに現れる。すると、位相比較結果を表す
信号１５１によって決まる８５４または８６４のいずれ
かの信号が、内部信号９５２に現れるパルス信号のパル
ス幅の間だけハイレベルになる。
【００４９】以上、このデジタル制御回路の動作をまと
めると、以下のようになる。周波数比較結果を示す信号
８５２または８６２のいずれかがハイレベルのときに
は、そのいずれかに応じて８５３または８６３の信号が
ハイレベルになると共に、８５４および８６４の信号が
両方ともローレベルになる。周波数比較結果を示す信号
８５２および８６２の両方がローレベルの状態が４サイ
クル以上続くと、位相比較結果を示す信号１５１に応じ
て８５４または８６４のいずれかの信号にパルスが出力
される。
【００５０】ここで、周波数比較結果に基づいて出力さ
れる信号８５３および８６３と位相比較結果に基づいて
出力される信号８５４および８６４とを分離した目的
は、周波数が一致していないときには大きな制御をかけ
て速く収束させると共に、周波数が一致して位相だけが
ずれているときには制御量を小さくして大きなジッタが
発生しないようにするためである。そのため、別々の信
号を使って制御する。
【００５１】また、周波数比較結果に基づいて出力され
る信号８５３および８６３は１サイクルの間ハイレベル
を保つのに対し、位相比較結果に基づいて出力される信
号８５４および８６４はパルスとなるように構成した。
これにより、制御をかける時間も変えることができる。
【００５２】また、２ビットカウンタ９０４を設けた目
的は、周波数比較結果が出力されなくなった直後に位相
比較結果に基づいて制御をかけるのを避けるためであ
る。すなわち、周波数比較結果が出力されなくなった直
後は正しい位相比較が行なわれない場合が多い。このた
め、そのときの位相比較結果に基づいて制御をかけると
逆の制御がかかる場合が多い。したがって、２ビットカ
ウンタを設け、４サイクル待ってから位相比較結果に基
づく制御を始めるように構成した。
【００５３】図１０には、図８の実施例の構成要素であ
るチャージポンプ８０４の具体的な構成の実施例の１つ
を示す。この図において、参照符号１０００〜１００３
はＮＭＯＳ、１０１０〜１０１３はＰＭＯＳ、１０２０
および１０２１は抵抗素子、１０３０および１０３１は
インバータを示す。また、参照符号１０５０〜１０５２
は内部信号およびそのノードを示す。
【００５４】この回路は、８５３の信号がハイレベルに
なったときにはＰＭＯＳ１０１３が導通してＶｄｄから
１０５２のノードに電流が流れ込み、８６３の信号がハ
イレベルになったときにはＮＭＯＳ１００３が導通して
１０５２のノードからＶｓｓに電流が流れ出す。そして
１０５２のノードが抵抗素子１０２１を介して制御信号
１５０の端子に接続されているため、この電流が図１等
に示した電圧制御発振器内の容量素子１２２を充放電す
る。抵抗素子１０２１は、容量素子１２２の寄生抵抗の
ために１５０のノードの電位が一時的に上がりすぎたり
下がりすぎたりするのを防止するために設けてある。
【００５５】８５４または８６４の信号がハイレベルに
なったときにも同様の充放電が行なわれる。ただし、Ｎ
ＭＯＳ１００２およびＰＭＯＳ１０１２に流れる電流は
ＮＭＯＳ１００１およびＰＭＯＳ１０１１によって制限
されるため、８５３または８６３の信号による充放電の
場合より電流値を小さくできる。そのときの電流値は、
ＮＭＯＳ１０００と１００１のゲート幅の比やＰＭＯＳ
１０１０と１０１１のゲート幅の比の設計により、さら
に抵抗素子１０２０の抵抗値により、かなり自由に設定
することが可能である。
【００５６】また、８５３または８６３の信号による充
放電の電流値も、ＮＭＯＳ１００３やＰＭＯＳ１０１３
のゲート幅によってある程度自由に設定することが可能
である。
【００５７】なお、８５３または８６３の信号による充
放電の回路も８５４または８６４の信号による充放電の
回路と同様に他のＭＯＳで電流を制限するような構成に
して、そのゲート幅等によって電流値を設定することも
もちろん可能である。
【００５８】さらに、図９のデジタル制御回路と図１０
のチャージポンプの組み合わせでは周波数比較結果によ
る制御系統（８５３または８６３の信号による充放電）
と位相比較結果による制御系統（８５４または８６４の
信号による充放電）の２つの制御系統を設けたが、これ
を３系統以上にして周波数の差が大きい場合と小さい場
合の制御の強さを変えることも可能である。
【００５９】すなわち、周波数が２倍以上違う場合には
周波数比較回路の出力８５２または８６２が連続してハ
イレベルになるが、周波数の比が２倍未満になると周波
数比較回路の出力８５２または８６２が連続してハイレ
ベルになることはない。さらに、１．５倍未満になる
と、周波数比較回路の出力８５２または８６２がハイレ
ベルになるのは、３サイクル以上毎に１回となる。デジ
タル回路でこれを検出するのは容易である。
【００６０】そして、図１０の実施例では充放電の回路
は２系統しか設けていないが、これを３系統設けて、そ
れぞれの系統毎に電流値を変え、周波数の差が大きい場
合には最も大きい電流値で充放電し、周波数の差が有る
が小さい場合には中程度の電流値で充放電し、位相比較
結果によって制御するときには最も小さい電流値で充放
電するように構成するのは容易である。４系統以上設け
ることももちろん可能である。
【００６１】図１１には、チャージポンプ８０４の図１
０以外の実施例の１つを示す。この図において、参照符
号１１００〜１１０７はＮＭＯＳ、１１１０〜１１１９
はＰＭＯＳ、１１３０〜１１３２は容量素子、１１４０
〜１１４３は抵抗素子を示す。また、１１５０〜１１５
４は内部信号およびそのノードを示す。
【００６２】この回路は、制御信号１５０の電圧がＶｓ
ｓの電圧に近い場合において、８５４の信号に駆動され
て流入する電荷量と８６４の信号に駆動されて流出する
電荷量のバランスを保つために、図１０の回路を改良し
た回路である。すなわち、図１０の回路において制御信
号１５０の電圧がＶｓｓの電圧に近い場合には、ＰＭＯ
Ｓ１０１１や１０１２には充分なソース−ドレイン間電
圧がかかるのに対し、ＮＭＯＳ１００１や１００２のソ
ース−ドレイン間にかかる電圧は不充分である。したが
って、１回の駆動信号によって流出する電荷量は流入す
る電荷量に比べてかなり小さくなる。これを改善したの
が図１１の実施例である。
【００６３】図１１の回路は、抵抗素子１１４０と容量
素子１１３０によるローパスフィルタを介して制御信号
１５０の電圧が１１５０のノードに接続され、この電圧
と１１５３のノードの電圧がＰＭＯＳ１１１５および１
１１６等によるカレントスイッチで比較されるような構
成になっている。そしてその結果をＰＭＯＳ１１１８お
よび１１１９等によるカレントスイッチで増幅し、ＮＭ
ＯＳ１１０６によるソースフォロワ回路に加える。
【００６４】そしてそのソースフォロワ回路の出力１１
５２の電圧を抵抗素子１１４１〜１１４３による抵抗分
圧回路で分圧し、１１５３のノードにフィードバックす
る。すると、１１５３のノードの電圧が１１５０のノー
ドの電圧すなわち制御信号１５０の電圧に等しくなった
ときに釣り合う。ここで抵抗素子１１４１と１１４２の
抵抗値が等しくなるように設計しておけば、１１５２の
ノードの電圧と制御信号１５０の電圧の差は制御信号１
５０の電圧と１１５４のノードの電圧の差に略等しくな
り、ＮＭＯＳ１１０７が導通したときに流入する電荷量
とＮＭＯＳ１００２が導通したときに流出する電荷量を
ほぼ等しくできる。なお、この回路が有用であるのは制
御信号１５０の電圧や１０５２のノードの電圧がＶｓｓ
の電圧に近い場合であるため、８５４の信号で駆動する
ＭＯＳ１１０７にもＮＭＯＳを使用する。
【００６５】図１２には、図８の実施例の構成要素であ
る位相比較器８００の具体的な構成の実施例の１つを示
す。この回路は特開平０９−７４３５２の明細書に開示
されている。この回路は、８５０の信号の立ち上がりと
８６０の信号の立ち上がりのいずれが先に現れるかをＮ
ＡＮＤ回路１２００および１２０１により構成されたフ
リップフロップが比較し、その結果をフリップフロップ
１２０２が取り込んで１５１に出力する。
【００６６】図１３には、図８の実施例の構成要素であ
る周波数比較器８０１の具体的な構成の実施例の１つを
示す。この回路も特開平０９−７４３５２明細書に開示
されている。この回路は、８５１の信号の立ち上がりと
８６１の信号の立ち下がりが交互に現れるか否かを比較
し、いずれかが２回以上連続して現れると、連続して現
れた側の出力信号８５２または８６２がハイレベルにな
る。
【００６７】以上述べたＰＬＬ回路を使えば、電源電圧
が変動したときに発生するジッタの小さい本発明の電圧
制御発振器を使いこなすことができる。
【００６８】図１４には、本発明のＰＬＬ回路を使って
構成した半導体集積回路装置の実施例の１つについて、
その配置を示す。図１４において、参照符号１４００は
半導体集積回路装置、１４０１は本発明の電圧制御発振
器を含むＰＬＬ回路の主要部分を搭載する位置、１４０
２〜１４０４はクロック分配回路８０６を構成するドラ
イバを分散して搭載する位置、１４１０は外部から供給
される基準信号を受ける入力回路を搭載する位置を示
す。また、参照符号１４５０〜１４５３はこれらの間を
接続する配線を示し、１４６０は各分配先にクロック信
号８７０を供給する配線を示す。
【００６９】本発明の電圧制御発振器を使えば、電源電
圧が変動したときに発生するジッタが小さいので、電圧
制御発振器を含むＰＬＬ回路の構成要素を、電源電圧変
動を気にせず半導体集積回路装置内の任意の位置に搭載
することができる。
【００７０】
【発明の効果】本発明の電圧制御発振器によれば、電源
電圧が変動したときに発生するジッタを低減することが
できる。
【００７１】また、本発明のＰＬＬ回路によれば、電源
電圧が変動したときに発生するジッタの小さいＰＬＬ回
路を実現することができる。
【００７２】また、本発明の半導体集積回路装置によれ
ば、電源電圧が変動したときに発生するジッタの小さい
クロック信号を供給することができる。
【図面の簡単な説明】
【図１】本発明の電圧制御発振器の実施例の１つを示す
回路図。
【図２】従来の電圧制御発振器の１つを示す回路図。
【図３】従来の電圧制御発振器の他の１つを示す回路
図。
【図４】図１の実施例の構成要素について、実施例の１
つを示す回路図。
【図５】図１の実施例の構成要素について、他の実施例
の１つを示す回路図。
【図６】本発明の電圧制御発振器の他の実施例の１つを
示す回路図。
【図７】本発明の電圧制御発振器のさらに他の実施例の
１つを示す回路図。
【図８】本発明のＰＬＬ回路の実施例の１つを示す回路
図。
【図９】図８の実施例の構成要素の実施例の１つを示す
回路図。
【図１０】図８の実施例の別の構成要素の実施例の１つ
を示す回路図。
【図１１】図８の実施例の図１０と異なる実施例の１つ
を示す回路図。
【図１２】図８の実施例のさらに別の実施例の１つを示
す回路図。
【図１３】図８の実施例のさらに別の実施例の１つを示
す回路図。
【図１４】本発明の半導体集積回路装置の実施例の１つ
を示す配置図。
【符号の説明】
１００〜１０３…Ｎチャネル型のＭＯＳトランジスタ
（ＮＭＯＳ）、１１１〜１１５…Ｐチャネル型のＭＯＳ
トランジスタ（ＰＭＯＳ）、１２０〜１２２…容量素
子、Ｖｄｄ…高電位側の電源、Ｖｓｓ…低電位側の電
源、１５０…アナログの制御信号、１５１…デジタルの
制御信号、１６０…発振出力。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J081 AA09 BB10 CC06 CC18 DD04 DD19 EE03 GG05 KK02 KK07 KK22 LL01 MM01 5J106 AA04 CC02 CC03 CC21 CC31 CC52 DD32 FF03 GG01 HH01 JJ01 KK14 KK25 KK37 LL01

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】一端を第１の電源に接続された第１のＭＯ
    Ｓトランジスタと、上記第１のＭＯＳトランジスタの他
    端と第２の電源の間に並列に接続された発振器および第
    １の容量素子を備え、上記第１のＭＯＳトランジスタの
    ゲート電圧を制御することによって上記発振器の発振周
    波数を制御するように構成された電圧制御発振器におい
    て、上記第１のＭＯＳトランジスタとは別に上記発振器
    の発振周波数を制御する第２の手段を備えたことを特徴
    とする電圧制御発振器。
  2. 【請求項２】上記第２の手段は、１ビットのデジタル信
    号によって上記発振器の発振周波数を制御するように構
    成された請求項１の電圧制御発振器。
  3. 【請求項３】上記第２の手段は、上記発振器の中の信号
    ノードの１つと上記第２の電源の間に直列に接続された
    第２の容量素子および第２のＭＯＳトランジスタにより
    構成された請求項１または２のいずれかの電圧制御発振
    器。
  4. 【請求項４】上記発振器は、Ｐチャネル型のＭＯＳトラ
    ンジスタおよびＮチャネル型のＭＯＳトランジスタを直
    列に接続したインバータを少なくとも３個備え、上記イ
    ンバータの出力と入力を順次接続し、その１番目を除く
    奇数番目のインバータのいずれかの出力を上記１番目の
    インバータの入力に接続して構成された請求項１〜３の
    いずれかの電圧制御発振器。
  5. 【請求項５】上記発振器は、Ｐチャネル型のＭＯＳトラ
    ンジスタおよびＮチャネル型のＭＯＳトランジスタを直
    列に接続したインバータを３個以上の奇数個備え、上記
    インバータの出力と入力を順次接続し、その最後のイン
    バータの出力を最初のインバータの入力に接続して構成
    された請求項１〜４のいずれかの電圧制御発振器。
  6. 【請求項６】位相比較器と周波数比較器と電圧制御発振
    器とを備え、上記位相比較器および上記周波数比較器の
    出力に応じて変化するアナログの制御電圧と上記位相比
    較器の出力とにより上記電圧制御発振器の発振周波数が
    制御されるように構成されたＰＬＬ回路において、上記
    電圧制御発振器が、一端を第１の電源に接続されゲート
    電極に上記アナログの制御電圧を接続された第１のＭＯ
    Ｓトランジスタと、上記第１のＭＯＳトランジスタの他
    端と第２の電源との間に並列に接続された発振器および
    第１の容量素子を備えて構成されたことを特徴とするＰ
    ＬＬ回路。
  7. 【請求項７】位相比較器と周波数比較器と電圧制御発振
    器とを備え、上記位相比較器および上記周波数比較器の
    出力に応じて変化するアナログの制御電圧と上記位相比
    較器の出力とにより上記電圧制御発振器の発振周波数が
    制御されるように構成されたＰＬＬ回路において、上記
    周波数比較器の１回の比較結果に基づいて上記アナログ
    の制御電圧が変化するときの変化量が、上記位相比較器
    の１回の比較結果に基づいて上記アナログの制御電圧が
    変化するときの変化量より多くなるように構成されたこ
    とを特徴とするＰＬＬ回路。
  8. 【請求項８】位相比較器と周波数比較器と電圧制御発振
    器とクロック分配回路と分周器とを備え、上記位相比較
    器および上記周波数比較器の出力に応じて変化するアナ
    ログの制御電圧と上記位相比較器の出力とにより上記電
    圧制御発振器の発振周波数が制御され、上記電圧制御発
    振器の出力が上記クロック分配回路を介して半導体集積
    回路装置内の多数の分配先に分配され、その内の１つが
    上記分周器に入力され、上記分周器の出力が上記位相比
    較器および上記周波数比較器において基準となる信号と
    比較されるように構成された半導体集積回路装置におい
    て、上記電圧制御発振器が、一端を第１の電源に接続さ
    れゲート電極に上記アナログの制御電圧を接続された第
    １のＭＯＳトランジスタと、上記第１のＭＯＳトランジ
    スタの他端と第２の電源との間に並列に接続された発振
    器および第１の容量素子を備えて構成されたことを特徴
    とする半導体集積回路装置。
  9. 【請求項９】位相比較器と周波数比較器と電圧制御発振
    器とクロック分配回路と分周器とを備え、上記位相比較
    器および上記周波数比較器の出力に応じて変化するアナ
    ログの制御電圧と上記位相比較器の出力とにより上記電
    圧制御発振器の発振周波数が制御され、上記電圧制御発
    振器の出力が上記クロック分配回路を介して半導体集積
    回路装置内の多数の分配先に分配され、その内の１つが
    上記分周器に入力され、上記分周器の出力が上記位相比
    較器および上記周波数比較器において基準となる信号と
    比較されるように構成された半導体集積回路装置におい
    て、上記周波数比較器の１回の比較結果に基づいて上記
    アナログの制御電圧が変化するときの変化量が、上記位
    相比較器の１回の比較結果に基づいて上記アナログの制
    御電圧が変化するときの変化量より多くなるように構成
    されたことを特徴とする半導体集積回路装置。
JP2000068606A 2000-03-08 2000-03-08 電圧制御発振器およびｐｌｌ回路および半導体集積回路装置 Withdrawn JP2001257567A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7541848B1 (en) 2007-12-25 2009-06-02 Hitachi, Ltd. PLL circuit
US7944256B2 (en) 2007-03-07 2011-05-17 Hitachi, Ltd. Semiconductor integrated circuit device
WO2014043339A1 (en) * 2012-09-12 2014-03-20 Texas Instruments Incorporated Rf logic divider
JP2020054013A (ja) * 2014-07-25 2020-04-02 株式会社半導体エネルギー研究所 発振回路
WO2020105182A1 (ja) * 2018-11-22 2020-05-28 株式会社ソシオネクスト 電圧制御発振器およびそれを用いたｐｌｌ回路

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100717103B1 (ko) * 2006-03-04 2007-05-10 삼성전자주식회사 전압제어 발진기의 발진 주파수를 자동 튜닝할 수 있는위상동기루프 회로, 및 지연라인의 지연시간을 자동 튜닝할수 있는 지연동기루프 회로
US8552772B2 (en) 2011-01-06 2013-10-08 Asahi Kasei Microdevices Corporation Loop filter buffer with level shifter
US20130106644A1 (en) * 2011-11-02 2013-05-02 Lawrence Livermore National Security, Llc Ultra low power homodyne motion sensor
US9495285B2 (en) 2014-09-16 2016-11-15 Integrated Device Technology, Inc. Initiating operation of a timing device using a read only memory (ROM) or a one time programmable non volatile memory (OTP NVM)
US9553570B1 (en) 2014-12-10 2017-01-24 Integrated Device Technology, Inc. Crystal-less jitter attenuator
US9369139B1 (en) * 2015-02-14 2016-06-14 Integrated Device Technology, Inc. Fractional reference-injection PLL
US9336896B1 (en) 2015-03-23 2016-05-10 Integrated Device Technology, Inc. System and method for voltage regulation of one-time-programmable (OTP) memory programming voltage
US9455045B1 (en) 2015-04-20 2016-09-27 Integrated Device Technology, Inc. Controlling operation of a timing device using an OTP NVM to store timing device configurations in a RAM
US9362928B1 (en) 2015-07-08 2016-06-07 Integrated Device Technology, Inc. Low-spurious fractional N-frequency divider and method of use
US9954516B1 (en) 2015-08-19 2018-04-24 Integrated Device Technology, Inc. Timing device having multi-purpose pin with proactive function
US9590637B1 (en) 2015-08-28 2017-03-07 Integrated Device Technology, Inc. High-speed programmable frequency divider with 50% output duty cycle
US9847869B1 (en) 2015-10-23 2017-12-19 Integrated Device Technology, Inc. Frequency synthesizer with microcode control
US9614508B1 (en) 2015-12-03 2017-04-04 Integrated Device Technology, Inc. System and method for deskewing output clock signals
US10075284B1 (en) 2016-01-21 2018-09-11 Integrated Device Technology, Inc. Pulse width modulation (PWM) to align clocks across multiple separated cards within a communication system
US9852039B1 (en) 2016-02-03 2017-12-26 Integrated Device Technology, Inc Phase locked loop (PLL) timing device evaluation system and method for evaluating PLL timing devices
US9859901B1 (en) 2016-03-08 2018-01-02 Integrated Device Technology, Inc. Buffer with programmable input/output phase relationship
US9692394B1 (en) 2016-03-25 2017-06-27 Integrated Device Technology, Inc. Programmable low power high-speed current steering logic (LPHCSL) driver and method of use
US9698787B1 (en) 2016-03-28 2017-07-04 Integrated Device Technology, Inc. Integrated low voltage differential signaling (LVDS) and high-speed current steering logic (HCSL) circuit and method of use
US9954541B1 (en) 2016-03-29 2018-04-24 Integrated Device Technology, Inc. Bulk acoustic wave resonator based fractional frequency synthesizer and method of use
US9581973B1 (en) 2016-03-29 2017-02-28 Integrated Device Technology, Inc. Dual mode clock using a common resonator and associated method of use
US9654121B1 (en) 2016-06-01 2017-05-16 Integrated Device Technology, Inc. Calibration method and apparatus for phase locked loop circuit
CN107959476B (zh) * 2018-01-04 2024-04-19 湖南融创微电子有限公司 低功耗电流饥饿型振荡器电路
JP2019200147A (ja) * 2018-05-17 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置および容量値測定方法
US10659012B1 (en) * 2018-11-08 2020-05-19 Nxp B.V. Oscillator and method for operating an oscillator
CN113381698A (zh) * 2021-07-30 2021-09-10 杭州雄迈集成电路技术股份有限公司 一种压控振荡器的电容耦合输出缓冲电路及其控制方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6248809A (ja) * 1985-08-28 1987-03-03 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JPH01161912A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
JPH03101410A (ja) * 1989-09-14 1991-04-26 Hitachi Ltd 電圧制御発振回路
JPH0993090A (ja) * 1995-09-21 1997-04-04 Pioneer Electron Corp 受信機
JPH09148894A (ja) * 1995-09-06 1997-06-06 Nec Corp 電源電圧の変動に強い電圧制御発振器
JPH10200382A (ja) * 1997-01-13 1998-07-31 Rohm Co Ltd 低電圧駆動の電圧制御発振回路
JPH11122099A (ja) * 1997-10-15 1999-04-30 Nec Yamagata Ltd Ｐｌｌ回路
JPH11261408A (ja) * 1998-01-08 1999-09-24 Fujitsu Ltd 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000055Y1 (ko) * 1990-01-22 1996-01-04 금성통신 주식회사 피엘엘(pll) 제어회로
US5304955A (en) * 1992-11-19 1994-04-19 Motorola, Inc. Voltage controlled oscillator operating with digital controlled loads in a phase lock loop
US5485126A (en) * 1994-01-25 1996-01-16 International Business Machines Corporation Ring oscillator circuit having output with fifty percent duty cycle
JP2755181B2 (ja) * 1994-08-12 1998-05-20 日本電気株式会社 電圧制御発振器
US5581216A (en) * 1995-01-24 1996-12-03 Ic Works, Inc. Low jitter voltage controlled oscillator (VCO) circuit
US5561398A (en) * 1995-05-16 1996-10-01 National Semiconductor Corporation LC-tuned voltage controlled ring oscillator
JP3698282B2 (ja) 1995-07-04 2005-09-21 株式会社ルネサステクノロジ Ｐｌｌ回路および周波数比較回路
JPH1115541A (ja) 1997-06-23 1999-01-22 Hitachi Ltd 電源安定化回路および電源安定化回路を備えたｐｌｌ回路
JP2990171B1 (ja) * 1998-08-24 1999-12-13 日本電気アイシーマイコンシステム株式会社 Ｐｌｌ回路とその制御方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6248809A (ja) * 1985-08-28 1987-03-03 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JPH01161912A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
JPH03101410A (ja) * 1989-09-14 1991-04-26 Hitachi Ltd 電圧制御発振回路
JPH09148894A (ja) * 1995-09-06 1997-06-06 Nec Corp 電源電圧の変動に強い電圧制御発振器
JPH0993090A (ja) * 1995-09-21 1997-04-04 Pioneer Electron Corp 受信機
JPH10200382A (ja) * 1997-01-13 1998-07-31 Rohm Co Ltd 低電圧駆動の電圧制御発振回路
JPH11122099A (ja) * 1997-10-15 1999-04-30 Nec Yamagata Ltd Ｐｌｌ回路
JPH11261408A (ja) * 1998-01-08 1999-09-24 Fujitsu Ltd 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
V.D.AEBISCHER他, 1998 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE,DIGEST OF TECHNICAL PAPERS, vol. SP 25.1, JPN4007006270, February 1998 (1998-02-01), US, pages 396 - 397, ISSN: 0000839222 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7944256B2 (en) 2007-03-07 2011-05-17 Hitachi, Ltd. Semiconductor integrated circuit device
US7541848B1 (en) 2007-12-25 2009-06-02 Hitachi, Ltd. PLL circuit
JP2009159038A (ja) * 2007-12-25 2009-07-16 Hitachi Ltd Ｐｌｌ回路
WO2014043339A1 (en) * 2012-09-12 2014-03-20 Texas Instruments Incorporated Rf logic divider
US8786328B2 (en) 2012-09-12 2014-07-22 Texas Instruments Incorporated RF logic divider
JP2020054013A (ja) * 2014-07-25 2020-04-02 株式会社半導体エネルギー研究所 発振回路
WO2020105182A1 (ja) * 2018-11-22 2020-05-28 株式会社ソシオネクスト 電圧制御発振器およびそれを用いたｐｌｌ回路
JPWO2020105182A1 (ja) * 2018-11-22 2021-10-14 株式会社ソシオネクスト 電圧制御発振器およびそれを用いたｐｌｌ回路
US11206028B2 (en) 2018-11-22 2021-12-21 Socionext Inc. Voltage-controlled oscillator and PLL circuit in which same is used
JP7189456B2 (ja) 2018-11-22 2022-12-14 株式会社ソシオネクスト 電圧制御発振器およびそれを用いたｐｌｌ回路

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