WO2005008895A1 - チャージポンプ回路 - Google Patents

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Hiroyuki Matsunami
Kouji Okada
Takaaki Ido
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Fujitsu Limited
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a charge-locked pump circuit in a PLL (Phase Locked Loop) circuit which receives a phase difference detection signal from a phase detection circuit as input and charges up and charges down a loop filter.
  • PLL Phase Locked Loop
  • FIG. 1 is a diagram showing a basic configuration of a PLL circuit that generates a clock CK having a frequency of MZN times the frequency of a reference clock CLK.
  • This circuit consists of a 1 / N divider 11, frequency phase comparator 12, charge pump (CP) circuit 13, loop filter 14, voltage controlled oscillator (VCO) 15, and 1 / M divider It consists of a container 16.
  • the loop filter 14 has a resistance and a capacitance connected in series between the output node of the charge pump 13 and the ground.
  • the frequency phase comparator 12 detects the phase difference between the 1 / N frequency-divided CLK and the 1 / M frequency-divided CK, and outputs a signal for controlling the charge pump circuit 13 according to the phase difference.
  • the charge pump circuit 13 outputs a signal for charging / discharging the loop filter 14, and a difference voltage corresponding to the phase difference is generated at one end of the loop filter 14. This difference voltage is applied to VCO 15, and VCO 15 generates a clock CK having a constant period according to the difference voltage.
  • the present invention relates to a charge port used in the above-described PLL circuit and the like. Related to a pump circuit.
  • FIG. 2 is a diagram illustrating a configuration example of a conventional charge pump circuit.
  • the charge pump circuit is connected between the constant current source 21 connected to the high-potential power supply and the output terminal, and is turned on and off by the charge-up signal UP applied to the gate.
  • the NMOS transistor TR1 is connected between the constant current source 22 connected to the low-potential power supply and the output terminal, and is turned on and off by the charge-down signal DW applied to the gate.
  • a transistor TR 2 The charge-up signal UP is in a normal state of “high (H)”, and the charge-down signal DW is in a normal state of “low (L)”.
  • the frequency phase comparator 12 determines that the frequency of the clock CK is lower than the frequency of the reference clock CLK, it outputs a control signal for changing the charge-up signal UP to “low (L)”.
  • the PMOS transistor TR1 is turned on, the NMOS transistor TR2 is turned off, and the charge output for charging the output terminal from the high potential power supply via the constant current source 21 is output. can get.
  • the charging output charges the capacity of the loop filter 14 and increases the difference voltage, thereby increasing the oscillation frequency of the VCO 15.
  • the frequency phase comparator 12 determines that the clock CK frequency is higher than the reference clock CLK frequency, it outputs a control signal that sets the charge-down signal DW to “high (H)”. .
  • the PMOS transistor TR1 is turned off, the NMOS transistor TR2 is turned on, and a discharge output is discharged from the output terminal to the low potential power supply via the constant current source 22. can get.
  • the discharge output discharges the capacity of the loop filter 14 to reduce the differential voltage, and the oscillation frequency of the VCO 15 decreases.
  • the pulse width of the charge-up signal UP and the charge-down signal DW changes according to the synchronization state of the two clocks in the PLL circuit. For example, two Clock If the difference between the frequencies of CLK and CK is large, that is, if the synchronization state is poor, the pulse width of the charge-up signal U ⁇ or the charge-down signal DW will increase, and the charge / discharge current flowing per unit time will increase.
  • the charge-up signal UP is applied to the gate terminal of the PMOS transistor TR1
  • the charge-down signal DW is applied to the gate terminal of the NMOS transistor TR2.
  • a parasitic capacitance PC1 is formed between the gate and the drain of the PMOS transistor TR1
  • a parasitic capacitance PC2 is formed between the gate and the drain of the NMOS transistor TR2.
  • FIG. 4A and FIG. 4B are diagrams showing the occurrence of this Daritch.
  • the jump signal UP changes as shown in graph A as shown in FIG. 4A
  • the output current becomes as shown in graph B of FIG. 4B.
  • a large glitch occurs.
  • glitches occur in the output current of the charge-down signal DW.
  • the difference voltage also generates a dart (noise)
  • the clock CK generated by the VCO 15 becomes unstable, a problem occurs.
  • the synchronization state of the two clocks in the PLL circuit is improved, and the pulse widths of the charge-up signal UP and the charge-down signal DW become very narrow near the frequency and phase lock, As a result, the influence of the darling increases, and the convergence characteristics of the PLL circuit and the jitter of the clock CK generated by the PLL circuit are reduced. This causes the problem of becoming larger. Disclosure of the invention
  • An object of the present invention is to realize a charge pump circuit with reduced occurrence of darlits.
  • FIG. 3 is a diagram showing a basic configuration of the charge pump circuit of the present invention.
  • the charge pump circuit of the present invention is different from the conventional charge pump circuit of FIG. 2 in that a first current limiting element 23 is provided between a first transistor TR1 and a charge pump output.
  • a second current limiting pin 24 is provided between the second transistor TR 2 and the charge pump output.
  • the charge pump circuit of the present invention is a circuit suitable for use in the PLL circuit of FIG.
  • the instantaneous coupling due to the coupling of the parasitic capacitances PC1 and PC2 between the gate and the drain occurs.
  • the spike noise (glitch) of the output of the charge pump can be reduced by limiting and absorbing the change in the current.
  • the charge pump circuit of the present invention when the charge-up signal UP changes as shown in graph A of FIG. 4A, the output current changes as shown in graph C of FIG. 4B.
  • the glitch in the present invention is smaller than the glitch in the conventional example. It should be noted that the darkness generated by the charge-down signal DW is similarly reduced.
  • the first and second current limiting elements can be composed of, for example, a PMOS type and an NMOS type transistor.
  • the gate of the PMOS transistor may be connected to a low-potential power supply (ground), but the first A bias level may be applied.
  • the gate of the NMOS transistor may be connected to a high potential power supply, or the second bias level may be applied.
  • a higher current limiting effect can be obtained by applying the first and second bias levels to the gate.
  • the bias level generation circuit that generates the first and second bias levels is configured by a cascade current mirror circuit, the charge and discharge currents can be made the same.
  • Japanese Patent Application Laid-Open No. 7-7402 discloses a configuration in which a current limiting element is provided in an inverter circuit in a preceding stage of an output circuit.
  • the circuit disclosed in this known example has a configuration in which the voltage of the output circuit is negatively fed back to the output of the comparator circuit, and is a circuit for keeping the output waveform constant even when driving different load capacitances.
  • the purpose is different, and the current limiting element is provided in the previous stage of the skipper circuit, and the output circuit for driving the load capacitance is not provided with the current limiting element.
  • the change in the signal applied to the gate of the transistor constituting the output circuit is moderated by the capacitance for negative feedback, so that there is a problem in operation as a charge pump circuit. Occurs. Brief Description of Drawings
  • FIG. 1 is a diagram illustrating a configuration example of a PLL circuit.
  • Figure 2 shows the configuration of a conventional charge pump circuit, with the effect of parasitic capacitance. It is a figure explaining a sound.
  • FIG. 3 is a diagram showing a basic configuration of a charge pump circuit according to the present invention.
  • FIGS. 4A and 4B are diagrams showing examples of Daritz occurring in the conventional example and the charge pump circuit according to the present invention. .
  • FIG. 5 is a diagram showing a configuration of the charge pump circuit according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing the configuration of the charge pump circuit according to the second embodiment of the present invention.
  • FIG. 7 is a diagram showing the configuration of the charge pump circuit according to the third embodiment of the present invention.
  • FIG. 8 is a diagram showing a configuration of a charge pump circuit according to a fourth embodiment of the present invention.
  • FIG. 9 is a diagram showing a configuration of a charge pump circuit according to a fifth embodiment of the present invention.
  • FIG. 10 is a diagram showing the configuration of the charge pump circuit according to the sixth embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • the charge pump circuit of the embodiment is a circuit suitable for use in the PLL circuit of FIG.
  • FIG. 5 is a diagram showing the configuration of the charge pump circuit according to the first embodiment of the present invention.
  • the charge pump circuit of the first embodiment includes a constant current source 21 connected in series between a high potential power supply and an output terminal, a PMOS transistor TRl, and a first current limiting PMO.
  • S Transistor R1 constant current source 22 connected in series between low potential power supply and output terminal, NMOS transistor TR2 and second current limiting NMOS transistor And a transistor R 2.
  • the charge-up signal UP is applied to the gate of the PMOS transistor TR1
  • the charge-down signal DW is applied to the gate of R2 in the NMOS transistor
  • the gate of the first current-limiting PMOS transistor R1 is Connected to ground
  • the gate of the second current limiting NMOS transistor R2 is connected to the high potential power supply.
  • the first current-limiting PMOS transistor R1 and the second current-limiting NJVEOS transistor R2 operate as resistors.
  • the charge pump circuit of the first embodiment is provided with a first current limiting transistor R 1 between the drain of the PMOS transistor TR 1 and the charge pump output terminal, and the NMOS transistor TR 2
  • the second embodiment is different from the conventional charge pump circuit in FIG. 2 in that a second current limiting transistor R 2 is provided between the drain of the transistor and the charge pump output terminal.
  • the first current limiting transistor R1 corresponds to the first current limiting element 23 in FIG. 3
  • the second current limiting transistor R2 corresponds to the second current limiting element 24 in FIG.
  • the charge pump circuit when the charge-up signal UP changes as shown in FIG. 4A, the PMOS transistor TR1 changes to the on state, and the current from the high-potential power supply passes through the constant current circuit 21. At that time, the potential on the drain side instantaneously rises due to the parasitic capacitance between the gate of TR1 and the drain.
  • the change in current is suppressed by the first current limiting transistor R 1 connected between the drain of TR 1 and the charge pump output terminal. The effect of a change in the value is suppressed. Therefore, the output of the charge pump changes as shown in the graph C of FIG. 4B, and it can be seen that the dart is reduced and almost disappeared.
  • FIG. 6 ' is a diagram showing the configuration of the charge pump circuit according to the second embodiment of the present invention.
  • the charge pump circuit according to the second embodiment differs from the charge pump circuit according to the first embodiment in that a first bias level BL 1 is applied to the gate of the first current-limiting PMOS transistor R 1, The difference is that the second bias level BL2 is applied to the gate of the current limiting NMOS transistor R2.
  • the PMOS transistor By setting the gate of the PMOS transistor to a higher potential than the source, the PMOS transistor conducts and operates as a resistor, and the resistance H changes according to the potential applied to the gate.
  • the gate of the first current-limiting PMOS transistor R1 is connected to a low-potential power supply (Durand), so that the resistance value is relatively small. Therefore, in the first embodiment, the current limiting effect of the first current limiting PMOS transistor R 1 was not sufficient.
  • the first current limiting PMOS transistor R1 by appropriately setting the pulse level BL1 applied to the gate of the first current limiting PMOS transistor R1, the first current limiting PMOS transistor The resistance value of R1 can be set to an appropriate value, the current limiting effect can be increased, and the glitch generated in the charge pump output can be further reduced.
  • the second current-limiting NMOS transistor R2. By appropriately setting the bias level BL2 applied to the gate, the second current-limiting NMOS transistor R2 It is possible to make the resistance value of the metal to an appropriate value, and the glitch can be further reduced. '
  • FIG. 7 is a diagram illustrating a configuration of a charge pump circuit according to a third embodiment of the present invention.
  • the charge pump circuit according to the third embodiment is different from the charge pump circuit according to the second embodiment in that a bias level generation circuit that generates a first bias level BL1 and a second bias level BL2 is provided.
  • the point is that the constant current sources 21 and 22 are realized by specific transistor circuits.
  • the bias level generating circuit is a cascaded current mirror circuit composed of a constant current source 31, PMOS transistors TRB 1 and TRB 2, and NMOS transistors TRB 3 to TRB 6. , CL2, BL1 and BL2.
  • BL1 and BL2 are applied to the gates of the first current-limiting PMOS transistor 1 and the second current-limiting NMOS transistor R2, respectively.
  • the constant current source 21 is connected between the high-potential power supply and the source of the PMOS transistor TR1, and is composed of a PMOS transistor TRC1 to which the above CL1 is applied to the gut.
  • the constant current source 22 is connected between a constant potential power supply and the source of the NMOS transistor TR 2, and is composed of an NMOS transistor TR C 2 to which the above-mentioned CL 2 is applied to the gate.
  • the first current limiting PMO transistor R1 operates so as to flow a current substantially equal to the current flowing through the PMOS transistor TRC1.
  • the second current limiting NMOS transistor R2 also operates so as to flow a current substantially equal to the current flowing from the NMOS transistor TRC2.
  • FIG. 8 is a diagram showing the configuration of the charge pump circuit according to the fourth embodiment of the present invention.
  • the charge pump circuit of the fourth embodiment is a circuit in which four child charge pump circuits are arranged in parallel and the outputs are commonly connected.
  • Each child charge pump circuit has the same configuration as the charge pump circuit of the first embodiment in FIG.
  • the first child charge pump circuit is composed of a constant current source 121, a PMOS transistor TR11, a first current limit PMOS transistor R11, and a second current limit NMOS transistor R12. , NMOS transistor TR 12, and a constant current source 122.
  • the first to fourth child charge pump circuits are applied with charge-up signals UP1, UP2, UP3 and UP4, and charge-down signals DW1, Dw2, DW3 and DW4, respectively.
  • the amount of current charged and discharged by the first to fourth child charge pump circuits is different from each other.
  • the amount of current charged and discharged by the first to fourth child charge pump circuits is 1: 2: 4: 8. .
  • the charge-up signals UP 1, UP 2, UP 3, and UP 4 and the charge-down signals DW 1, Dw 2, DW 3, and DW 4 are selected to enable the combination. It is possible to change the amount of discharge current in 15 steps. For example, if the charge / discharge current flow rate when only UP1 and DW1 are enabled is 1, then if all the charge-up signals and charge-down signals are enabled, the charge / discharge current amount is 1 It becomes 6.
  • glitches in the output can be reduced by providing the first current-limiting PMOS transistor and the second current-limiting NMOS transistor.
  • FIG. 9 is a diagram illustrating a configuration of a charge pump circuit according to a fifth embodiment of the present invention.
  • the charge pump circuit of the fifth embodiment is a circuit in which four child charge pump circuits are arranged in parallel and the outputs are connected in common, similarly to the fourth embodiment.
  • the circuit has the same configuration as the charge pump circuit of the second embodiment shown in FIG. In this case, the same effect as in the second embodiment can be obtained.
  • FIG. 10 is a diagram showing the configuration of the charge pump circuit according to the sixth embodiment of the present invention.
  • the charge pump circuit of the sixth embodiment is a circuit in which four child charge pump circuits are arranged in parallel and the outputs are connected in common, similarly to the fourth embodiment.
  • the circuit has the same configuration as the charge pump circuit of the third embodiment shown in FIG. this In this case, the same effect as in the third embodiment can be obtained.
  • glitches generated in the output of a charge pump circuit used in a PLL circuit or the like are reduced.
  • the convergence characteristics / jitter characteristics of the PLL circuit can be improved.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

出力に発生するスパイク状の雑音（グリッチ）を低減したチャージポンプ回路が開示されている。チャージポンプ回路は、一方の端子が高電位電源に接続され、チャージアップ信号に応じてオン・オフ動作する第１のトランジスタと、一方の端子が低電位電源に接続され、チャージダウン信号に応じてオン・オフ動作する第２のトランジスタと、前記第１のトランジスタの他方の端子とチャージポンプ出力との間に接続される第１の電流制限素子と、第２のトランジスタの他方の端子とチャージポンプ出力との間に接続される第２の電流制限素子とを備える。

Description

明 細 書 チャージポンプ回路 技術分野
本発明は、 P L L (Phase Locked Loop)回路において、 位相検出 回路からの位相差検出信号を入力と し、 ループフィルタに対して電 荷をチヤ一ジアップ及びチャージダウンするチヤ一ジポンプ回路に 関する。 背景技術
外部から入力される基準ク口ック信号から所定の周波数で所定の 位相のクロ ックを生成するために、 ： P L L (Phase Locked Loop)回 路が広く使用されている。 図 1 は、 基準クロ ック C L Kからその M ZN倍の周波数のクロック C Kを発生する P L L回路の基本構成を 示す図である。 この回路は、 1 /N分周器 1 1、 周波数位相比較器 1 2、 チャージポンプ （C P) 回路 1 3、 ループフィルタ 1 4、 電 圧制御発振器 ( V C O) 1 5、 及び 1 /M分周器 1 6から構成され る。 ループフィルタ 1 4は、 チャージポンプ 1 3の出力ノー ドとグ ランドの間に直列に接続した抵抗と容量を有する。 周波数位相比較 器 1 2が 1 /N分周された C L Kと 1 /M分周された C Kの位相差 を検出し、 位相差に応じてチャージポンプ回路 1 3を制御する信号 を出力する。 チャージポンプ回路 1 3は、 ループフィルタ 1 4を充 放電する信号を出力し、 ループフィルタ 1 4の一端に位相差に応じ た差電圧が発生する。 この差電圧が V C O 1 5に印加され、 V C O 1 5は差電圧に応じた一定の周期のクロ ック C Kを発生する。
本発明は、 上記のような P L L回路などに使用されるチャージポ ンプ回路に関する。
図 2は、 従来のチャージポンプ回路の構成例を示す図である。 図 2に示すように、 チャージポンプ回路は、 高電位電源に接続された 定電流源 2 1 と出力端子との間に接続され、 ゲートに印加されるチ ヤージアツプ信号 U Pによ りオン ' オフ制御される P M O S トラン ジスタ T R 1 と、 低電位電源に接続された定電流源 2 2 と出力端子 との間に接続され、 ゲートに印加されるチャージダウン信号 D Wに よりオン · オフ制御される NMO S トランジスタ TR 2 とを有する 。 チャージアップ信号 U Pは通常状態は 「高 （H) 」 であり、 チヤ —ジダウン信号 DWは通常状態は 「低 （L) 」 である。
周波数位相比較器 1 2が、 クロ ック C Kの周波数が基準クロ ック C L Kの周波数よ り小さいと判定した時にはチャージアップ信号 U Pを 「低 (L) 」 に変化させる制御信号を出力する。 これに応じて 、 P MO S トランジスタ T R 1 がオン状態になり、 NMO S トラン ジスタ T R 2がオフ状態になり、 高電位電源から定電流源 2 1 を介 して出力端子を充電する充電出力が得られる。 この充電出力によ り ループフィルタ 1 4の容量が充電されて差電圧が上昇し、 V C O l 5の発振周波数が増加する。 周波数位相比較器 1 2が、 ク ロ ック C Kの周波数が基準クロ ック C L Kの周波数よ り大きいと判定した時 にはチャージダウン信号 DWを 「高 （H) 」 とする制御信号を出力 する。 これに応じて、 P MO S トランジスタ T R 1がオフ状態にな り、 NMO S トランジスタ T R 2がォン状態になり、 定電流源 2 2 を介して出力端子から低電位電源に放電する放電出力が得られる。 この放電出力によ りループフィルタ 1 4の容量が放電されて差電圧 が低下し、 V C O 1 5の発振周波数が減少する。 チャージアップ信 号 U Pとチャージダウン信号 DWは、 P L L回路における 2つのク ロ ックの同期状態に応じてパルスの幅が変化する。 例えば、 2つの クロ ック C L Kと C Kの周波数の差が大きい場合、 すなわち同期状 態が悪い場合にはチャージアップ信号 U Ρ又はチャージダウン信号 DWのパルス幅が大きくなり、 単位時間に流れる充放電電流が大き くなる。 また、 2つのクロック C L Κと C Κの周波数の差が小さい 場合、 すなわち同期状態がよく周波数と位相が口 ックする付近では チャージアップ信号 U Ρ又はチャージダウン信号 D Wのパルス幅が 小さくなり単位時間に流れる充放電電流が小さくなる。
図 2に示すチャージポンプ回路では、 PMO S トランジスタ T R 1のゲート端子にチャージアップ信号 U Pが、 NMO S トランジス タ T R 2のゲート端子にチャージダウン信号 D Wが印加される。 図 示のよ う に、 PMO S トランジスタ T R 1 のゲー ト と ドレイ ンの間 には寄生容量 P C 1 が、 NMO S トランジスタ T R 2のゲート と ド レイ ンの間には寄生容量 P C 2が形成される。 ゲー ト電圧が変化し た場合、 この寄生容量 P C 1及び P C 2によるカップリ ングによ り 、 出力信号にスパイク状の雑音 (グリ ツチ) が発生する。
図 4 Aと図 4 Bはこのダリ ツチの発生を示す図であり、 図 4 Aに 示すようにチヤ一ジアツプ信号 U Pがグラフ Aのように変化すると 、 出力電流は図 4 Bのグラフ Bのように変化し、 大きなグリ ッチが 発生する。 チャージダウン信号 DWについても同様に出力電流にグ リ ツチが発生する。
出力電流にダリ ツチが発生すると差電圧にもダリ ツチ （雑音） が 発生し、 V C O 1 5の発生するク ロ ック C Kが不安定になるとレヽぅ 問題を生じる。 特に、 上記のように P L L回路における 2つのクロ ックの同期状態がよくなり、 周波数及び位相が口 ックする付近では 、 チャージアツプ信号 U P及びチャージダウン信号 DWのパルス幅 は非常に狭くなり、 その分ダリ ツチの影響が大きくなり、 P L L回 路の収束特性や P L L回路の生成するク ロ ック C Kのジッタなどが 大きく なるという問題を生じる。 発明の開示
本発明は、 ダリ ツチの発生を低減したチャージポンプ回路の実現 を目的とする。
図 3は、 本発明のチャージポンプ回路の基本構成を示す図である 。 図 3に示すよ うに、 本発明のチャージポンプ回路は、 図 2の従来 のチャージポンプ回路において、 第 1の トランジスタ T R 1 とチヤ ージポンプ出力との間に第 1の電流制限素子 2 3を設け、 第 2のト ランジスタ TR 2 とチャージポンプ出力との間に第 2の電流制限秦 子 2 4を設ける。
本発明のチャージポンプ回路は、 図 1 の P L L回路に使用するの に適した回路である。
本発明によれば、 電流制限素子 2 3及び 2 4によ り、 チャージァ ップ信号 U P及びチャージダウン信号 DWが変化した時にゲート一 ドレイン間の寄生容量 P C 1及び P C 2のカップリ ングによる瞬間 的な電流の変化を制限及び吸収することによ り、 チャージポンプ出 力のスパイク状の雑音 (グリ ッチ） を小さくすることができる。 本 発明のチャージポンプ回路では、 チャージアツプ信号 U Pが図 4 A のグラフ Aのよ うに変化すると、 出力電流は図 4 Bのグラフ Cのよ うに変化する。 グラフ Cをグラプ Bと比較すると、 本発明における ダリ ツチが従来例におけるグリ ツチよ り小さくなることが分かる。 なお、 チャージダウン信号 D Wによ り発生するダリ ツチについても 同様に低減される。
第 1及び第 2の電流制限素子は、 例えば、 PMO S型及び NMO S型トランジスタで構成できる。 PMO S型トランジスタのゲー ト は、 低電位電源 （グランド） に接続してもよいが、 ゲートに第 1バ ィ ァス レベルを印加するよ うにしてもよい。 また、 N M O S トラン ジスタのゲートは、 高電位電源に接続してもよいが、 第 2バイ アス レベルを印加するようにしてもよい。 ゲー トに第 1及び第 2パイァ ス レベルを印加する方が、 より高い電流制限効果を得ることができ る。
第 1および第 2バイ アス レベルを生成するパイァス レベル生成回 路は、 カスケー ドカ レン ト ミ ラー回路で構成すると、 充電と放電の 電流を同一にできる。
また、 複数の子チャージポンプ回路を並列に設けて、 出力を共通 に接続し、 複数の子チャージポンプ回路を複数のチャージアップ信 号とチャージダウン信号でそれぞれ駆動するチャ一ジポンプ回路に おいて、 上記のチャージポンプ回路を子チャージポンプ回路と して 使用すれば、 同様にグリ ッチを低減できる。
なお、 特開平 7— 7 4 0 2号公報は、 出力回路の前段のイ ンパー タ回路に電流制限素子を設けた構成を開示している。 しかし、 この 公知例に開示された回路は、 出力回路の電圧をィンパータ回路の出 力に負帰還する構成を有し、 異なる負荷容量を駆動する時にも出力 波形を一定にするための回路であり、 目的が異なる上に、 電流制限 素子が設けられるのは前段のィンパータ回路であり、 負荷容量を駆 動する出力回路には電流制限素子は設けられないため構成も異なる 。 更に、 この回路では負帰還のための容量によ り出力回路を構成す る トランジスタのゲ一トに印加される信号の変化が緩やかになるた め、 チャージポンプ回路と しては動作上問題が生じる。 図面の簡単な説明
図 1 は、 P L L回路の構成例を示す図である。
図 2は、 従来のチャージポンプ回路の構成を示し、 寄生容量の影 響を説明する図である。
図 3は、 本発明のチャージポンプ回路の基本構成を示す図である 図 4 Aと図 4 Bは、 従来例及び本発明のチャージポンプ回路にお いて発生するダリ ツチの例を示す図である。
図 5は、 本発明の第 1の実施例のチャージポンプ回路の構成を示 す図である。
図 6は、 本発明の第 2の実施例のチャージポンプ回路の構成を示 す図である。
図 7は、 本発明の第 3の実施例のチャージポンプ回路の構成を示 す図である。
図 8は、 本発明の第 4の実施例のチヤ一ジポンプ回路の構成を示 す図である。
図 9は、 本発明の第 5の実施例のチヤ一ジポンプ回路の構成を示 す図である。
図 1 0は、 本発明の第 6の実施例のチャージポンプ回路の構成を 示す図である。 発明を実施するための最良の形態
以下、 本発明の実施例を説明するが、 実施例のチャージポンプ回 路は図 1の P L L回路に使用されるのに適した回路である。
図 5は、 本発明の第 1実施例のチャージポンプ回路の構成を示す 図である。 図示のように、 第 1実施例のチャージポンプ回路は、 高 電位電源と出力端子との間に直列に接続された定電流源 2 1 と PM O S トランジスタ T R l と第 1の電流制限用 P MO S トランジスタ R 1 と、 低電位電源と出力端子との間に直列に接続された定電流源 2 2 と NMO S トランジスタ T R 2 と第 2の電流制限用 NMO S ト ランジスタ R 2 とを有する。 PMO S トランジスタ T R 1 のゲート にはチャージアツプ信号 U Pが印加され、 NMO S トランジスタで R 2のゲー トにはチャージダウン信号 DWが印加され、 第 1の電流 制限用 PMO S トランジスタ R 1 のゲートはグランドに接続され、 第 2の電流制限用 NMO S トランジスタ R 2のゲートは高電位電源 に接続される。 これにより第 1の電流制限用 P MO S トランジスタ R 1及び第 2の電流制限用 NJVEO S ト ランジスタ ; R 2は、 抵抗とし て動作する。
言い換えれば、 第 1実施例のチャージポンプ回路は、 PMO S型 トランジスタ T R 1の ドレイ ンとチャージポンプ出力端子との間に 第 1 の電流制限用 トランジスタ R 1 を設け、 NMO S型トランジス タ T R 2の ドレインとチャージポンプ出力端子との間に第 2の電流 制限用 トランジスタ R 2を設けた点が、 図 2の従来のチャージボン プ回路と異なる。 第 1 の電流制限用 トランジスタ R 1が図 3の第 1 の電流制限素子 2 3に相当し、 第 2の電流制限用 トランジスタ R 2 が図 3の第 2の電流制限素子 2 4に相当する。
第 1実施例のチャージポンプ回路において、 チャージアツプ信号 U Pが図 4 Aのよ うに変化すると、 P MO S トランジスタ T R 1 は オン状態に変化し、 定電流回路 2 1 を介して高電位電源から電流が 流れるようになるが、 その時に T R 1 のゲー ト と ドレイ ン間の寄生 容量のため、 ドレイ ン側の電位は瞬間的に高くなる。 しかし、 第 1 実施例のチャージポンプ回路では、 T R 1の ドレインとチャージポ ンプ出力端子の間に接続された第 1の電流制限用 トランジスタ R 1 のために、 電流の変化が抑制されて ドレイ ン電圧の変化の影響が抑 制される。 そのため、 チャージポンプ出力は図 4 Bのグラフ Cのよ うに変化し、 ダリ ツチが低減されてほとんどなくなつていることが 分かる。 チャージダウン信号 DWの変化に応じて発生するダリ ツチ も、 第 2の電流制限用 トランジスタ R 2によ り同様に低減される。 図 6'は、 本発明の第 2実施例のチャージポンプ回路の構成を示す 図である。 第 2実施例のチャージポンプ回路は、 第 1実施例のチヤ ージポンプ回路において、 第 1の電流制限用 P MO S トランジスタ R 1のゲートに第 1のバイ アス レベル B L 1 を印加し、 第 2の電流 制限用 NMO S ト ラ ンジスタ R 2のゲー トに第 2のバイァス レベル B L 2を印加する点が異なる。
PMO S トランジスタのゲー卜をソースよ り高い電位にすること によ り PMO S トランジスタは導通して抵抗と して動作し、 抵抗チ はゲートに印加する電位に応じて変化する。 第 1実施例では第 1の 電流制限用 PMO S トランジスタ R 1のゲートは低電位電源 （ダラ ンド） に接続されるので、 抵抗値は比較的小さくなる。 そのため、 第 1実施例では第 1の電流制限用 P MO S トランジスタ R 1 による 電流制限効果が十分ではなかった。 これに対して第 2実施例では、 第 1の電流制限用 P MO S トランジスタ R 1のゲートに印加するパ ィァス レベル B L 1 を適宜設定することによ り、 第 1の電流制限用 PMO S トランジスタ R 1の抵抗値を適当な値にすることが可能で あり、 その電流制限効果を大きくでき、 チャージポンプ出力に発生 するグリ ツチを一層低減できる。 第 2の電流制限用 NMO S トラン ジスタ R 2についても同様であり、 ゲ一トに印加するバイアスレべ ル B L 2を適宜設定することによ り、 第 2の電流制限用 NMO S ト ランジスタ R 2の抵抗値を適当な値にすることが可能であり グリ ツ チを一層低減できる。 '
図 7は、 本発明の第 3実施例のチャージポンプ回路の構成を示す 図である。 第 3実施例のチャージポンプ回路は、 第 2実施例のチヤ ージポンプ回路において、 第 1のバイアスレベル B L 1及び第 2の バイ アス レベル B L 2を生成するバイ アス レベル生成回路を設けた 点と、 定電流源 2 1 と 2 2を具体的な トランジスタ回路で実現した 点が異なる。 バイ アス レベル生成回路は、 定電流源 3 1、 PMO S トランジスタ T R B 1 と TR B 2、 及び NMO S トランジスタ T R B 3〜TR B 6で構成されるカスケ一ドカレント ミラー回路であり 、 所定の電圧 C L 1、 C L 2、 B L 1及び B L 2を生成する。 B L 1及び B L 2は、 それぞれ第 1の電流制限用 P MO S トランジスタ 1及び第 2の電流制限用 NMO S トランジスタ R 2のゲー トに印 加される。
定電流源 2 1 は、 高電位電源と PMO S トランジスタ T R 1 のソ ースの間に接続され、 グートに上記の C L 1が印加される PMO S トランジスタ T R C 1で構成される。 定電流源 2 2は、 定電位電源 と NMO S トランジスタ T R 2のソースの間に接続され、 ゲー トに 上記の C L 2が印加される NMO S トランジスタ T R C 2で構成さ れる。 この構成により、 第 1の電流制限用 P MO トランジスタ R 1 は、 PMO S トランジスタ T R C 1が流す電流にほぼ等しい電流 を流すように動作する。 第 2の電流制限用 N M O S トランジスタ R 2 も、 NMO S トランジスタ T R C 2が流す電流にほぼ等しい電流 を流すように動作する。
図 8は、 本発明の第 4実施例のチャージポンプ回路の構成を示す 図である。 図示のように、 第 4実施例のチャージポンプ回路は、 4 個の子チャージポンプ回路を並列に配置し、 出力を共通に接続した 回路である。 各子チャージポンプ回路は、 図 5の第 1実施例のチヤ ージポンプ回路と同じ構成を有する。 第 1の子チャージポンプ回路 は、 定電流源 1 2 1、 PMO S トランジスタ T R 1 1、 第 1の電流 制限用 P MO S トランジスタ R 1 1、 第 2の電流制限用 NMO S ト ランジスタ R 1 2、 NMO S トランジスタ T R 1 2、 及び定電流源 1 2 2を有する。 他の第 2から第 4子チャージポンプ回路も同様で あり、 説明を省略する。
第 1から第 4子チャージポンプ回路には、 それぞれチャージアツ プ信号 UP 1、 U P 2、 U P 3及び U P 4 と、 チャージダウン信号 DW 1、 Dw 2、 D W 3及び D W 4が印加される。
第 1から第 4子チャージポンプ回路が充放電する電流量はそれぞ れ異なり、 例えば、 第 1から第 4子チャージポンプ回路の充放電の 電流量が 1 ： 2 ： 4 ： 8であるとする。 この場合、 チャージアップ 信号 U P 1、 U P 2、 U P 3及び U P 4 と、 チャージダウン信号 D W 1、 D w 2、 DW 3及び DW 4のうち有効にする組合せを選択す ることによ り、 充放電の電流量を 1 5段階に変化させることが可能 である。 例えば、 U P 1 と DW 1のみを有効にした時の充放電の電 流量を 1 とすれば、 すべてのチャージァップ信号及びチャージダウ ン信号を有効にした場合には、 充放電の電流量は 1 6になる。
第 4実施例の構成においても、 第 1の電流制限用 P MO S トラン ジスタと第 2の電流制限用 NMO S トランジスタを設けることによ り、 出力におけるグリ ッチを低減できる。
図 9は、 本発明の第 5実施例のチャージポンプ回路の構成を示す 図である。 図示のように、 第 5実施例のチャージポンプ回路は、 第 4実施例と同様に、 4個の子チャージポンプ回路を並列に配置し、 出力を共通に接続した回路であり、 各子チャージポンプ回路は、 図 6の第 2実施例のチャージポンプ回路と同じ構成を有する。 この場 合も、 第 2実施例と同様の効果が得られる。
図 1 0は、 本発明の第 6実施例のチャージポンプ回路の構成を示 す図である。 図示のよ うに、 第 6実施例のチャージポンプ回路は、 第 4実施例と同様に、 4個の子チャージポンプ回路を並列に配置し 、 出力を共通に接続した回路であり、 各子チャージポンプ回路は、 図 7の第 3実施例のチャージポンプ回路と同じ構成を有する。 この 場合も、 第 3実施例と同様の効果が得られる。
以上、 本発明の実施例を説明したが、 本発明はこれに限定されず 、 他にも各種の変形例が可能である。 産業上の利用可能性
本発明によれば、 P L L回路などで使用されるチャージポンプ回 路の出力に発生するグリ ッチが低減される。 これによ り、 P L L回 路の収束特性ゃジッタ特性を改善できる。

Claims

1 . 一方の端子が高電位電源に接続され、 チャージアップ信号に 応じてオン · オフ動作する第 1の トランジスタと、
一方の端子が低電位電源に接続され、 チャージダウン信号に応じ てオン ' オフ動作する第 2の トランジスタ と、
一一卩胄
前記第 1の トランジスタの他方の端子とチャージポンプ出力との 間に接続される第 1 の電流制限素子と、
の
前記第 2のトランジスタの他方の端子とチャージポンプ出力との 間に接続される第 2の電流制限素子とを備えることを特徴とするチ ヤージポンプ回路。 囲 . 並列に設けられ、 出力が共通に接続された複数の子チャージ ポンプ回路を備え、
前記複数の子チヤージポンプ回路は、 複数のチャージアツプ信号 とチャージダウン信号でそれぞれ駆動され、
各子チャージポンプ回路は、
一方の端子が高電位電源に接続され、 各チャージアップ信号に応 じてオン · オフ動作する第 1 の トランジスタ と、
一方の端子が低電位電源に接続され、 各チャージダウン信号に応 じてオン . オフ動作する第 2の トランジスタ と、
前記第 1 のトランジスタの他方の端子とチャージポンプ出力との 間に接続される第 1 の電流制限素子と、
前記第 2の トランジスタの他方の端子とチャージポンプ出力との 間に接続される第 2の電流制限素子とを備えることを特徴とするチ ヤージポンプ回路。
3 . 前記第 1の電流制限素子は、 ゲートが前記低電位電源に接続 された P M O S型トランジスタであり、 前記第 2の電流制限素子は、 グー卜か HU §d高 ft ¼ tt源に接続され た NMO S型トランジスタである請求項 1又は 2に記载のチャージ ポンプ回路。
4. 前記第 1の電流制限素子は、 ゲ一トに第 1パイァス レべノレが 印加される PMO S型ト ラ ンジスタであり、
前記第 2の電流制限素子は、 ゲー卜に第 2バイ アス レベルが印加 される NMO S型トランジスタであり 、
前記第 1および第 2バイ アス レべルを生成するバイァス レべノレ生 成回路を備える請求項 1 に記載のチャージポンプ回路
5. 前記バイアスレベル生成回路は 、 カスケード力レン ト ミ ラー 回路を備える請求項 4に記載のチヤ一ジポンプ回路。
6. 前記第 1の電流制限素子は、 ゲ一トに第 1パイァス レベル力、; 印加される PMO S型トランジスタであり、
前記第 2の電流制限素子は、 ゲー に第 2バイアス レベルが印加 される NMO S型トランジスタである 3B永 ¾ Ιί^- BD ¾のチャージポ ンプ回路。
7. 前記第 1および第 2バイ アス レベルを生成するバイ アス レべ ル生成回路を備える請求項 6に記載のチャージポンプ回路。
8. 前記第 1および第 2バイ アス レベルは、 前記複数の子チヤ一 ジポンプ回路で共通であり、
前記パイァス レベル生成回路は、 共通の前記第 1および第 2パイ ァス レベルを生成する請求項 6に記載のチャージポンプ回路。
9. 前記バイ アス レベル生成回路は、 カスケー ドカ レン ト ミラー 回路を傭える請求項 7又は 8に記載のチャージポンプ回路。
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