JPH03235512A - 電圧制御発振回路 - Google Patents

電圧制御発振回路

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JPH03235512A
JPH03235512A JP2032115A JP3211590A JPH03235512A JP H03235512 A JPH03235512 A JP H03235512A JP 2032115 A JP2032115 A JP 2032115A JP 3211590 A JP3211590 A JP 3211590A JP H03235512 A JPH03235512 A JP H03235512A
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JP2032115A
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Kiyohiko Yamazaki
山崎　清彦
Kazunari Yamamoto
一成 山本
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は、例えばディジタル電話交換機におけるコープ
イック（ＣＯＤＥＣ＞に使用される〕ニーズ・ロックド
・ルーフ責ＰＬＬ）等に用いられる電圧制御発振回路に
関するものである。
（従来の技術） 従来、この種の電圧制御発振回路としては、例えば第２
図のようなものがあった。以下、その構成を図を用いて
説明する。
第２図は、従来の電圧制御発振回路を有するＰＬＬ回路
の一構成例を示す回路図である。
このＰＬＬ回路は、電圧制御発振回路１０の出力信号φ
が分周回路６１で１／Ｎに分周され、その分周信号φ／
Ｎと基準周波数信号φ０どの位相が位相比較回路６２で
比較され、その位相比較回Ｆｒ４６２から出力される比
較信号ＵＰまたはＤＮにより、ローパスフィルタ（以下
、ＬＰＦという）６３を介して電圧制御発振回路１０の
発振周波数ｆが制御される。
この種のＰＬＬ回路の電圧制御発振回路１０は、Ｐチャ
ネル型ＭＯＳトランジスタ（以下、ＰＭＯ８という＞１
１．１２，１９．２０と、Ｎナヤネル型ＭＯＳトランジ
スタ（以下、ＮＭＯ８という）１３〜１８．２１．２２
と、キャパシタ３１．３２と、インバータ４１．４２か
らなる電圧検出回８４０と、ナントゲート（以下、ＮＡ
ＮＤゲートという＞５１．５２からなるフリップフロッ
プ回路（以下、ＦＦという）５０とで、構成されている
。
なお、第２図中のＶＢはバイアス電圧、ＶＤＤは電源電
圧、ＶｏはＬＰＦ６３の出力電圧、μ口ち電圧制御発振
回路１０の入力電圧である。
第３図は、第２図における電圧制御発振回路１０の電圧
周波数特性図であり、この図を参照しつつ第２図の動作
を説明する。
第２図の電圧制御発振回路１０では、ＰＭＯ８１９及び
ＮＭＯ８２２をオン、ＰＭＯ８２０及びＮＭＯ８２１を
オフにしてＰＭＯ８１２のドレイン電流でキャパシタ３
１を充電、キャパシタ３２を放電する動作と、その逆に
ＰＭＯ３１９及びＮＭＯ３２２をオフ、ＰＭＯ３２０及
びＮＭＯ３２１をオンにしてＰＭＯ８１２のドレイン電
流でキャパシタ３２を充電、キャパシタ３１を放電する
動作とを、交互に繰り返す。このキャパシタ３１゜３２
の充放電電圧を、電圧検出回路４０を構成するインバー
タ４１．４２にそれぞれ入力し、このインバータ４１．
４２の出力を、ＮＡＮＤゲート５１．５２からなるＦＦ
５０へ与える。ＮＡＮＤゲート５１の出力をＰＭＯ８１
９及びＮＭＯ５２１のゲートに与え、ＮＡＮＤゲート５
２の出力をＰＭＯ３２０及びＮＭＯ３２２に与えて、こ
れらＰＭＯ８１９，２０及びＮＭＯ８２１，２２のオン
、オフ動作を制御することにより、発振動作を行う。
ＰＭＯ８ＩＩのドレイン電流は、バイアス電圧ＶＢによ
って決まるＮＭＯ８１６のドレイン電流と、同じくバイ
アス電圧ＶＢにより電流値が決まりその電流のオン、オ
フを位相比較回路６２の比較信号ＵＰ、ＤＮにより制御
されるＮＭＯ３１７゜１８のドレイン電流と、ＬＰＦ６
３の出力電圧ＶＯにより制御されるＮＭＯ８１３のドレ
イン電流との、合成電流となる。そして、ＰＭＯ８ＩＩ
のトレイン電流が、ミラー回路接続されたＰＭＯ８１２
へ伝達され、このＰＭＯ８１２のドレイン電流により、
電圧制御発振回路１０が所定の発振周波数ｆで発振する
。この電圧制御発振回路１０の入力電圧、つまりＬＰＦ
６３の出力電圧ＶＯと発振周波数ｆとの関係は、第３図
の直線ＦＴＹ１のようになる。
（発明が解決しようとする課題） しかしながら、上記構成の電圧制御発振回路では、次の
ような課題があった。
従来の回路では、製造プロセスの変動によるＭＯＳＦＥ
Ｔやキャパシタ３１；　３２の素子特性のバラツキによ
り、電圧制御発振回路１０の入力電圧■０と発振周波数
ｆの関係は、第３図のように、設計値ＦＴＹ１に対し、
発振周波数ｆが低くなった状態ＦＭＩＮｌから、高くな
った状態ＦＭＡＸ１の間で大きく変動する。そのため、
製造プロセスの変動が生じても目的の発振周波数ｆ。を
得るためには、第３図の直線の傾斜を大きくし、電圧制
御発振図＃１１０の制御電圧範囲Ｖｃ内の発振周波数範
囲ｆ。１を広くする。つまり、電圧制御発振回路１０の
電圧周波数変換利得を大きくする必要がある。ところが
、電圧制御発振回路１０の電圧周波数変換利得を大きく
すると、ＰＬＬ回路のループ帯域幅が広くなるため、外
部雑音による影響が大きくなり、またジッタも増大する
という問題があり、それを解決することが困難であった
。
本発明は前記従来技術が持っていた課題として、プロセ
ス変動に対する外部雑音の影響と、ジッタの増大の点に
ついて解決した電圧制御発振回路を提供するものである
。
（課題を解決するための手段） 本発明は前記課題を解決するために、入力電圧に対応し
て動作電流が変化し、該動作電流に応じて発振周波数が
変化する電圧制御発振回路において、前記入力電圧のレ
ベルを検出して検出信号を出力する電圧検出回路と、前
記検出信号によりオン、オフ動作して前記動作電流を一
定電流値だけ変化させる定電流回路とを、設けたもので
ある。
ここで、電圧検出回路は、電圧降下時の電圧レベル検出
用の第１の基準電圧、及び電圧上昇時の電圧レベル検出
用の第２の基準電圧を有し、該第１及び第２の基準電圧
と前記入力電圧との比較を行い、その比較結果に応じた
“′Ｈ゛°または“Ｌ”の論理レベルの検出信号を出力
する機能を有している。
前記定電流回路は、例えば前記検出信号を制御入力とす
る電流駆動トランジスタと、前記電流駆動トランジスタ
に直列接続された定電流トランジスタとで、構成されて
いる。
（作用） 本発明によれば、以上のように電圧制御発振回路を構成
したので、電圧制御発振回路に入力電圧が与えられると
、電圧検出回路は、第１及び第２の基準電圧と前記の入
力電圧とを比較し、それに応じた“Ｈ′°まなは“Ｌｕ
の検出信号を定電流回路へ出力する。すると、定電流回
路では、入力された検出信号によりオンまたはオフして
電圧制御発振回路の動作電流を一定電流値だけ変化させ
る。
これにより、入力電圧が低い時には発振周波数が低く、
入力電圧が高い時には発振周波数が高くなり、入力電圧
−発振周波数特性にヒステリシス特性が生じ、電圧周波
数変換利得を大きくすることなく、発振周波数範囲を広
くすることが可能となる。従って、前記課題を解決でき
るのである。
（実施例） 第１図は、本発明の実施例を示す電圧制御発振回路を有
するＰＬＬ回路の回路図である。
この電圧制御発振回路１１０には、従来の第２図と同様
に、ＰＬＬ回路を構成する分周回路６１、位相比較図８
６２及びＬＰＦ６３が接続されている。特に制限されな
いが、このＰＬＬ回路を構成する回路素子は、例えば公
知のＣＭＯ８半導体集積回路の製造技術によって形成さ
れる。
この電圧制御発振回路１１０は、ＰＭＯ８１１１，１１
２，１１９，１２０と、ＮＭＯ３１１３〜１１８，１２
１．１２２と、充放電用のキャパシタ１３１，１３２と
、インバータ１４１，１４２からなる電圧検出回路１４
０と、ＮＡＮＤゲート１５１，１５２からなるＦＦ１５
０と、インバータ１６１からなる電圧検出回路１６０と
、電流駆動用のＰＭＯ３１７１及び定電流用のＮＭＯ３
１７２からなる定電流回路１７０とを、備えている。
この電圧制御発振口ｉｉ！Ｌ　１０において、ＮＭＯ８
１１６〜１１８，１７２のゲートには、外部からのバイ
アス電圧ＶＢが共通接続され、これらのＮＭＯ３１１６
〜１１８．１７２のソースが接地されている。ＮＭＯ８
１７２のドレインにはＰＭＯ３１７１の／−スが接続さ
れ、ＮＭＯ３１１７゜１１８のドレインには、ＮＭＯ３
１１４，１１５のソースがそれぞれ接続されている。Ｎ
ＭＯ３１１３のソースは接地され、このＮＭＯ８１１３
のドレインと、ＮＭＯ３１１４〜１１６及びＰＭＯ８１
７１の各ドレインと、ＰＭＯ８１１１のソース及びドレ
インと、ＰＭＯ８１１２のゲートとが、それぞれ共通接
続されている。ＰＭＯ８ＩＩＩ。
１１２のトレインは、電源電圧ＶＤＤに接続されている
。
ＰＭＯ８１１２のソースとＰＭＯ８１１９，１２０のド
レインとが、共通接続されている。ＰＭＯ３１１９のソ
ースには、ＮＭＯ８１２１のドレインと、キャパシタ１
３１の一方の電極と、インバータ１４１の入力側とが、
共通接続されている。
同様に、ＰＭＯ８１２０のソースには、ＮＭＯ８１２２
のドレインと、キャパシタ１３２の一方の電極と、イン
バータ１４２の入力側とが、共通接続されている。ＮＭ
Ｏ８１２１，１２２のソース、及びキャパシタ１３１．
１３２の他方の電極は、接地されている。
インバータ１４１．　１４２の出力側は、それぞれＮＡ
ＮＤゲーｔ４５Ｌ　１５２の一方の入力側に接続され、
ＮＡＮＤゲート１５１の出力側が、ＮＡＮＤゲート１５
２の他方ノ入力側と、ＰＭＯ８１１９及びＮＭＯ８１２
１のゲートとに、共通接続されている。ＮＡＮＤゲート
１５２の出力側は、ＮＡＮＤゲート１５１の他方の入力
側と、９ＭＯ８１２０及びＮＭＯ３１２２のゲートとに
、共通接続されている。
電圧制御発振回路１１０の出力信号となるＮＡＮＤゲー
ト１５１の出力信号φは、１／Ｎの分周回路６１の入力
側に接続されている。分周回路６１から出力される分周
信号φ／Ｎは、位相比較回路６２の一方の入力側に接続
され、この位相比較回路６２の他方の入力側には、外部
より基準周波数信号φ０が供給される９位相比較回路６
２から出力される比較信号ＵＰ、ＤＮのうち、一方の比
較信号ＵＰは、ＬＰＦ６３の一方の入力側と、電圧側ｍ
発振回路ユ１０内のＮＭＯ３１１５のゲートとに接続さ
れ、同様に、他方の比較信号ＤＮは、ＬＰＦ６３の他方
の入力側と、電圧制御発振回路１１０内のＮＭＯ３１１
４のゲートとに接続されている。
ＬＰＦ６３の出力電圧（即ち、電圧制御発振回路１１０
の入力電圧）Ｖｏは、電圧制御発振回路１１０内のＮＭ
Ｏ８ｉ１３のゲートとインバータ１６１の入力側とに接
続され、このインバータ１６１の出力側が、ＰＭＯ３１
７１のゲートに接続されている。
第４図は第１図における電圧制御発振回路１１０の電圧
周波数特性図であり、この図を参照しつつ第１図の動作
を説明する。
例えば、キャパシタ１３１，１３２が放電状態、ＮＡＮ
Ｄゲート１５１の出力がＬ”レベル、ＮＡＮＤゲート１
５２の出力が“Ｈ”レベルて′あると、ＰＭＯ８１１９
及びＮＭＯ８１２２がオン状態、ＰＭＯ８１２０及びＮ
ＭＯ８１２１がオフ状態になり、キャパシタ１３１はＰ
ＭＯ８１１２のトレイン電流により充電される状態にな
り、キャパシタ１３２は放電する状態になる。
キャパシタ１３］−の充電電圧がインバータ１４１のス
レッショルド電圧より高くなると、そのインバータ１４
１の出力が“Ｈ”レベルからＩＩ　ｌ＝　１ルベルに変
化し、これによりＮＡＮＤゲー１−１５１の出力が“°
Ｈ°゛レベルになる。ＮＡＮＤゲート１５１の出力が°
“Ｈｌルベルになると、ＮＡＮＤゲート１５２の出力は
゛°Ｌ゛レベルになる。ＮＡＮＤゲート１５１の出力が
“°Ｈ′°レベル、ＮＡＮＤゲート１５２の出力が“Ｌ
′°レベルになることによって、前記と逆の状態になる
。つまり、ＰＭＯ３１１９及びＮＭＯ３１２２はオフ状
態、ＰＭＯ８１２０及びＮＭＯ３１２１はオン状態にな
り、キャパシタ１３２はＰＭＯ８１１２のトレイン電流
により充電される状態になり、キャパシタ１３１は放電
する状態になる。
キャパシタ１３１が放電すると、インバータ１４１の出
力は“Ｈ”レベルになり、キャパシタ１３２の充電電圧
がインバータ１４２のスレッショルド電圧より高くなる
と、インバータ１４２の出力が“Ｈ′°レベルから“Ｌ
”レベルに変化し、これによりＮＡＮＤゲート１５２の
出力が“Ｈ“レベルになる。ＮＡＮＤゲート１５２の出
力が“＋　Ｈｌルベルになると、ＮＡＮＤゲー１−１５
１の出力は“Ｌｌｌレベルになる。以上のような動作が
繰り返されることにより、発振動作が行われる。
ＮＡＮＤゲート１５１の出力信号φは、ＰＬＬ回路の出
力として外部回路に出力されると共に、分周図Ｆｒ４６
１に入力され、その分周回路６１によって１／Ｎの周波
数に分周された分周信号φ／Ｎとなり、位相比較回路６
２へ与えられる。位相比較回路６２では、分周信号φ／
Ｎと基準周波数信号φＯの位相とを比較し、位相が一致
している時には、比較信号ＵＰが１１　Ｌ　Ｈレベル、
比較信号ＤＮがｉｔ　Ｈ＋＋レベルになる。また、基準
周波数信号φ０より分周信号φ／Ｎの位相が遅れている
時には、比較信号ＵＰ、ＤＮが共に“Ｈ”レベルになり
、基準周波数信号φ○より分周信号φ、／Ｎの位相が進
んでいる時には、比較信号ＵＰ、ＤＮが共に“Ｌ”レベ
ルになる。この比較信号ＵＰ、ＤＮにより、電圧制御発
振回路１１０のＮＭＯ８ＩＩ５．１１４がそれぞれオン
、オフ制御され、それによってＮＭＯ８１１８，１１７
のドレイン電流が制御される。
ＬＰＦ６３では、比較信号ＵＰ、ＤＮを積分し、出力電
圧Ｖｏを電圧制御発振回路１１０へ出力する。電圧制御
発振回路１１０内のインバータ１６１は圧力電圧ＶＯを
検出し、その検出信号によりＰＭＯ８１７１がオン、オ
フ制御され、それによってＮＭＯ８１７２の電流が制御
される。
電圧制御発振回路１１０の発振周波数ｆは、２ＭＯ８１
１２のドレイン電流によって決まる。ＰＭＯＳｌｌｌの
トレイン電流は、ミラー回路接続され７７、ＰＭＯ３１
１２に伝達され、そ（７）ＰＭＯＳｌｌｌのドレイン電
流によってＰＭＯ３１１２のトレイン電流が決まる。Ｐ
ＭＯ３Ｉ　１１のトレイン電流は、ＬＰＦ６３の出力電
圧Ｖｏにより決まるＮＭＯ３１１３のトレイン電流と、
バイアス電圧ＶＢにより決まるＮＭＯ３１１６のドレイ
ン電流と、同じくバイアス電圧ＶＢにより電流値が決ま
りその電流を流すか否かをインバータ１６１の出力、比
較信号ＵＰ、ＤＮによりそれぞれ制御されるＮＭＯ８１
７２，１１８，１１７の各ドレイン電流との、合成電流
である。
基準周波数信号φ０と分周信号φ／Ｎの位相が一致して
いる時、ＮＭＯ８１１７のドレイン電流は流れ、ＮＭＯ
８１１８のドレイン電流は流れない。基準周波数信号φ
０より分周信号φ／Ｎの位相が遅れている時、ＮＭＯ８
１１７，１１８共にドレイン電流が流れて電圧制御発振
回路１１０の出力信号φの発振周波数ｆを高くし、分周
信号φ／Ｎの位相を進めるように動作する。また、その
逆に基準周波数信号φ０より分周信号φ／Ｎの位相が進
んでいる時、ＮＭＯ８１１７，１１８共にドレイン電流
が流れず、電圧制御発振回路１１０の出力信号φの発振
周波数ｆを低くし、分周信号φ／Ｎの位相を遅らせるよ
うに動作させる。
また、ＬＰＦ６３の出力電圧■０は、基準周波数信号φ
０より分周信号φ／Ｎの位相が遅れている時は徐々に電
圧が上がり、ＮＭＯ８１１３のドレイン電流を増加させ
るように動作する。これに対して位相が進んでいる時は
、徐々に電圧が下がり、ＮＭＯ８１１３のドレイン電流
を減少させるように動作する。
ＬＰＦ６３の出力電圧Ｖｏが、インバータ１６１のスレ
ッショルド電圧（即ち、基準電圧）よりも低い時、イン
バータ１６１の出力は“Ｈ”レベルとなり、ＰＭＯ８１
７１がオフしてＮＭＯ８Ｉ７２のドレイン電流が流れな
くなり、電圧制御発振回路１１０の出力信号φの発振周
波数ｆは低くなる。これに対してＬＰＦ６３の出力電圧
Ｖｏが、インバータ１６１のスレッショルド電圧よりも
高い時、インバータ１６１の出力は“Ｌ”レベルとなり
、ＰＭＯ３１７１がオンしてＮＭＯ３１７２のドレイン
電流が流れ、電圧制御発振回路１１０の出力信号φの発
振周波数ｆは高くなる。
以上のような動作により、ＰＬＬ回路は、基準周波数信
号φ○と分周信号φ／Ｎが一致するように動作し、電圧
制御発振回路１１０の発振周波数はｆ。に一定に保たれ
る。
ここで、例えば電圧検出回路１６０を構成するインバー
タ１６１の入力電圧が、低い方から高い方へ変化する時
のスレッショルド電圧（即ち、第２の基準電圧）をＶρ
ｈ、入力電圧が高い方から低い方へ変化する時のスレッ
ショルド電圧（即ち、第１の基準電圧）をｖｈ、ｏとし
た時に、ｖｈρよりＶｌ　ｈを高く設定したとする。
ＬＰＦ６３の出力電圧Ｖｏがインバータ１６１のスレッ
ショルド電圧Ｖ、ｌ！ｈを越えずに動作している時、イ
ンバータ１６１は“Ｈ”レベルを出力し、ＰＭＯ３１７
１はオフになってＮＭＯ８１７２のドレイン電流が流れ
ない。これにより、電圧制御発振回路の発振周波数ｆは
低い状態になり、第４図に示す直線ＦＴＹ２のＡＯのよ
うな入力電圧■〇−発振周波数ｆの特性になる。
次に、ＬＰＦ６３の出力電圧Ｖｏが一度インバータ１６
１のスレッショルド電圧ＶΩｈを越えると、インバータ
１６１はパＬルベルを出力し、ＰＭＯ３１７１がオンに
なってＮＭＯ８１７２のドレイン電流が流れる。これに
より、電圧制御発振回路１１０の発振周波数ｆは、ＮＭ
Ｏ８１７２のドレイン電流が流れない時より周波数Δｆ
だけ高い状態になり、第４図に示す直線ＦＴＹ２のＢＯ
のような入力電圧■〇−発振周波数ｆの特性になる。
その後、ＬＰＦ６３の出力電圧Ｖｏがインバータ１６１
のスレッショルド電圧■ｈｇより低くなると、再び第４
図に示す直線ＦＴＹ２のＡの発振特性になる。
半導体集積回路における製造プロセスのバラツキにより
、ＭＯＳＦＥＴの相互コンダクタンスｇ□が大きくなっ
たり、キャパシタ１３１．１３２の容量値が小さくなる
等により、電圧制御発振回路１１０の入力電圧■０に対
して発振周波数でか高くなると、発振特性は第４図の直
線ＦＭＡＸ２のようになる。電圧制御発振回路１１０が
周波数ｆｏで発振するためには入力電圧■０が低い電圧
領域で動作するため、入力電圧Ｖｏはインバータ１６１
のスレッショルド電圧ＶΩｈを越えないので、電圧制御
発振回路１１０は第４図に示すＦＭＡＸ２のＡ１の発振
特性で動作する。
これとは逆に、製造プロセスのバラツキで、ＭＯＳＦＥ
Ｔの相互コンダクタンスｇＩｌＩが小さくなったり、キ
ャパシタ１３１．１３２の容量値が大きくなる等により
、電圧制御発振回路１１０の入力電圧■０に対して発振
周波数ｆが低くなると、発振特性は第４図の直線ＦＭＩ
Ｎ２のようになる。
電圧制御発振回路１１０が周波数ｆ０で発振するために
は入力電圧ＶＯが高い電圧領域で動作するため、入力電
圧ＶＯはインバータ１６１のスレッショルド電圧Ｖ１ｈ
を越えて電圧制御発振回路１１０が第４図に示す直線Ｆ
ＭＩＮ２の８２の発振特性で動作する。
以上のように、本実施例では、ＬＰＦ６３の出力、つま
り電圧制御発振回路１１０の入力電圧■０をインバータ
１６１に入力し、その出力により定電流回路１７０をオ
ン、オフ動作させ、電圧制御発振回路１１０の発振周波
数ｆを、入力電圧■０が低い時には発振周波数を低く、
入力電圧Ｖ。
が高い時には発振周波数を高くするように制御する。こ
れにより、電圧周波数変換利得、つまり第４図の直線Ｆ
ＴＹ２．ＦＭＡＸ２．ＦＭＩＮ２の傾斜は、従来の電圧
制御発振回路のｆ　ｃ　１−　／　Ｖ　ｃのままで、発
振周波数範囲ｆＣをｆ。１＋Δｆに広くすることが可能
となる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
（ｉ）　第１図では、電圧検出回路１６０をインバータ
１６１で構成したが、ヒステリシス特性を持つコンパレ
ータ等を用いて構成しても良い。
（１ｊ）　　第１図の定電流回路１７０において、２Ｍ
Ｏ３１７１を、ＮＭＯ８１７２のソースと接地との間に
接続しても良い。また、この定電流回路１７０は、電流
駆動用のＰＭＯ３１７１と定電流用のＮＭＯ８１７２と
で構成したが、電流駆動用のトランジスタをＮＭＯ８で
、定電流用のトランジスタをＰＭＯ８でそれぞれ構成し
たり、あるいはそれらをバイポーラトランジスタ等で構
成するなど、他の回路構成にすることも可能である。
（ｉｉｉ　＞　　第１図の電圧制御発振回路１１０にお
いて、電圧検出回路１６０及び定電流回路１７０以外の
回路を、バイポーラトランジスタ等の他のトランジスタ
や、ノアゲート（ＮＯＲゲート）等の他のゲート回路等
で構成する等、図示以外の回路で構成することも可能で
ある。
（＋Ｖ）　　上記実施例では電圧制御発振回路１１０を
ＰＬＬ回路に適用した例を説明したが、そのＰＬＬ回路
の構成を図示以外のものに変形したり、あるいは電圧制
御発振回路１１０をＰＬＬ回路以外の他の回路に適用す
ることも可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、電圧検出
回路によって入力電圧のレベルを検出し、その検出信号
によって定電流回路をオン、オフ動作させるようにしな
ので、入力電圧が低い時には発振周波数が低く、入力電
圧が寓い時には発振周波数が高くなり、入力電圧−発振
周波数特性がヒステリシス特性を持つようになる。その
なめ、電圧周波数変換利得を大きくせずに、発振周波数
範囲の広い電圧制御発振回路が得られる。従って、電圧
周波数変換利得を大きくすることに対する外部雑音の影
響や、ジッタの増大といった従来の問題を簡単な回路構
成で、かつ的確に除去することが可能となる。
【図面の簡単な説明】
第１図は本発明の実施例を示す電圧制御発振回路を有す
るＰＬＬ回路の回路図、第２図は従来の電圧制御発振回
路を有するＰＬＬ回路の回路図、第３図は第２図の電圧
周波数特性図、第４図は第１図の電圧周波数特性図であ
る。

Claims (1)

  1. 【特許請求の範囲】 １、入力電圧に対応して動作電流が変化し、該動作電流
    に応じて発振周波数が変化する電圧制御発振回路におい
    て、 電圧降下時の電圧レベル検出用の第１の基準電圧、及び
    電圧上昇時の電圧レベル検出用の第２の基準電圧を有し
    、該第１及び第２の基準電圧と前記入力電圧との比較を
    行ってそれに応じた論理レベルの検出信号を出力する電
    圧検出回路と、前記検出信号によりオン、オフ動作して
    前記動作電流を一定電流値だけ変化させる定電流回路と
    を、 設けたことを特徴とする電圧制御発振回路。 ２、請求項１記載の電圧制御発振回路において、前記定
    電流回路は、前記検出信号を制御入力とする電流駆動ト
    ランジスタと、前記電流駆動トランジスタに直列接続さ
    れた定電流トランジスタとで、構成した電圧制御発振回
    路。
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