JPH06343022A - 電圧制御発振回路 - Google Patents

電圧制御発振回路

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JPH06343022A
JPH06343022A JP5130380A JP13038093A JPH06343022A JP H06343022 A JPH06343022 A JP H06343022A JP 5130380 A JP5130380 A JP 5130380A JP 13038093 A JP13038093 A JP 13038093A JP H06343022 A JPH06343022 A JP H06343022A
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source
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Takumi Miyashita
工 宮下
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Fujitsu Ltd
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Abstract

(57)【要約】 【目的】ＭＰＵや、ＤＳＰに設けられる内部クロック信
号発生回路を構成する場合等に使用される電圧制御発振
回路に関し、制御電圧の電圧値の可変範囲を大きくする
ことができるようにし、発振周波数範囲を拡大する。 【構成】電圧制御電流源４１を擬似抵抗回路４３を設け
て構成すると共に、擬似抵抗回路７０〜７２を負荷素子
としてなるインバータ６４〜６６をリング状に接続して
なるリング発振回路６３を設け、このリング発振回路６
３をウイルソンのカレントミラー回路５４の出力側回路
５６を電流源として駆動する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＰＵ（マイクロ・プ
ロセッサ・ユニット）や、ＤＳＰ（デジタル信号処理Ｌ
ＳＩ）に設けられる内部クロック信号発生回路を構成す
る場合などに使用される電圧制御発振回路（voltage co
ntrolled oscillator：ＶＣＯ）に関する。
【０００２】
【従来の技術】従来、この種の電圧制御発振回路とし
て、図８にその回路図を示すようなものが提案されてい
る。
【０００３】この電圧制御発振回路は、ＧaＡs（ガリウ
ム・ヒ素）集積回路によって構成されるものであり、図
中、１は発振回路部、２は発振回路部１の発振出力を取
り出す出力回路部である。
【０００４】ここに、発振回路部１において、３は制御
電圧Ｖcによって出力電流Ｉ0の電流値が制御される電圧
制御電流源であり、４は制御電圧Ｖcが入力される制御
電圧入力端子、５はデプリーション型のＭＥＳ ＦＥＴ
（metal semiconductor ＦＥＴ）である。
【０００５】また、６は電圧制御電流源３の出力電流Ｉ
0によって発振周波数が制御されるリング発振回路であ
り、７は電源電圧ＶＤＤ、例えば、５［Ｖ］を供給する
ＶＤＤ電源線である。
【０００６】また、８〜１０はインバータであり、１１
〜１３は負荷素子をなすデプリーション型のＭＥＳ Ｆ
ＥＴ、１４〜１６は駆動素子をなすエンハンスメント型
のＭＥＳ ＦＥＴである。なお、１７〜１９は遅延素子
をなすキャパシタである。
【０００７】また、出力回路部２において、２０はリン
グ発振回路６から出力される発振出力をレベル変換する
ためのレベル変換回路であり、２１〜２３はショットキ
ー・ダイオード、２４はデプリーション型のＭＥＳ Ｆ
ＥＴである。
【０００８】また、２５はインバータであり、２６はＶ
ＤＤ電源線、２７は負荷素子をなすデプリーション型の
ＭＥＳ ＦＥＴ、２８は駆動素子をなすエンハンスメン
ト型のＭＥＳ ＦＥＴである。
【０００９】ここに、図９は、この電圧制御発振回路の
動作特性を示す図であり、実線２９は、リング発振回路
６の発振周波数の制御電圧Ｖcに対する変化、実線３０
はリング発振回路６から出力される発振出力の中心レベ
ルの制御電圧Ｖcに対する変化を示している。
【００１０】
【発明が解決しようとする課題】ここに、図８に示す従
来の電圧制御発振回路においては、リング発振回路６を
インバータ８〜１０を、いわゆるＥＤインバータで構成
しているため、電源電圧ＶＤＤの変動に弱く、電源電圧
ＶＤＤの変動によって、発振周波数が大きく変動してし
まうという問題点があった。
【００１１】また、リング発振回路６の発振周波数を制
御する電圧制御電流源３を１個のデプリーション型のＭ
ＥＳ ＦＥＴ５のみで構成しているため、制御電圧Ｖcの
電圧値を０.４〜０.８［Ｖ］に上げると、ＭＥＳ ＦＥ
Ｔ５のゲート・ソース間に電流が流れてしまう。このた
め、制御電圧Ｖcの電圧値を大きく変化させることがで
きず、発振周波数範囲を大きくすることができないとい
う問題点があった。
【００１２】また、出力回路部２にショットキー・ダイ
オード２１〜２３を使用したレベル変換回路を設けてい
るので、リング発振回路６の発振出力の中心レベルが変
動すると、ショットキー・ダイオード２１〜２３がオフ
状態となり、発振出力を得ることができなくなる場合が
あるという問題点があった。
【００１３】本発明は、かかる点に鑑み、制御電圧の電
圧値の許容可変範囲を大きくすることができるように
し、発振周波数範囲を拡大することができるようにした
電圧制御発振回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の原理を示
す回路図であり、図中、３１は高電圧側の電源電圧ＶＤ
Ｄを供給するＶＤＤ電源線、３２は低電圧側の電源電圧
ＶＳＳを供給するＶＳＳ電源線である。
【００１５】また、３３は制御電圧Ｖcが入力される制
御電圧入力端子、３４は制御電圧Ｖcの電圧値によって
電流源としての電流Ｉ0の電流値が制御される電圧制御
電流源、３５はカレントミラー回路である。
【００１６】なお、カレントミラー回路３５において、
３６は電圧制御電流源３４による電流Ｉ0が入力される
入力側回路、３７は電流Ｉ0に対応した電流Ｉ1が流れる
ようにされた出力側回路である。
【００１７】また、３８はカレントミラー回路３５の出
力側回路３７を電流源とし、この出力側回路３７による
電流Ｉ1の電流値により発振周波数が制御される発振回
路、３９は発振回路３８の発振出力を取り出すための出
力回路である。
【００１８】即ち、本発明による電圧制御発振回路は、
制御電圧Ｖcの電圧値によって電流源としての電流Ｉ0の
電流値が制御される電圧制御電流源３４と、この電圧制
御電流源３４による電流Ｉ0が入力側回路３６に供給さ
れるカレントミラー回路３５と、このカレントミラー回
路３５の出力側回路３７を電流源とし、このカレントミ
ラー回路３５の出力側回路３７による電流Ｉ1の電流値
によって発振周波数が制御される発振回路３８と、この
発振回路３８の発振出力を取り出す出力回路３９とを設
けて構成されるというものである。
【００１９】
【作用】本発明では、発振回路３８は、カレントミラー
回路３５の出力側回路３７を電流源とし、この出力側回
路３７による電流Ｉ1の電流値によって発振周波数が制
御されるように構成されているが、カレントミラー回路
３５は、入力側回路３６に供給される電流Ｉ0の可変範
囲を大きくしても、出力側回路３７には対応する電流Ｉ
1を流すことができる。
【００２０】この結果、電圧制御電流源３４に入力され
る制御電圧Ｖcの許容可変範囲を大きくすることができ
るように構成することができ、これによって、発振周波
数範囲を拡大することができる。
【００２１】
【実施例】以下、図２〜図７を参照して、本発明の第１
実施例、第２実施例及び応用例について説明する。
【００２２】第１実施例・・図２〜図４ 図２は本発明の第１実施例を示す回路図である。図中、
４０は電源電圧ＶＤＤ、例えば、５［Ｖ］を供給するＶ
ＤＤ電源線、４１は電圧制御電流源である。
【００２３】この電圧制御電流源４１において、４２は
制御電圧Ｖcが入力される制御電圧入力端子、４３は入
力トランジスタをなすデプリーション型のＭＥＳ ＦＥ
Ｔである。
【００２４】また、４４は直線的な電流−電圧特性を有
する純粋な抵抗と等価と見なせる擬似抵抗回路（抵抗等
価回路）であり、４５〜５２はデプリーション型のＭＥ
ＳＦＥＴ、５３はエンハンスメント型のＭＥＳ ＦＥＴ
である。
【００２５】なお、エンハンスメント型のＭＥＳ ＦＥ
Ｔ５３に代えて、同様に接続されるデプリーション型の
ＭＥＳ ＦＥＴを設けるようにすることもできる。
【００２６】また、５４はウイルソンのカレントミラー
回路であり、５５は電圧制御電流源４１による電流Ｉ0
が入力される入力側回路、５６は電流Ｉ0と同一の電流
値を有する電流Ｉ1が流れるようにされた出力側回路で
ある。
【００２７】なお、５７〜６２はエンハンスメント型の
ＭＥＳ ＦＥＴであり、ウイルソンのカレントミラー回
路５４は、段数を増加する程、即ち、入力側回路５５及
び出力側回路５６のエンハンスメント型のＭＥＳ ＦＥ
Ｔを増加する程、電流特性を良くすることができる。
【００２８】また、６３はウイルソンのカレントミラー
回路５４の出力側回路５６を電流源として、このウイル
ソンのカレントミラー回路５４の出力側回路５６による
電流Ｉ1によって発振周波数が制御されるリング発振回
路６３であり、このウイルソンのカレントミラー回路５
４の出力側回路５６と、リング発振回路６３とで、いわ
ゆる電流飢餓型発振回路が構成されている。
【００２９】また、リング発振回路６３において、６４
〜６６はインバータであり、６７〜６９は駆動素子をな
すエンハンスメント型のＭＥＳ ＦＥＴ、７０〜７２は
直線的な電流−電圧特性を有する純粋な抵抗と等価と見
なせる擬似抵抗回路であり、それぞれ、エンハンスメン
ト型のＭＥＳ ＦＥＴ６７〜６９の負荷素子をなしてい
る。
【００３０】ここに、擬似抵抗回路７０〜７２は、同一
の回路構成とされており、図３に示すように構成されて
いる。図中、７３〜７８はデプリーション型のＭＥＳ
ＦＥＴ、７９はエンハンスメント型のＭＥＳ ＦＥＴで
ある。
【００３１】また、図２において、８０〜８２はデプリ
ーション型のＭＥＳ ＦＥＴからなるミラー容量をなす
キャパシタである。
【００３２】また、８３は出力回路であり、８４はバッ
ファ回路である。このバッファ回路８４において、８
５、８６はインバータであり、８７、８８は駆動素子を
なすエンハンスメント型のＭＥＳ ＦＥＴ、８９、９０
はエンハンスメント型のＭＥＳＦＥＴ８７、８８の負荷
をなす擬似抵抗回路である。
【００３３】これら擬似抵抗回路８９、９０は、同一の
回路構成とされており、擬似抵抗回路７０〜７２と同様
に、図３に示すように構成されている。
【００３４】また、９１はレベル変換回路であり、９
２、９３はエンハンスメント型のＭＥＳ ＦＥＴ、９４
〜９７は擬似抵抗回路である。これら擬似抵抗回路９４
〜９７は、同一の回路構成とされており、擬似抵抗回路
７０〜７２と同様に、図３に示すように構成されてい
る。
【００３５】また、９８はカレントミラー回路であり、
９９、１００はエンハンスメント型のＭＥＳ ＦＥＴで
ある。
【００３６】また、１０１はインバータであり、１０２
は駆動素子をなすエンハンスメント型のＭＥＳ ＦＥ
Ｔ、１０３はエンハンスメント型のＭＥＳ ＦＥＴ１０
２の負荷をなす擬似抵抗回路である。
【００３７】この擬似抵抗回路１０３は、擬似抵抗回路
７０〜７２と同様に、図３に示すように構成されてい
る。なお、１０４は、この第１実施例の発振出力が出力
される発振出力端子である。
【００３８】ここに、図４は、この第１実施例の動作を
示す波形図であり、制御電圧入力端子４２に入力される
制御電圧Ｖcと発振出力出力端子１０４に出力される発
振出力との関係を示している。
【００３９】この第１実施例においては、制御電圧入力
端子４２に入力される制御電圧Ｖcが電圧制御電流源４
１により電流に変換され、制御電圧Ｖcの電圧値に対応
した電流Ｉ0が電圧制御電流源４１から出力される。
【００４０】この結果、ウイルソンのカレントミラー回
路５４の出力側回路５６には、電流Ｉ0と同一の電流値
を有する電流Ｉ1が流れ、リング発振回路６３において
は、この電流Ｉ1の電流値に対応した発振周波数の発振
出力を出力する。
【００４１】そして、リング発振回路６３から出力され
る発振出力は、バッファ回路８４、レベル変換回路９
１、インバータ１０１を介して、この第１実施例の電圧
制御発振回路の発振出力として出力される。
【００４２】ここに、この第１実施例においては、電圧
制御電流源４１の入力トランジスタをデプリーション型
のＭＥＳ ＦＥＴ４３で構成しているが、このデプリー
ション型のＭＥＳ ＦＥＴ４３のソースに直線的な電流
−電圧特性を有する純粋の抵抗と等価と見なせる擬似抵
抗回路を接続しており、また、ウイルソンのカレントミ
ラー回路５４の入力側は低インピーダンスであり、実質
的に定電圧と見なすことができるので、制御電圧Ｖcの
許容可変範囲を大きくしても、電圧−電流変換は、良好
に行われ、制御電圧Ｖcに対応した電流Ｉ1を得ることが
できる。
【００４３】また、この第１実施例においては、この電
圧制御電流源４１による電流Ｉ0をウイルソンのカレン
トミラー回路５４の入力側回路５５に供給し、このウイ
ルソンのカレントミラー回路５４の出力側回路５６を電
流源として、リング発振回路６３を駆動するようにして
いるが、ウイルソンのカレントミラー回路５４において
は、入力側回路５５に供給する電流Ｉ0を大きく可変し
ても、電流Ｉ0と同一の電流値を有する電流Ｉ1を出力側
回路５６に流すことができる。
【００４４】したがって、この第１実施例によれば、制
御電圧Ｖcの電圧値の許容可変範囲を大きくすることが
でき、発振周波数の範囲を拡大することができる。
【００４５】また、この第１実施例においては、リング
発振回路６３を構成するインバータ６４〜６６を構成す
る負荷素子として、直線的な電流−電圧特性を有する純
粋の抵抗と等価と見なせる擬似抵抗回路７０〜７２を設
けているので、電源電圧ＶＤＤの変動による発振周波数
の変動を低減化することができる。
【００４６】また、この第１実施例においては、リング
発振回路６３の出力をバッファ回路８４と、ソース・ホ
ロア回路をなすエンハンスメント型のＭＥＳ ＦＥＴ９
２、９３、擬似抵抗回路９４〜９７及びカレントミラー
回路９８からなるレベル変換回路９１と、インバータ１
０１とを介して取り出すようにしているので、大振幅の
発振出力を得ることができる。
【００４７】なお、この場合、ソース・ホロア回路をな
すエンハンスメント型のＭＥＳ ＦＥＴ９２、９３、擬
似抵抗回路９４〜９７を構成するデプリーション型のＭ
ＥＳＦＥＴ及びカレントミラー回路９８を構成するエン
ハンスメント型のＭＥＳ ＦＥＴ９９、１００によっ
て、発振出力の電圧が分散されるので、ショットキー・
ゲートがＯＮすることによる異常動作を防ぐことができ
る。
【００４８】第２実施例・・図５、図６ 図５は本発明の第２実施例を示す回路図である。この第
２実施例においては、電圧制御電流源４１については、
第１実施例と同様に構成されている。
【００４９】図中、１０５は２段構成のカレントミラー
回路であり、１０６は電圧制御電流源４１による電流Ｉ
0が入力される入力側回路、１０７〜１１０は電流Ｉ0と
同一の電流値を有する電流Ｉ1が流れるようにされた出
力側回路である。
【００５０】なお、１１１〜１２０はエンハンスメント
型のＭＥＳ ＦＥＴであり、このカレントミラー回路１
０５は、段数を増加する程、即ち、入力側回路１０６及
び出力側回路１０７〜１１０のエンハンスメント型のＭ
ＥＳ ＦＥＴを増加する程、電流特性を良くすることが
できる。
【００５１】また、１２１はリング発振回路であり、１
２２〜１２５はカレントミラー回路１０５の出力側回路
１０７〜１１０を電流源とする差動回路（フリーディフ
ァレンシャル・インバータ）である。
【００５２】これら差動回路１２２〜１２５において、
１２６〜１３３は駆動素子をなすエンハンスメント型の
ＭＥＳ ＦＥＴ、１３４〜１４１は直線的な電流−電圧
特性を有する純粋な抵抗と等価と見なせる擬似抵抗回路
である。
【００５３】これら擬似抵抗回路１３４〜１４１は、そ
れぞれ、エンハンスメント型のＭＥＳ ＦＥＴ１２６〜
１３３の負荷素子をされており、図３に示すように構成
されている。
【００５４】また、１４２〜１４９は振幅制限回路を構
成するデプリーション型のＭＥＳＦＥＴからなるダイオ
ードである。
【００５５】即ち、このリング発振回路１２１は、カレ
ントミラー回路１０５の出力側回路１０７〜１１０をそ
れぞれ固有の電流源とする差動回路１２２〜１２５をリ
ング状に接続して構成されてなるものである。
【００５６】また、１５０は出力回路であり、第１実施
例が設けるレベル変換回路９１及びインバータ１０１を
設けて構成されている。
【００５７】ここに、図６は、この第２実施例の動作を
示す波形図であり、制御電圧入力端子４２に入力される
制御電圧Ｖcと発振出力端子１０４に出力される発振出
力との関係を示している。
【００５８】この第２実施例においては、制御電圧入力
端子４２に入力される制御電圧Ｖcが電圧制御電流源４
１により電流に変換され、制御電圧Ｖcの電圧値に対応
した電流Ｉ0が電圧制御電流源４１から出力される。
【００５９】この結果、カレントミラー回路１０５の出
力側回路１０７〜１１０には、電流Ｉ0と同一の電流値
を有する電流Ｉ1が流れ、リング発振回路１２１におい
ては、この電流Ｉ1の電流値に対応した発振周波数の発
振出力を出力する。
【００６０】そして、このリング発振回路１２１から出
力される発振出力は、レベル変換回路９１、インバータ
１０１を介して、この第２実施例の電圧制御発振回路の
発振出力として出力される。
【００６１】ここに、この第２実施例においても、電圧
制御電流源として、第１実施例と同様の電圧制御電流源
４１を設けており、また、カレントミラー回路１０５の
入力側は低インピーダンスであり、実質的に定電圧と見
なすことができるので、制御電圧Ｖcの許容可変範囲を
大きくしても、電圧−電流変換は、良好に行われ、制御
電圧Ｖcに対応した電流Ｉ1を得ることができる。
【００６２】また、この第２実施例においては、この電
圧制御電流源４１による電流Ｉ0をカレントミラー回路
１０５の入力側回路１０６に供給し、このカレントミラ
ー回路１０５の出力側回路１０７〜１１０を電流源とし
て、リング発振回路１２１を駆動するようにしている
が、ここに、カレントミラー回路１０５においては、入
力側回路１０６に供給する電流Ｉ0を大きく可変して
も、電流Ｉ0と同一の電流値を有する電流Ｉ1を出力側回
路１０７〜１１０に流すことができる。
【００６３】したがって、この第２実施例によれば、制
御電圧Ｖcの電圧値の許容可変範囲を大きくすることが
でき、発振周波数の範囲を拡大することができる。
【００６４】また、この第２実施例においては、リング
発振回路１２１を構成する差動回路１２２〜１２５を構
成する負荷素子として、直線的な電流−電圧特性を有す
る純粋の抵抗と等価と見なせる擬似抵抗回路１３４〜１
４１を設けているので、電源電圧ＶＤＤの変動による発
振周波数の変動を低減化することができる。
【００６５】また、この第２実施例においては、差動回
路１２２〜１２５をリング状に接続してなるリング発振
回路１２１を設けると共に、このリング発振回路１２１
の同一位相の発振出力をソース・ホロア回路をなすエン
ハンスメント型のＭＥＳ ＦＥＴ９２、９３の両方に供
給し、これらエンハンスメント型のＭＥＳ ＦＥＴ９
２、９３、擬似抵抗回路９４〜９７及びカレントミラー
回路９８からなるレベル変換回路９１と、インバータ１
０１とを介して発振出力を取り出すようにしているの
で、大振幅の発振出力を得ることができると共に、第１
実施例よりも周波数範囲を広げることができる。
【００６６】なお、この場合、ソース・ホロア回路をな
すエンハンスメント型のＭＥＳ ＦＥＴ９２、９３、擬
似抵抗回路９４〜９７を構成するデプリーション型のＭ
ＥＳＦＥＴ及びカレントミラー回路９８を構成するエン
ハンスメント型のＭＥＳ ＦＥＴ９９、１００によっ
て、発振出力の電圧が分散されるので、ショットキー・
ゲートがＯＮすることによる異常動作を防ぐことができ
る。
【００６７】応用例・・図７ 本発明の実施例の応用例を示す図であり、ＭＰＵのＰＬ
Ｌ（位相同期ループ）回路からなる内部クロック信号発
振回路に適用した場合を示している。
【００６８】図中、１５１はＭＰＵチップ本体、１５２
は参照クロック信号が入力される参照クロック入力端
子、１５３は位相比較器、１５４はチャージポンプ回
路、１５５はループ・フィルタ、１５６は本発明の実施
例（第１実施例又は第２実施例）の電圧制御発振回路
（ＶＣＯ）、１５７は１／２分周器、１５８は１／４分
周器である。
【００６９】なお、上述の実施例においては、ＭＥＳ
ＦＥＴを使用して構成した場合について説明したが、本
発明は、ＭＥＳ ＦＥＴ以外の化合物半導体トランジス
タやＭＯＳ ＦＥＴを使用して構成することもできる。
【００７０】
【発明の効果】本発明によれば、発振回路（３８）は、
カレントミラー回路（３５）の出力側回路（３７）を電
流源とし、この出力側回路（３７）による電流（Ｉ1）
の電流値によって発振周波数が制御されるように構成さ
れているが、カレントミラー回路（３５）は、入力側回
路（３６）に供給される電流（Ｉ0）の可変範囲を大き
くしても、出力側回路（３７）には対応する電流
（Ｉ1）を流すことができるので、この結果、電圧制御
電流源（３４）に入力される制御電圧（Ｖc）の許容可
変範囲を大きくすることができるように構成することが
でき、これにより、発振周波数範囲を拡大することがで
きる。
【図面の簡単な説明】
【図１】本発明の原理を示す回路図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】本発明の第１実施例が備える擬似抵抗回路の構
成例を示す回路図である。
【図４】本発明の第１実施例の動作を示す波形図であ
る。
【図５】本発明の第２実施例を示す回路図である。
【図６】本発明の第２実施例の動作を示す波形図であ
る。
【図７】本発明の実施例の応用例を示す回路図である。
【図８】従来の電圧制御発振回路の一例を示す回路図で
ある。
【図９】図８に示す従来の電圧制御発振回路の動作特性
を示す図である。
【符号の説明】
３１ ＶＤＤ電源線 ３２ ＶＳＳ電源線 ３３ 制御電圧（Ｖc）入力端子 ３４ 電圧制御電流源 ３５ カレントミラー回路 ３６ カレントミラー回路の入力側回路 ３７ カレントミラー回路の出力側回路 ３８ 発振回路 ３９ 出力回路

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】制御電圧（Ｖc）の電圧値によって電流源
    としての電流（Ｉ0）の電流値が制御される電圧制御電
    流源（３４）と、この電圧制御電流源（３４）による電
    流Ｉ0が入力側回路（３６）に供給されるカレントミラ
    ー回路（３５）と、このカレントミラー回路（３５）の
    出力側回路（３７）を電流源とし、このカレントミラー
    回路（３５）の出力側回路（３７）による電流（Ｉ1）
    の電流値によって発振周波数が制御される発振回路（３
    ８）と、この発振回路（３８）の発振出力を取り出す出
    力回路（３９）とを設けて構成されていることを特徴と
    する電圧制御発振回路。
  2. 【請求項２】前記発振回路（３８）は、前記カレントミ
    ラー回路（３５）の出力側回路（３７）を電流源を共用
    し、負荷素子として、特性上、純粋な抵抗と見なせる擬
    似抵抗回路を有してなる奇数個のインバータをリング状
    に接続してなるリング発振回路により構成されているこ
    とを特徴とする請求項１記載の電圧制御発振回路。
  3. 【請求項３】前記出力回路（３９）は、負荷素子とし
    て、特性上、純粋な抵抗と見なせる第１の擬似抵抗回路
    を有してなり、前記発振回路（３８）の発振出力が入力
    される第１のインバータと、負荷素子として、特性上、
    純粋な抵抗と見なせる第２の擬似抵抗回路を有してな
    り、前記第１のインバータの出力が入力される第２のイ
    ンバータとからなるバッファ回路と、ソースを、特性
    上、純粋な抵抗と見なせる第３の擬似抵抗回路を介して
    又は直接、高電圧側の電源電圧を供給する電源線に接続
    され、ゲートに前記第１のインバータの出力が供給され
    る第１のエンハンスメント型の化合物半導体トランジス
    タと、ソースを、特性上、純粋な抵抗と見なせる第４の
    擬似抵抗回路を介して又は直接、前記高電圧側の電源電
    圧を供給する電源線に接続され、ゲートに前記第２のイ
    ンバータの出力が供給される第２のエンハンスメント型
    の化合物半導体トランジスタと、一端を前記第１のエン
    ハンスメント型の化合物半導体トランジスタのソースに
    接続された、特性上、純粋な抵抗と見なせる第５の擬似
    抵抗回路と、一端を前記第２のエンハンスメント型の化
    合物半導体トランジスタのソースに接続された、特性
    上、純粋な抵抗と見なせる第６の擬似抵抗回路と、入力
    側回路の電流路の上流側端部を前記第５の擬似抵抗回路
    の他端に接続され、出力側回路の電流路の上流側端部を
    前記第６の擬似抵抗回路の他端に接続されたカレントミ
    ラー回路とからなるレベル変換回路と、負荷素子とし
    て、特性上、純粋な抵抗と見なせる第７の擬似抵抗回路
    を有してなり、前記第６の擬似抵抗回路の他端の電圧が
    入力される第３のインバータとを設けて構成されている
    ことを特徴とする請求項２記載の電圧制御発振回路。
  4. 【請求項４】前記カレントミラー回路（３５）は、出力
    側回路（３７）として、複数の出力側回路を有し、前記
    発振回路（３８）は、前記複数の出力側回路のそれぞれ
    を固有の電流源とし、負荷素子として、特性上、純粋な
    抵抗と見なせる擬似抵抗回路を有してなる複数個の差動
    回路をリング状に接続してなるリング発振回路により構
    成されていることを特徴とする請求項１記載の電圧制御
    発振回路。
  5. 【請求項５】前記出力回路（３９）は、ソースを、特性
    上、純粋な抵抗と見なせる第１の擬似抵抗回路を介して
    又は直接、高電圧側の電源電圧を供給する電源線に接続
    され、ゲートに前記発振回路（３８）の発振出力が供給
    される第１のエンハンスメント型の化合物半導体トラン
    ジスタと、ソースを、特性上、純粋な抵抗と見なせる第
    ２の擬似抵抗回路を介して又は直接、前記高電圧側の電
    源電圧を供給する電源線に接続され、ゲートに前記発振
    回路（３８）の発振出力が供給される第２のエンハンス
    メント型の化合物半導体トランジスタと、一端を前記第
    １のエンハンスメント型の化合物半導体トランジスタの
    ソースに接続された、特性上、純粋な抵抗と見なせる第
    ３の擬似抵抗回路と、一端を前記第２のエンハンスメン
    ト型の化合物半導体トランジスタのソースに接続され
    た、特性上、純粋な抵抗と見なせる第４の擬似抵抗回路
    と、入力側回路の電流路の上流側端部を前記第３の擬似
    抵抗回路の他端に接続され、出力側回路の電流路の上流
    側端部を前記第４の擬似抵抗回路の他端に接続されたカ
    レントミラー回路とからなるレベル変換回路と、負荷素
    子として、特性上、純粋な抵抗と見なせる第５の擬似抵
    抗回路を有してなり、前記第４の擬似抵抗回路の他端の
    電圧が入力される第３のインバータとを設けて構成され
    ていることを特徴とする請求項４記載の電圧制御発振回
    路。
  6. 【請求項６】前記電圧制御電流源（３４）は、ドレイン
    を高電圧側の電源電圧を供給する電源線に接続され、ゲ
    ートに制御電圧（Ｖc）が供給されるデプリーション型
    の化合物半導体トランジスタと、一端を前記デプリーシ
    ョン型の化合物半導体トランジスタのソースに接続され
    た、特性上、純粋な抵抗と見なせる擬似抵抗回路とを設
    けて構成されていることを特徴とする請求項１、２、
    ３、４又は５記載の電圧制御発振回路。
  7. 【請求項７】前記擬似抵抗回路は、ゲートを自己のソー
    スに接続されてなる第１、第２・・・第ｎのデプリーシ
    ョン型の化合物半導体トランジスタと、ドレインを前記
    第１のデプリーション型の化合物半導体トランジスタの
    ドレインに接続され、ゲートを前記第ｎのデプリーショ
    ン型の化合物半導体トランジスタのドレインに接続さ
    れ、ソースを前記第ｎのデプリーション型の化合物半導
    体トランジスタのソースに接続された第ｎ＋１のデプリ
    ーション型の化合物半導体トランジスタ又はエンハンス
    メント型の化合物半導体トランジスタとを設け、前記第
    １のデプリーション型の化合物半導体トランジスタのド
    レインを電流路の最上流側、第ｎのデプリーション型の
    化合物半導体トランジスタのソースを電流路の最下流側
    として構成されていることを特徴とする請求項２、３、
    ４、５又は６記載の電圧制御発振回路。
  8. 【請求項８】前記カレントミラー回路は、１段又は２段
    以上の回路構成とされていることを特徴とする請求項
    １、２、３、４、５、６又は７記載の電圧制御発振回
    路。
  9. 【請求項９】前記カレントミラー回路は、１段又は２段
    以上の回路構成とされたウイルソンのカレントミラー回
    路で構成されていることを特徴とする請求項１、２、
    ３、４、５、６又は７記載の電圧制御発振回路。
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