JPH0936708A - 電圧制御発振器及びｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 制御電圧に対する線形な周波数特性を持ち、
高周波発振可能であり且つ電源電圧の変動に強い電圧制
御発振器を提供する。 【解決手段】 各遅延回路は、電流源と、ソースが前記
電流源に接続された２つのＰＭＯＳと、各ＰＭＯＳとド
レイン同士がそれぞれ接続された２つのＮＭＯＳとによ
り構成される。ＰＭＯＳ１２、ＰＭＯＳ２２及びＰＭＯ
Ｓ３２はリング状に接続され、ＰＭＯＳ１３、ＰＭＯＳ
２３及びＰＭＯＳ３３もまたリング状に接続される。各
ＮＭＯＳのゲートにしきい値電圧以上の制御電圧が印加
されると、各ＰＭＯＳのドレイン電圧は制御電圧に応じ
た周波数で発振する。ＰＭＯＳ３２と３３のドレイン電
圧は位相が１８０度異なるので、差動増幅器５０からは
デューティ比５０％が保証されたクロック信号が出力さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、印加される制御電
圧に応じて発振周波数を変化させる電圧制御発振器に関
する。

【０００２】

【従来の技術】電圧制御発振器とは、発振出力するクロ
ック信号の周波数を印加される制御電圧に応じて変化さ
せる発振器であり、ＰＬＬ回路等に用いられるものであ
る。

【０００３】５〜１０ＭＨｚの高周波帯域では、通常、
バイポーラトランジスタにより構成された電圧制御発振
器が使用されていた。しかし、近年、集積回路の高速化
に伴い、さらに高周波で発振可能な電圧制御発振器のニ
ーズが高まっている。

【０００４】高周波で発振可能な電圧制御発振器とし
て、ＣＭＯＳトランジスタからなるインバータをリング
状に接続したリングカウンタを利用したものがすでに提
案されている。

【０００５】例えば、特開昭６１−２０６３０８に開示
された電圧制御発振器は、２個のＭＯＳＦＥＴを電源間
に直列に接続してなるＭＯＳインバータを奇数列接続し
たリングカウンタにおいて、一方の電源に接続された制
御用のＭＯＳＦＥＴのゲートに制御電圧を印加するもの
である。

【０００６】また、ＵＳＰ５，２８５，１７３に開示さ
れた電圧制御発振器は、差動するＭＯＳトランジスタを
備えた複数の遅延回路がリング状に接続されたものであ
り、各遅延回路に供給する電流量により各遅延回路の遅
延時間を制御するものである。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
電圧制御発振器には以下のような問題がある。

【０００８】電圧制御発振器に求められる特性として
は、高周波帯域において動作可能であることの他に、電
源電圧の変動に対して強いこと、制御電圧に対して線形
な周波数特性を持つこと等が挙げられる。

【０００９】電圧制御発振器から出力されるクロック信
号に電源電圧の変動によりジッタ等が発生するとする
と、特にＰＬＬ回路に用いられるような場合には、クロ
ック信号が供給される各機能ブロックに悪影響を及ぼす
ことになるので好ましくない。

【００１０】しかも、１００ＭＨｚ以上の高周波帯域で
はクロック信号の周期は１０ｎｓ以下と非常に短くなる
ため、わずかな周期のずれが各機能ブロックの動作に大
きな影響を与えるので、電源電圧の変動に対しては十分
に考慮する必要がある。

【００１１】しかし、特開昭６１−２０６３０８に開示
の電圧制御発振器では、高周波帯域において動作可能で
はあるが電源電圧の変動に対しては何ら考慮されておら
ず、電源電圧が変動するとＭＯＳインバータの遅延時間
が変化するので発振周波数も変動してしまい、実際の高
周波回路に用いるのには適当ではない。

【００１２】また、ＵＳＰ５，２８５，１７３に開示の
電圧制御発振器では、制御電圧に従って各遅延回路に供
給する電流量を制御することによって発振周波数を制御
しているので、電源電圧の変動に対して発振周波数が影
響を受けやすいという問題がある。

【００１３】以上のような問題に鑑み、本発明は、高周
波帯域において動作可能であり制御電圧に対して線形な
周波数特性を持つと共に、電源電圧の変動に対して強い
電圧制御発振器を提供することを課題とする。

【００１４】

【課題を解決するための手段】前記の課題を解決するた
め、請求項１の発明が講じた解決手段は、印加される制
御電圧に応じた周波数の発振信号を出力する電圧制御発
振器として、リング状に接続されており印加される制御
電圧に従って遅延時間が変化する複数の遅延回路を備
え、前記遅延回路はそれぞれ、電流源と、前記電流源か
ら共に電流が供給され差動する第１の反転回路及び第２
の反転回路とからなるものであり、これにより、第１及
び第２の反転回路のいずれかに電流源から電流が常に供
給されているので、電源電圧が変動しても各遅延回路の
遅延時間は変化せず、発振周波数は電源電圧の変動の影
響を受けない。

【００１５】請求項２の発明では、前記請求項１の電圧
制御発振器において、前記第１の反転回路は、前記電流
源からソースに電流が供給される第１のＦＥＴと、前記
第１のＦＥＴのドレインに接続され且つ前記制御電圧が
印加され、印加された制御電圧に対して線形な電流特性
を持つ第１の制御素子とからなり、前記第２の反転回路
は、前記電流源からソースに電流が供給される第２のＦ
ＥＴと、前記第２のＦＥＴのドレインに接続され且つ前
記制御電圧が印加され、印加された制御電圧に対して線
形な電流特性を持つ第２の制御素子とからなり、各遅延
回路の入力信号は前記第１及び第２のＦＥＴのゲートに
入力される一方、出力信号は前記第１及び第２のＦＥＴ
のドレインから出力されるものとする。

【００１６】請求項２の発明により、発振周波数は遅延
回路の遅延時間に反比例し、遅延時間は第１及び第２の
ＦＥＴの電流値に反比例するので、発振周波数は第１及
び第２のＦＥＴの電流値に比例する。第１及び第２のＦ
ＥＴのドレインに接続されている第１及び第２の制御素
子は制御電圧に対して線形な電流特性を持つため、発振
周波数は印加される制御電圧に比例することになる。し
かも、第１及び第２のＦＥＴは共に電流源からソースに
電流が供給されるので、電源電圧が変化しても電流量が
変化しないため発振周波数が変化しない。

【００１７】また、請求項３の発明では、前記請求項２
の電圧制御発振器において、前記第１及び第２のＦＥＴ
はＰ型ＦＥＴであり、前記第１及び第２の制御素子は、
前記制御電圧がゲートに印加されるＮ型ＦＥＴであるも
のとする。

【００１８】また、請求項４の発明では、前記請求項２
の電圧制御発振器において、前記第１及び第２のＦＥＴ
はＮ型ＦＥＴであり、前記第１及び第２の制御素子は、
前記制御電圧がゲートに印加されるＰ型ＦＥＴであるも
のとする。

【００１９】そして、請求項５の発明では、前記請求項
２の電圧制御発振器において、前記第１の反転回路は、
前記第１の制御素子と並列に接続され、前記第２のＦＥ
Ｔのソース−ドレイン間電流が多いときは抵抗値が小さ
くなる一方前記第２のＦＥＴのソース−ドレイン間電流
が少ないときは抵抗値が大きくなる第１のラッチ素子を
さらに備え、前記第２の反転回路は、前記第２の制御素
子と並列に接続され、前記第１のＦＥＴのソース−ドレ
イン間電流が多いときは抵抗値が小さくなる一方前記第
１のＦＥＴのソース−ドレイン間電流が少ないとき抵抗
値が大きくなる第２のラッチ素子をさらに備えたものと
する。

【００２０】請求項５の発明により、ある遅延回路にお
いて、第１のＦＥＴのソース−ドレイン間電流が多くな
ると第２のＦＥＴに接続された第２のラッチ素子の抵抗
値が小さくなり電流が流れるため、第１及び第２のＦＥ
Ｔは電流源が共通であるので、第１のＦＥＴのソース−
ドレイン間電流が減少し始める。同様に、第２のＦＥＴ
のソース−ドレイン間電流が多くなると第１のＦＥＴに
接続された第１のラッチ素子の抵抗値が小さくなり電流
が流れるため、第２のＦＥＴのソース−ドレイン間電流
が減少し始める。すなわち、第１及び第２のラッチ素子
により、第１及び第２の反転回路の発振がより安定す
る。

【００２１】また、請求項６の発明では、前記請求項５
の電圧制御発振器において、前記第１及び第２のＦＥＴ
はＰ型ＦＥＴであり、前記第１及び第２の制御素子は、
前記制御電圧がゲートに印加されるＮ型ＦＥＴであり、
前記第１のラッチ素子は、前記第２のＦＥＴのドレイン
電圧がゲートに印加されるＮ型ＦＥＴであり、前記第２
のラッチ素子は、前記第１のＦＥＴのドレイン電圧がゲ
ートに印加されるＮ型ＦＥＴであるものとする。

【００２２】また、請求項７の発明では、前記請求項５
の電圧制御発振器において、前記第１及び第２のＦＥＴ
はＮ型ＦＥＴであり、前記第１及び第２の制御素子は、
前記制御電圧がゲートに印加されるＰ型ＦＥＴであり、
前記第１のラッチ素子は、前記第２のＦＥＴのドレイン
電圧がゲートに印加されるＰ型ＦＥＴであり、前記第２
のラッチ素子は、前記第１のＦＥＴのドレイン電圧がゲ
ートに印加されるＰ型ＦＥＴであるものとする。

【００２３】そして、請求項８の発明は、前記請求項２
の電圧制御発振器において、前記遅延回路をｎ個（ｎは
３以上の奇数）備えており、第ｍ段（２≦ｍ≦ｎ）の遅
延回路が有する第１のＦＥＴのゲートには第（ｍ−１）
段の遅延回路が有する第１のＦＥＴのドレイン電圧が印
加されると共に、第ｍ段（２≦ｍ≦ｎ）の遅延回路が有
する第２のＦＥＴのゲートには第（ｍ−１）段の遅延回
路が有する第２のＦＥＴのドレイン電圧が印加され、第
１段の遅延回路が有する第１のＦＥＴのゲートには第ｎ
段の遅延回路が有する第１のＦＥＴのドレイン電圧が印
加されると共に、第１段の遅延回路が有する第２のＦＥ
Ｔのゲートには第ｎ段の遅延回路が有する第２のＦＥＴ
のドレイン電圧が印加されるものとする。

【００２４】また、請求項９の発明は、前記請求項２の
電圧制御発振器において、前記遅延回路をｎ個（ｎは２
以上の偶数）備えており、第ｍ段（２≦ｍ≦ｎ）の遅延
回路が有する第１のＦＥＴのゲートには第（ｍ−１）段
の遅延回路が有する第１のＦＥＴのドレイン電圧が印加
されると共に、第ｍ段（２≦ｍ≦ｎ）の遅延回路が有す
る第２のＦＥＴのゲートには第（ｍ−１）段の遅延回路
が有する第２のＦＥＴのドレイン電圧が印加され、第１
段の遅延回路が有する第１のＦＥＴのゲートには第ｎ段
の遅延回路が有する第２のＦＥＴのドレイン電圧が印加
されると共に、第１段の遅延回路が有する第２のＦＥＴ
のゲートには第ｎ段の遅延回路が有する第１のＦＥＴの
ドレイン電圧が印加されるものとする。

【００２５】さらに、請求項１０の発明は、前記請求項
２の電圧制御発振器において、前記複数の遅延回路の中
の１つが有する第１及び第２のＦＥＴのドレイン電圧を
入力とし、発振信号を出力する差動増幅器をさらに備え
たものとする。

【００２６】請求項１０の発明により、１つの遅延回路
が有する第１のＦＥＴのドレイン電圧と第２のＦＥＴの
ドレイン電圧とは位相が１８０度異なって発振するの
で、差動増幅器により差動をとることにより波形の安定
した発振信号を出力することができる。

【００２７】請求項１１の発明が講じた解決手段は、印
加される制御電圧に応じた周波数の発振信号を出力する
電圧制御発振器を有するＰＬＬ回路として、前記電圧制
御発振器は、リング状に接続されており印加される制御
電圧に従って遅延時間が変化する複数の遅延回路を備え
たものであり、前記遅延回路は、それぞれ、電流源と、
前記電流源から共に電流が供給され差動する第１の反転
回路及び第２の反転回路とからなるものとする。

【００２８】請求項１１の発明により、ＰＬＬ回路の有
する電圧制御発振器の発振周波数は、電源電圧の変動の
影響を受けない。

【００２９】そして、請求項１２の発明では、前記請求
項１１のＰＬＬ回路は、与えられた制御電圧を前記電圧
制御発振器が良好に動作可能である電圧に線形性を保っ
て変更し、変更した電圧を前記電圧制御発振器に出力す
るリミッタ回路をさらに備えたものとする。

【００３０】さらに、請求項１３の発明では、前記請求
項１２のＰＬＬ回路におけるリミッタ回路は、第１の電
流源と、前記第１の電流源からソースに電流が供給され
る第１のＦＥＴと、前記第１の電流源からソースに電流
が供給され且つソースとゲートとが接続された第２のＦ
ＥＴと、第２の電流源と、前記第２の電流源からソース
に電流が供給され且つ前記第２のＦＥＴとゲート同士が
接続された第３のＦＥＴと、前記第２の電流源からソー
スに電流が供給され且つソースとゲートとが接続された
第４のＦＥＴとを備え、前記与えられた制御電圧を前記
第１のＦＥＴのゲートに入力し、前記第４のＦＥＴのゲ
ート電圧を前記電圧制御発振器に出力するものとする。

【００３１】請求項１３の発明により、リミッタ回路か
ら電圧制御発振器に出力される制御電圧も電源電圧の変
動の影響を受けない。

【００３２】

【発明の実施の形態】図１は、電圧制御発振器を備えた
ＰＬＬ回路の構成例を示すブロック図である。図１にお
いて、９０はＰＬＬ回路であり、ＰＬＬ回路９０は位相
比較器９１、ループフィルタ９２、電圧制御発振器９３
及びプログラマブル分周器９４により構成されている。
位相比較器９１は、外部から入力される基準クロック信
号とプログラマブル分周器９４を経て入力される参照ク
ロック信号との位相及び周波数を比較して、その差に比
例した直流信号を出力する。ループフィルタ９２は入力
される信号の高周波数成分を取り除き、制御電圧を出力
する。電圧制御発振器９３は入力される制御電圧に応じ
た周波数のクロック信号を出力する。ここでは基準クロ
ック信号の周波数のＮ倍の周波数を持つクロック信号を
出力する。

【００３３】クロックバッファ９５は電圧制御発振器９
３から出力されるクロック信号を、機能ブロック９６Ａ
及び機能ブロック９６Ｂに分配する。機能ブロック９６
Ａは入力されたクロック信号をＰＬＬ回路９０にフィー
ドバックする。フィードバックされたクロック信号はプ
ログラマブル分周器９４において１／Ｎに分周され、参
照クロック信号として位相比較器９１に入力される。

【００３４】基準クロック信号と参照クロック信号とに
位相差のない場合は、位相比較器９１の出力は０であり
電圧制御発振器９３はそのままの周波数で発振を続け
る。位相差のある場合は、位相比較器９１は位相差に応
じた電圧を出力するので、電圧制御発振器９３の発振周
波数は変更される。この結果、電圧制御発振器９３から
出力されるクロック信号の周波数は一定となる。

【００３５】（第１の実施形態）図２は、本発明の第１
の実施形態に係る電圧制御発振器の構成を示す回路図で
ある。図２において、１０、２０及び３０は遅延回路、
５０は差動増幅器、５５は制御電圧入力端子、５６はク
ロック信号出力端子である。

【００３６】遅延回路１０は、電流源１１、第１のＦＥ
ＴとしてのＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳと
称する）１２及び第２のＦＥＴとしてのＰＭＯＳ１３、
第１の制御素子としてのＮ型ＭＯＳトランジスタ（以
下、ＮＭＯＳと称する）１４及び第２の制御素子として
のＮＭＯＳ１５により構成されている。電流源１１はＰ
ＭＯＳにより構成されており、ＶＤＤに接続されてい
る。ＰＭＯＳ１２及び１３はソースが電流源１１に接続
されている。ＮＭＯＳ１４はドレインがＰＭＯＳ１２の
ドレインと接続されソースが接地されている。ＮＭＯＳ
１５はドレインがＰＭＯＳ１３のドレインと接続されソ
ースが接地されている。また、ＮＭＯＳ１４及びＮＭＯ
Ｓ１５のゲートには制御電圧入力端子５１から入力され
る制御電圧が印加される。

【００３７】遅延回路２０は、遅延回路１０と同様に、
電流源２１、第１のＦＥＴとしてのＰＭＯＳ２２及び第
２のＦＥＴとしてのＰＭＯＳ２３、第１の制御素子とし
てのＮＭＯＳ２４及び第２の制御素子としてのＮＭＯＳ
２５により構成されている。また、遅延回路３０は、遅
延回路２０と同様に、電流源３１、第１のＦＥＴとして
のＰＭＯＳ３２及び第２のＦＥＴとしてのＰＭＯＳ３
３、第１の制御素子としてのＮＭＯＳ３４及び第２の制
御素子としての３５により構成されている。

【００３８】遅延回路１０を構成するＰＭＯＳ１２のド
レイン電圧は遅延回路２０を構成するＰＭＯＳ２２のゲ
ートに印加される。同様に、遅延回路２０を構成するＰ
ＭＯＳ２２のドレイン電圧は遅延回路３０を構成するＰ
ＭＯＳ３２のゲートに印加され、遅延回路３０を構成す
るＰＭＯＳ３２のドレイン電圧は遅延回路１０を構成す
るＰＭＯＳ１２のゲートに印加される。

【００３９】また、遅延回路１０を構成するＰＭＯＳ１
３のドレイン電圧は遅延回路２０を構成するＰＭＯＳ２
３のゲートに印加される。同様に、遅延回路２０を構成
するＰＭＯＳ２３のドレイン電圧は遅延回路３０を構成
するＰＭＯＳ３３のゲートに印加され、遅延回路３０を
構成するＰＭＯＳ３３のドレイン電圧は遅延回路１０を
構成するＰＭＯＳ１３のゲートに印加される。

【００４０】差動増幅器５０は、遅延回路３０を構成す
るＰＭＯＳ３２及びＰＭＯＳ３３のドレイン電圧が入力
され、クロック信号を出力する。図３は、差動増幅器５
０の構成例を示す回路図である。図３において、５１、
５２及び５４はＰＭＯＳ、５３はＮＭＯＳであり、ＮＭ
ＯＳ５３のゲートにＰＭＯＳ３２のドレイン電圧が印加
されると共にＰＭＯＳ５４のゲートにＰＭＯＳ３３のド
レイン電圧が印加され、ＰＭＯＳ５２のドレインからク
ロック信号が出力される。

【００４１】図２に示した電圧制御発振器について、そ
の動作を説明する。

【００４２】各遅延回路を構成するＮＭＯＳのしきい値
電圧をＶthとすると、制御電圧がＶth以下のときは各Ｎ
ＭＯＳのゲート電圧もＶth以下となり、各ＮＭＯＳは非
導通状態となる。したがって、各ＰＭＯＳのドレイン電
圧は一定に保たれ、発振が起こらない。

【００４３】制御電圧がＶth以上のときは各ＮＭＯＳの
ゲート電圧もＶth以上となり、各ＮＭＯＳは導通状態と
なる。このため、各ＮＭＯＳのドレイン−ソース間に電
流が流れる。このとき、各ＮＭＯＳは抵抗成分とみなす
ことができるので各遅延回路を構成するＰＭＯＳのドレ
イン電圧は接続されているＮＭＯＳに流れる電流に応じ
て変化する。

【００４４】ここで、例えば、遅延回路１０において、
ＰＭＯＳ１２及びＰＭＯＳ１３のソースは共に電流源１
１に接続されているので流れる電流量の和は一定であ
る。そのため、ＰＭＯＳ１２に電流が流れてドレイン電
圧が上がったときはＰＭＯＳ１３には電流が流れずドレ
イン電圧は上がらない。また、反対に、ＰＭＯＳ１３に
電流が流れてドレイン電圧が上がったときはＰＭＯＳ１
２には電流が流れずドレイン電圧は上がらない。すなわ
ち、ＰＭＯＳ１２のドレイン電圧とＰＭＯＳ１３のドレ
イン電圧とは逆の動きをする。遅延回路２０及び３０に
おいても同様のことが言える。

【００４５】いま、遅延回路１０におけるＰＭＯＳ１２
に電流が流れてドレイン電圧が上がった状態であるとす
る。ＰＭＯＳ１２のドレイン電圧は遅延回路２０におけ
るＰＭＯＳ２２のゲートに印加されるので、ＰＭＯＳ２
２はゲート電圧がしきい値電圧を越えるために非導通状
態となり電流が遮断される。したがって、ＰＭＯＳ２２
のドレイン電圧が低下する。

【００４６】ＰＭＯＳ２２のドレイン電圧は、遅延回路
３０におけるＰＭＯＳ３２のゲートに印加されるので、
ＰＭＯＳ３２はゲート電圧がしきい値電圧を下回るため
に導通状態となり電流が流れる。したがって、ＰＭＯＳ
３２のドレイン電圧が向上する。

【００４７】さらに、ＰＭＯＳ３２のドレイン電圧は遅
延回路１０におけるＰＭＯＳ１２のゲートに印加される
ので、ＰＭＯＳ１２はゲート電圧がしきい値電圧を越え
るために非導通状態となり電流が遮断される。したがっ
て、ＰＭＯＳ１２のドレイン電圧が低下する。

【００４８】このように、ＰＭＯＳ１２のドレイン電圧
はある周期を持って上下動を繰り返す。すなわち、発振
が生じる。ＰＭＯＳ２２および３２のドレイン電圧もま
た同様に発振する。

【００４９】また、遅延回路１０におけるＰＭＯＳ１
３、遅延回路２０におけるＰＭＯＳ２３、及び遅延回路
３０におけるＰＭＯＳ３３もまた同様に動作するため
に、各ドレイン電圧は同様に発振する。

【００５０】ここで、前述したように、例えば、遅延回
路１０におけるＰＭＯＳ１２及びＰＭＯＳ１３のドレイ
ン電圧は逆の動きをするため位相が１８０度ずれて発振
することになる。同様に、遅延回路２０におけるＰＭＯ
Ｓ２２及びＰＭＯＳ２３のドレイン電圧、遅延回路３０
におけるＰＭＯＳ３２及びＰＭＯＳ３３のドレイン電圧
も位相が１８０度ずれて発振する。

【００５１】図４は、制御電圧による各遅延回路の出力
信号の変化を示す図である。図４において、実線は制御
電圧が低いときの波形、破線は制御電圧が高いときの波
形である。図４から分かるように、制御電圧が高いと発
振周波数が高くなり信号周期が短くなると共に、信号の
振幅が小さくなる。

【００５２】本実施形態に係る電圧制御発振器の特徴
は、電流源を備えたこと及び各遅延回路を差動型にした
ことによって電源電圧の変動による悪影響を防いだ点に
ある。電源電圧の変動には交流的な変動（高周波のノイ
ズ等）と直流的な変動（電圧の瞬時の変化等）とがあ
る。交流的な変動については、電流源を備えたことによ
って発振周波数に対する影響を防止できる。

【００５３】直流的な変動については、電流源を備えた
こと及び各遅延回路を差動型にしたことによって発振周
波数に対する影響を防止できる。例えば、通常のＭＯＳ
インバータに電流源を用いた場合、ＭＯＳトランジスタ
がオンのときしか電流が流れないので、電源電圧が瞬時
に変化したとき、電流源に接続されたＭＯＳインバータ
の端子の電位は不安定になり発振周波数は変動しやす
い。これに対し、差動インバータの場合、電流は常に流
れているので電流源に接続された端子の電位は安定して
おり、電源電圧が瞬時に変化しても発振周波数は変わら
ない。

【００５４】図５は、図２に示した電圧制御発振器にお
ける差動増幅器５０の入出力波形の例を示す図である。
同図中、（ａ）は差動増幅器５０の＋入力における波形
（遅延回路３０におけるＰＭＯＳ３２のドレイン電
圧）、（ｂ）は差動増幅器５０の−入力における波形
（遅延回路３０におけるＰＭＯＳ３３のドレイン電
圧）、（ｃ）は差動増幅器５０から出力されるクロック
信号の波形である。

【００５５】図５に示すように、差動増幅器５０には、
周期Ｔ、振幅Ｖであり、位相が１８０度異なる２つの発
振信号が入力される。入力される２つの信号を基に、差
動増幅器５０は、周期Ｔ、振幅ＶＤＤであり、しかもデ
ューティ比５０％が保証されたクロック信号を出力す
る。

【００５６】図６は、各遅延回路の動作を説明するため
のモデルを表す図である。図６（ａ）はＰＭＯＳのゲー
ト電圧がしきい値電圧を下回りＰＭＯＳが導通状態にな
った場合を表している。Ｉdpは電流源を流れる電流値、
ＩdsはＮＭＯＳのドレイン−ソース間の電流値、Ｒdpは
導通状態におけるＰＭＯＳの内部抵抗値、ＲdsはＮＭＯ
Ｓの内部抵抗値である。また、図６（ｂ）はＰＭＯＳの
ゲート電圧がしきい値電圧を上回りＰＭＯＳが非導通状
態になった場合を表している。Ｉ'ds はＮＭＯＳのドレ
イン−ソース間の電流値である。

【００５７】このようなモデルを考えた場合、発振信号
の周期をＴとすると、 Ｔ／２＝ＣＶ／（Ｉdp−Ｉds） となる。Ｃは遅延回路の出力容量、Ｖは発振信号の振幅
であり、 Ｖ＝ＶＤＤ×Ｒds／（Ｒdp＋Ｒds） となる。

【００５８】ＮＭＯＳのチャネル長が短いとき、短チャ
ネル効果によりゲート電圧とドレイン−ソース間の電流
値とはほぼ比例する。このため、Ｉdp−Ｉdsと制御電圧
とは比例関係となり、この結果、制御電圧と発振周波数
とは線形性が保証される。また、図６（ｃ）は、図６
（ａ）の状態において、電流源が内部抵抗Ｒdp1 を有す
る場合を表すモデルである。図５（ａ）及び（ｂ）に示
した波形において、ＶＤＤ電位とソース電位との差は、
電流源の内部抵抗Ｒdp1 による電圧降下によるものであ
る。

【００５９】なお、図２に示した電圧制御発振器におい
て、基板バイアス効果を防ぐために各ＰＭＯＳの基板を
ソースと共に電流源に接続していても構わない。また、
全てのＰＭＯＳの基板とソースを１つの電流源に共通に
接続しても良い。

【００６０】なお、図２では遅延回路が３個の場合を示
しているが、３以上の奇数個の遅延回路により同様の特
性を持つ電圧制御発振器を構成することが可能である。

【００６１】さらに、偶数個の遅延回路により同様の特
性を持つ電圧制御発振器を構成することも可能である。

【００６２】図７は、本発明の第１の実施形態に係る電
圧制御発振器の他の構成を示す回路図である。図２に示
した電圧制御発振器と異なるのは遅延回路を４個備えて
いる点である。図７において、１０、２０、３０及び４
０は遅延回路、５０は差動増幅器、５５は制御電圧入力
端子、５６はクロック信号出力端子であり、遅延回路１
０、２０及び３０は図２と同様に構成されており、遅延
回路４０も他の遅延回路と同様に、電流源４１、ＰＭＯ
Ｓ４２及び４３、ＮＭＯＳ４４及び４５により構成され
ている。

【００６３】遅延回路４０を構成するＰＭＯＳ４２のゲ
ートには遅延回路３０を構成するＰＭＯＳ３２のドレイ
ン電圧が印加され、ＰＭＯＳ４２のドレイン電圧は遅延
回路１０を構成するＰＭＯＳ１３のゲートに印加され
る。同様に、遅延回路４０を構成するＰＭＯＳ４３のゲ
ートには遅延回路３０を構成するＰＭＯＳ３３のドレイ
ン電圧が印加され、ＰＭＯＳ４３のドレイン電圧は遅延
回路１０を構成するＰＭＯＳ１２のゲートに印加され
る。

【００６４】いま、遅延回路１０におけるＰＭＯＳ１２
に電流が流れて、ドレイン電圧が上がった状態であると
する。ＰＭＯＳ１２のドレイン電圧は、遅延回路２０に
おけるＰＭＯＳ２２のゲートに印加されるので、ＰＭＯ
Ｓ２２はゲート電圧がしきい値電圧を越えるために非導
通状態となり電流が遮断される。したがって、ＰＭＯＳ
２２のドレイン電圧が低下する。

【００６５】ＰＭＯＳ２２のドレイン電圧は、遅延回路
３０におけるＰＭＯＳ３２のゲートに印加されるので、
ＰＭＯＳ３２はゲート電圧がしきい値電圧を下回るため
に導通状態となり電流が流れる。したがって、ＰＭＯＳ
３２のドレイン電圧が向上する。ＰＭＯＳ３２のドレイ
ン電圧は、遅延回路４０におけるＰＭＯＳ４２のゲート
に印加されるので、ＰＭＯＳ４２はゲート電圧がしきい
値電圧を越えるために非導通状態となり電流が遮断され
る。したがって、ＰＭＯＳ４２のドレイン電圧が低下す
る。

【００６６】ＰＭＯＳ４２のドレイン電圧は、遅延回路
１０におけるＰＭＯＳ１３のゲートに印加されるので、
ＰＭＯＳ１３はゲート電圧がしきい値電圧を下回るため
に導通状態となり電流が流れる。したがって、ＰＭＯＳ
１３のドレイン電圧が向上する。このためＰＭＯＳ１２
のドレイン電圧が低下する。

【００６７】このように、ＰＭＯＳ１２のドレイン電圧
はある周期を持って上下動を繰り返す。すなわち発振が
生じる。

【００６８】なお、図７では遅延回路が４個の場合を示
しているが、２以上の偶数個の遅延回路により同様の特
性を持つ電圧制御発振器を構成することが可能である。

【００６９】本実施形態において、遅延回路にインバー
タ等のシングルトランジスタに比べて同相入力抑圧比が
１０倍以上よい差動型の反転回路を用いているために、
その反転動作は高速であり高周波動作が可能である。デ
ジタル性ノイズが重畳された電源に対して、ジッタの少
ない安定した波形を持つ発振信号を出力することができ
る。

【００７０】また、差動アンプと多数ゲートとによる負
帰還巡回ループで反転するために、その反転速度を遅延
回路により調整することができるので発振周波数を調節
することができる。なお、差動アンプと巡回ループとの
組み合わせが負帰還を構成していれば同様の特性を示す
ことはいうまでもない。

【００７１】なお、本実施形態において第１及び第２の
制御素子をＮＭＯＳによって構成したが、本発明はこれ
に限るものではなく、第１及び第２の制御素子は印加さ
れた制御電圧に対して線形な電流特性を持つものであれ
ばよい。

【００７２】（第２の実施形態）図８は、本発明の第２
の実施形態に係る電圧制御発振器の構成を示す回路図で
ある。図８において、１０、２０及び３０は遅延回路、
５０は差動増幅器、５５は制御電圧入力端子、５６はク
ロック信号出力端子であり、図２に示した電圧制御発振
器の構成と同様である。

【００７３】図２に示した電圧制御発振器の構成と異な
るのは、各遅延回路の内部構成である。

【００７４】例えば、遅延回路１０は、ＮＭＯＳ１４の
代わりに第１の制御素子としてのＮＭＯＳ１４ａ及び第
１のラッチ素子としてのＮＭＯＳ１４ｂを備え、ＮＭＯ
Ｓ１５の代わりに第２の制御素子としてのＮＭＯＳ１５
ａ及び第２のラッチ素子としてのＮＭＯＳ１５ｂを備え
ている。ＮＭＯＳ１４ａ及び１４ｂのドレインはＰＭＯ
Ｓ１２のドレインと接続され、ＮＭＯＳ１５ａ及び１５
ｂのドレインはＰＭＯＳ１３のドレインと接続されてい
る。また、ＮＭＯＳ１４ａ及び１５ａのゲートには制御
電圧が印加され、ＮＭＯＳ１４ｂのゲートにはＰＭＯＳ
１３のドレイン電圧が印加され、ＮＭＯＳ１５ｂのゲー
トにはＰＭＯＳ１２のドレイン電圧が印加される。

【００７５】また、遅延回路２０も、ＮＭＯＳ２４の代
わりに第１の制御素子としてのＮＭＯＳ２４ａ及び第１
のラッチ素子としてのＮＭＯＳ２４ｂを備え、ＮＭＯＳ
２５の代わりに第２の制御素子としてのＮＭＯＳ２５ａ
及び第２のラッチ素子としてのＮＭＯＳ２５ｂを備えて
いる。遅延回路３０も、ＮＭＯＳ３４の代わりに第１の
制御素子としてのＮＭＯＳ３４ａ及び第１のラッチ素子
としてのＮＭＯＳ３４ｂを備え、ＮＭＯＳ３５の代わり
に第２の制御素子としてのＮＭＯＳ３５ａ及び第２のラ
ッチ素子としてのＮＭＯＳ３５ｂを備えている。

【００７６】図８に示した電圧制御発振器について、そ
の動作を説明する。

【００７７】各遅延回路を構成するＮＭＯＳのしきい値
電圧をＶthとすると、制御電圧がＶth以下のときはＮＭ
ＯＳ１４ａ、１５ａ、２４ａ、２５ａ、３４ａ、３５ａ
のゲート電圧もＶth以下となり、非導通状態となる。

【００７８】このとき、ＰＭＯＳ１２が導通状態となり
ドレイン電圧が上がると、ＰＭＯＳ２２は非導通状態に
なりドレイン電圧が下がり、このためにＰＭＯＳ３２は
導通状態となりドレイン電圧が上り、ＰＭＯＳ１２は非
導通状態となる。したがって、ＰＭＯＳ１２には電流が
流れなくなる。また、ＰＭＯＳ１２のドレイン電圧が上
ると、ＮＭＯＳ１５ｂのゲート電圧が上り、ＮＭＯＳ１
５ｂは導通状態になる。したがって、ＰＭＯＳ１３に電
流が流れ始める。すなわち、ＰＭＯＳ１２のドレイン電
圧が下がりＰＭＯＳ１３のドレイン電圧が上る。

【００７９】ＰＭＯＳ１３のドレイン電圧が上がると、
ＰＭＯＳ２３は非導通状態になりドレイン電圧が下が
り、このためにＰＭＯＳ３３は導通状態となりドレイン
電圧が上り、ＰＭＯＳ１３は非導通状態となる。したが
って、ＰＭＯＳ１３には電流が流れなくなる。また、Ｐ
ＭＯＳ１３のドレイン電圧が上ると、ＮＭＯＳ１４ｂの
ゲート電圧が上り、ＮＭＯＳ１４ｂは導通状態になる。
したがって、ＰＭＯＳ１２に電流が流れ始める。すなわ
ち、ＰＭＯＳ１２のドレイン電圧が下がりＰＭＯＳ１３
のドレイン電圧が上る。

【００８０】このように、ＰＭＯＳ１２及び１３のドレ
イン電圧は、ある周期を持って上下動を繰り返す。すな
わち、発振が生じる。また、発振する周波数は、制御電
圧の値に関わらず一定である。

【００８１】制御電圧がＶth以上のときは、ＮＭＯＳ１
４ａ、１５ａ、２４ａ、２５ａ、３４ａ、３５ａのゲー
ト電圧もＶth以上となり、導通状態となる。このとき
も、発振が生じる。

【００８２】遅延回路１０におけるＰＭＯＳ１２及びＰ
ＭＯＳ１３のドレイン電圧は逆の動きをするため、位相
が１８０度ずれて発振することになる。同様に、遅延回
路２０におけるＰＭＯＳ２２及びＰＭＯＳ２３のドレイ
ン電圧、遅延回路３０におけるＰＭＯＳ３２及びＰＭＯ
Ｓ３３のドレイン電圧も、位相が１８０度ずれて発振す
る。したがって、図５に示したような信号波形が得ら
れ、差動増幅器５０からはデューティ比５０％が保証さ
れたクロック信号が出力される。

【００８３】本実施形態に係る電圧制御発振器の特徴
は、各遅延回路がラッチ素子を備えた点である。

【００８４】第１の実施形態に係る電圧制御発振器の場
合、制御電圧がある値より高くなると正帰還を起こし発
振を停止してしまう。ところが、本実施形態に係る電圧
制御発振器では、第１の実施形態に係る電圧制御発振器
では発振を停止してしまうような制御電圧でもラッチ素
子の動作によって発振が維持される。

【００８５】図９は、制御電圧が高いときの第１の実施
形態及び本実施形態に係る電圧制御発振器の出力信号を
示す図である。図９において、実線は第１の実施形態の
場合、破線は本実施形態の場合である。図９に示すよう
に、第１の実施形態では発振を停止してしまうような制
御電圧でも本実施形態では発振が維持される。

【００８６】このことから次のようなことがいえる。同
一能力の電流源を用いる場合、ラッチ素子を用いる方が
より高い周波数まで発振可能になる。したがって、本実
施形態に係る電圧制御発振器によると、消費電力を増大
させることなく発振周波数の上限を引き上げることがで
きる。また、特定の周波数で発振させるのに要する消費
電力は、低減される。ラッチ素子を用いなければ、発振
周波数を上げるためには電流源の能力を上げなければな
らない。

【００８７】図１０は、各遅延回路の動作を説明するた
めのモデルを表す図である。図１０（ａ）はＰＭＯＳの
ゲート電圧がしきい値電圧を下回りＰＭＯＳが導通状態
になった場合を表している。ＰＭＯＳ１２、ＮＭＯＳ１
４ａ及び１４ｂを例にとった場合、Ｉdpは電流源を流れ
る電流値、Ｉds1 はＮＭＯＳ１４ａのドレイン−ソース
間の電流値、Ｉds2 はＮＭＯＳ１４ｂのドレイン−ソー
ス間の電流値、Ｒdpは導通状態におけるＰＭＯＳ１２の
内部抵抗値、Ｒds1 はＮＭＯＳ１４ａの内部抵抗値、Ｒ
ds2 はＮＭＯＳ１４ｂの内部抵抗値である。また、図１
０（ｂ）はＰＭＯＳのゲート電圧がしきい値電圧を上回
りＰＭＯＳが非導通状態になった場合を表している。Ｐ
ＭＯＳ１２、ＮＭＯＳ１４ａ及び１４ｂを例にとった場
合、Ｉ'ds1はＮＭＯＳ１４ａのドレイン−ソース間の電
流値、Ｉ'ds2はＮＭＯＳ１４ｂのドレイン−ソース間の
電流値である。

【００８８】このようなモデルを考えた場合、発振信号
の周期をＴとすると、 Ｔ／２＝ＣＶ／（Ｉdp−Ｉds1 −Ｉds2 ） となる。Ｃは遅延回路の出力容量、Ｖは発振信号の振幅
である。

【００８９】ＮＭＯＳのチャネル長が短いとき、短チャ
ネル効果により、ゲート電圧とドレイン−ソース間の電
流値とはほぼ比例する。このため、Ｉdp−Ｉds1 −Ｉds
2 と制御電圧とは比例関係となり、この結果、制御電圧
と発振周波数とは線形性が保証される。

【００９０】なお、図８に示した電圧制御発振器におい
て、基板バイアス効果を防ぐために各ＰＭＯＳの基板を
ソースと共に電流源に接続していても構わない。また、
全てのＰＭＯＳの基板とソースを１つの電流源に共通に
接続しても良い。

【００９１】本実施形態において、遅延回路にインバー
タ等のシングルトランジスタに比べて同相入力抑圧比が
１０倍以上よい差動回路を用いているために、その反転
動作は高速であり高周波動作が可能であり、ディジタル
性ノイズが重畳された電源に対してジッタの少ない安定
した波形を持つ発振信号を出力することができる。ま
た、差動アンプと多数ゲートとによる負帰還巡回ループ
で反転するために、その反転速度を遅延回路により調整
することができるので発振周波数を調節することができ
る。

【００９２】さらに、遅延回路がラッチ素子を備えてい
るため遅延回路の出力電圧振幅が大きく得られ、第１の
実施形態に示した回路よりも低電圧で安定な動作ができ
る点に特徴がある。

【００９３】なお、本実施形態において第１及び第２の
ラッチ素子をＮＭＯＳによって構成したが本発明はこれ
に限るものではなく、第１又は第２のＦＥＴのソース−
ドレイン間電流に従って抵抗値が変化する機能を有して
いる素子であればよい。

【００９４】なお、第１及び第２の実施形態において第
１及び第２のＦＥＴをＰＭＯＳによって構成したが、Ｎ
ＭＯＳによって構成しても同様の効果が得られる。この
場合、例えば第１及び第２の制御素子として制御電圧が
ゲートに印加されるＰＭＯＳを用いればよい。また、第
１及び第２のラッチ素子をＰＭＯＳによって構成すれば
よい。

【００９５】（第３の実施形態）第１及び第２の実施形
態に係る電圧制御発振器には、外部から直接制御電圧が
入力されていた。本発明の第３の実施形態は、外部から
与えられた制御電圧の値を電圧制御発振器に入力する前
に適切な値に変更するリミッタ回路に関するものであ
る。

【００９６】図１１は、本発明の第３の実施形態に係る
リミッタ回路の構成例を示す回路図である。図１１にお
いて、６０は電流源、６１ａ、６１ｂ及び６１ｃはＰＭ
ＯＳ、６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ及び６
２ｆはＮＭＯＳである。また、Ｖinは外部から入力され
る制御電圧、Ｖout は外部に出力される制御電圧であ
る。

【００９７】入力される制御電圧Ｖinは、ＰＭＯＳ６１
ａ及びＮＭＯＳ６２ｅのゲートに印加される。ここで、
電流源６０の電流をＩs とし、ＰＭＯＳ６１ａのしきい
値電圧をＶpth 、ソース−ドレイン間の電流をＩp と
し、ＮＭＯＳ６２ｅのしきい値電圧をＶnth 、ドレイン
−ソース間の電流をＩn とし、ＰＭＯＳ６１ｃのソース
−ドレイン間の電流をＩout とする。

【００９８】Ｖin≦Ｖnth であるとき、ＮＭＯＳ６２ｅ
のドレイン−ソース間の電流は遮断される。このとき、 Ｉout ＝Ｉs −Ｉp となる。Ｖnth ≦Ｖin≦Ｖpth であるとき、 Ｉout ＝Ｉs −Ｉp ＋Ｉn となる。Ｖin≧Ｖpth であるとき、ＰＭＯＳ６１ａのソ
ース−ドレイン間の電流が遮断され、 Ｉout ＝Ｉn となる。Ｖin≦Ｖpth であるとき、Ｖinと−Ｉp とは比
例する。また、Ｖin≧Ｖnth であるとき、ＶinとＩn と
は比例する。さらに、Ｖout とＩout とはほぼ比例する
ので、ＶinとＶout との関係は図１２のようになる。図
１２から分かるように、入力される制御電圧Ｖinが変化
すると、出力される制御電圧Ｖout はほぼ線形に変化
し、しかも電圧利得が小さいのでＶinが電源電圧に達し
てもＶout は電源電圧に達することはなく、飽和しな
い。

【００９９】ただし、図１１に示したリミッタ回路で
は、入力される制御電圧Ｖinが一定であっても、電源電
圧ＶＤＤが変動するとＰＭＯＳ６１ａの電流値Ｉp が変
化するので、出力される制御電圧Ｖout が変動してしま
う。

【０１００】図１３は、本発明の第３の実施形態に係る
リミッタ回路の他の構成例を示す回路図である。図１３
において、６５ａ及び６５ｂは電流源、６６ａ、６６
ｂ、６６ｃ及び６６ｄはＮＭＯＳである。また、Ｖinは
外部から入力される制御電圧、Ｖout は外部に出力され
る制御電圧である。

【０１０１】入力される制御電圧Ｖinは、ＮＭＯＳ６６
ａのゲートに印加される。ここで、電流源６５ａの電流
をＩs1、電流源６５ｂの電流をＩs2、ＮＭＯＳ６６ａの
ドレイン−ソース間の電流をＩin、しきい値電圧をＶnt
h 、ＮＭＯＳ６６ｄのドレイン−ソース間の電流をＩou
t とする。

【０１０２】このとき、 Ｉout ＝Ｉs2−Ｉs1＋Ｉin となり、 Ｖout ＝Ａ×Ｉout ＋Ｖpth ＝Ａ×（Ｉs2−Ｉs1＋Ｉin）＋Ｖpth となる。ここで、ＡはＮＭＯＳ６６ｄの物性によって決
まる定数、Ｖpth はＮＭＯＳ６６ｄのしきい値電圧であ
る。

【０１０３】Ｖin≦Ｖnth であるとき、ＮＭＯＳ６６ａ
の電流は遮断されるので、Ｉin＝０となる。また、Ｖin
≧Ｖnth であるとき、ＶinとＩinとは比例する。

【０１０４】したがって、ＶinとＶout との関係は図１
４のようになる。図１４からわかるように、入力される
制御電圧Ｖinが変化すると、Ｖin≧Ｖnth のとき出力さ
れる制御電圧Ｖout は線形に変化し、しかも電圧利得が
小さいのでＶinが電源電圧に達してもＶout は電源電圧
に達することはなく、飽和しない。

【０１０５】図１３に示したリミッタ回路では、入力さ
れる制御電圧ＶinをＮＭＯＳ６６ａのみで受けているの
で、電源電圧ＶＤＤが変動しても、Ｖinが一定であれ
ば、出力される制御電圧Ｖout は変動しない。

【０１０６】したがって、本実施形態に係るリミッタ回
路により電圧制御発振器は最適な周波数特性を得ること
ができる。特に、図１３に示したリミッタ回路を用いる
ことにより、電圧制御発振器は制御電圧に対して線形性
のある周波数特性が得られると共に電源電圧の変動にも
影響を受けにくくなる。

【０１０７】

【発明の効果】以上のように、本発明によると、差動す
る第１及び第２の反転回路は共に電流源から電流が供給
されるので、電源電圧が変動しても各遅延回路の遅延時
間は変化せず、発振周波数は電源電圧の変動の影響を受
けない。したがって、制御電圧に対して線形な周波数特
性を持ち且つ電源電圧の変動により影響を受けない電圧
制御発振器を実現することができる。

【０１０８】また、各遅延回路が第１及び第２のラッチ
素子を備えることにより、第１及び第２の反転回路の発
振がより安定する。したがって、高周波帯域においても
安定して動作可能な電圧制御発振器を実現することがで
きる。

【図面の簡単な説明】

【図１】電圧制御発振器を備えたＰＬＬ回路の構成を示
すブロック図である。

【図２】本発明の第１の実施形態に係る電圧制御発振器
の構成図である。

【図３】本発明の第１の実施形態に係る電圧制御発振器
における差動増幅器の構成図である。

【図４】本発明の第１の実施形態に係る電圧制御発振器
における、制御電圧による各遅延回路の出力信号の変化
を示す図である。

【図５】本発明の第１の実施形態に係る電圧制御発振器
における信号波形の図であり、（ａ）は差動増幅器の＋
入力における波形、（ｂ）は−入力における波形、
（ｃ）は出力されるクロック信号の波形である。

【図６】本発明の第１の実施形態に係る電圧制御発振器
における各遅延回路のモデルを表す図であり、（ａ）は
ＰＭＯＳが導通状態である場合、（ｂ）はＰＭＯＳが非
導通状態である場合、（ｃ）は電流源が内部抵抗を有し
ており且つＰＭＯＳが導通状態である場合である。

【図７】本発明の第１の実施形態に係る電圧制御発振器
の他の構成図である。

【図８】本発明の第２の実施形態に係る電圧制御発振器
の構成図である。

【図９】制御電圧が高いときの第１及び第２の実施形態
に係る電圧制御発振器の出力信号を示す図である。

【図１０】本発明の第２の実施形態に係る電圧制御発振
器における各遅延回路のモデルを表す図であり、（ａ）
はＰＭＯＳが導通状態である場合、（ｂ）はＰＭＯＳが
非導通状態である場合である。

【図１１】本発明の第３の実施形態に係るリミッタ回路
の一例の構成図である。

【図１２】図１１に示したリミッタ回路における入力電
圧と出力電圧との関係を示すグラフである。

【図１３】本発明の第３の実施形態に係るリミッタ回路
の他の例の構成図である。

【図１４】図１３に示したリミッタ回路における入力電
圧と出力電圧との関係を示すグラフである。

【符号の説明】

１０，２０，３０，４０ 遅延回路 １１，２１，３１，４１ 電流源 １２，２２，３２，４２ Ｐ型ＭＯＳトランジスタ（第
１のＦＥＴ） １３，２３，３３，４３ Ｐ型ＭＯＳトランジスタ（第
２のＦＥＴ） １４，２４，３４，４４ Ｎ型ＭＯＳトランジスタ（第
１の制御素子） １５，２５，３５，４５ Ｎ型ＭＯＳトランジスタ（第
２の制御素子） １４ａ，２４ａ，３４ａ Ｎ型ＭＯＳトランジスタ（第
１の制御素子） １５ａ，２５ａ，３５ａ Ｎ型ＭＯＳトランジスタ（第
２の制御素子） １４ｂ，２４ｂ，３４ｂ Ｎ型ＭＯＳトランジスタ（第
１のラッチ素子） １５ｂ，２５ｂ，３５ｂ Ｎ型ＭＯＳトランジスタ（第
２のラッチ素子） ５０ 差動増幅器 ５１、５２、５４ ＰＭＯＳ ５３ ＮＭＯＳ ５５ 制御電圧入力端子 ５６ クロック信号出力端子 ９０ ＰＬＬ回路 ９１ 位相比較器 ９２ ループフィルタ ９３ 電圧制御発振器 ９４ プログラマブル分周器 ９５ クロックバッファ ９６Ａ，９６Ｂ 機能ブロック

Claims (13)

【特許請求の範囲】
1. 【請求項１】 印加される制御電圧に応じた周波数の発
   振信号を出力する電圧制御発振器であって、 リング状に接続されており、印加される制御電圧に従っ
   て遅延時間が変化する複数の遅延回路を備え、 前記遅延回路は、それぞれ、 電流源と、前記電流源から共に電流が供給され差動する
   第１の反転回路及び第２の反転回路とからなることを特
   徴とする電圧制御発振器。
2. 【請求項２】 請求項１に記載の電圧制御発振器におい
   て、 前記第１の反転回路は、 前記電流源からソースに電流が供給される第１のＦＥＴ
   と、 前記第１のＦＥＴのドレインに接続され且つ前記制御電
   圧が印加され、印加された制御電圧に対して線形な電流
   特性を持つ第１の制御素子とからなり、 前記第２の反転回路は、 前記電流源からソースに電流が供給される第２のＦＥＴ
   と、 前記第２のＦＥＴのドレインに接続され且つ前記制御電
   圧が印加され、印加された制御電圧に対して線形な電流
   特性を持つ第２の制御素子とからなり、 各遅延回路の入力信号は前記第１及び第２のＦＥＴのゲ
   ートに入力される一方、出力信号は前記第１及び第２の
   ＦＥＴのドレインから出力されることを特徴とする電圧
   制御発振器。
3. 【請求項３】 請求項２に記載の電圧制御発振器におい
   て、 前記第１及び第２のＦＥＴは、Ｐ型ＦＥＴであり、 前記第１及び第２の制御素子は、前記制御電圧がゲート
   に印加されるＮ型ＦＥＴであることを特徴とする電圧制
   御発振器。
4. 【請求項４】 請求項２に記載の電圧制御発振器におい
   て、 前記第１及び第２のＦＥＴは、Ｎ型ＦＥＴであり、 前記第１及び第２の制御素子は、前記制御電圧がゲート
   に印加されるＰ型ＦＥＴであることを特徴とする電圧制
   御発振器。
5. 【請求項５】 請求項２に記載の電圧制御発振器におい
   て、 前記第１の反転回路は、 前記第１の制御素子と並列に接続され、前記第２のＦＥ
   Ｔのソース−ドレイン間電流が多いときは抵抗値が小さ
   くなる一方前記第２のＦＥＴのソース−ドレイン間電流
   が少ないときは抵抗値が大きくなる第１のラッチ素子を
   さらに備え、 前記第２の反転回路は、 前記第２の制御素子と並列に接続され、前記第１のＦＥ
   Ｔのソース−ドレイン間電流が多いときは抵抗値が小さ
   くなる一方前記第１のＦＥＴのソース−ドレイン間電流
   が少ないとき抵抗値が大きくなる第２のラッチ素子をさ
   らに備えたものであることを特徴とする電圧制御発振
   器。
6. 【請求項６】 請求項５に記載の電圧制御発振器におい
   て、 前記第１及び第２のＦＥＴは、Ｐ型ＦＥＴであり、 前記第１及び第２の制御素子は、前記制御電圧がゲート
   に印加されるＮ型ＦＥＴであり、 前記第１のラッチ素子は、前記第２のＦＥＴのドレイン
   電圧がゲートに印加されるＮ型ＦＥＴであり、 前記第２のラッチ素子は、前記第１のＦＥＴのドレイン
   電圧がゲートに印加されるＮ型ＦＥＴであることを特徴
   とする電圧制御発振器。
7. 【請求項７】 請求項５に記載の電圧制御発振器におい
   て、 前記第１及び第２のＦＥＴは、Ｎ型ＦＥＴであり、 前記第１及び第２の制御素子は、前記制御電圧がゲート
   に印加されるＰ型ＦＥＴであり、 前記第１のラッチ素子は、前記第２のＦＥＴのドレイン
   電圧がゲートに印加されるＰ型ＦＥＴであり、 前記第２のラッチ素子は、前記第１のＦＥＴのドレイン
   電圧がゲートに印加されるＰ型ＦＥＴであることを特徴
   とする電圧制御発振器。
8. 【請求項８】 請求項２に記載の電圧制御発振器におい
   て、 前記遅延回路をｎ個（ｎは３以上の奇数）備えており、 第ｍ段（２≦ｍ≦ｎ）の遅延回路が有する第１のＦＥＴ
   のゲートには第（ｍ−１）段の遅延回路が有する第１の
   ＦＥＴのドレイン電圧が印加されると共に、第ｍ段（２
   ≦ｍ≦ｎ）の遅延回路が有する第２のＦＥＴのゲートに
   は第（ｍ−１）段の遅延回路が有する第２のＦＥＴのド
   レイン電圧が印加され、 第１段の遅延回路が有する第１のＦＥＴのゲートには第
   ｎ段の遅延回路が有する第１のＦＥＴのドレイン電圧が
   印加されると共に、第１段の遅延回路が有する第２のＦ
   ＥＴのゲートには第ｎ段の遅延回路が有する第２のＦＥ
   Ｔのドレイン電圧が印加されることを特徴とする電圧制
   御発振器。
9. 【請求項９】 請求項２に記載の電圧制御発振器におい
   て、 前記遅延回路をｎ個（ｎは２以上の偶数）備えており、 第ｍ段（２≦ｍ≦ｎ）の遅延回路が有する第１のＦＥＴ
   のゲートには第（ｍ−１）段の遅延回路が有する第１の
   ＦＥＴのドレイン電圧が印加されると共に、第ｍ段（２
   ≦ｍ≦ｎ）の遅延回路が有する第２のＦＥＴのゲートに
   は第（ｍ−１）段の遅延回路が有する第２のＦＥＴのド
   レイン電圧が印加され、 第１段の遅延回路が有する第１のＦＥＴのゲートには第
   ｎ段の遅延回路が有する第２のＦＥＴのドレイン電圧が
   印加されると共に、第１段の遅延回路が有する第２のＦ
   ＥＴのゲートには第ｎ段の遅延回路が有する第１のＦＥ
   Ｔのドレイン電圧が印加されることを特徴とする電圧制
   御発振器。
10. 【請求項１０】 請求項２に記載の電圧制御発振器にお
    いて、 前記複数の遅延回路の中の１つが有する第１及び第２の
    ＦＥＴのドレイン電圧を入力とし、発振信号を出力する
    差動増幅器をさらに備えたことを特徴とする電圧制御発
    振器。
11. 【請求項１１】 印加される制御電圧に応じた周波数の
    発振信号を出力する電圧制御発振器を有するＰＬＬ回路
    であって、 前記電圧制御発振器は、 リング状に接続されており、印加される制御電圧に従っ
    て遅延時間が変化する複数の遅延回路を備えたものであ
    り、 前記遅延回路は、それぞれ、 電流源と、前記電流源から共に電流が供給され差動する
    第１の反転回路及び第２の反転回路とからなることを特
    徴とするＰＬＬ回路。
12. 【請求項１２】 請求項１１に記載のＰＬＬ回路におい
    て、 与えられた制御電圧を前記電圧制御発振器が良好に動作
    可能である電圧に線形性を保って変更し、変更した電圧
    を前記電圧制御発振器に出力するリミッタ回路をさらに
    備えたことを特徴とするＰＬＬ回路。
13. 【請求項１３】 請求項１２に記載のＰＬＬ回路におい
    て、 前記リミッタ回路は、 第１の電流源と、 前記第１の電流源からソースに電流が供給される第１の
    ＦＥＴと、 前記第１の電流源からソースに電流が供給され且つソー
    スとゲートとが接続された第２のＦＥＴと、 第２の電流源と、 前記第２の電流源からソースに電流が供給され且つ前記
    第２のＦＥＴとゲート同士が接続された第３のＦＥＴ
    と、 前記第２の電流源からソースに電流が供給され且つソー
    スとゲートとが接続された第４のＦＥＴとを備え、 前記与えられた制御電圧を前記第１のＦＥＴのゲートに
    入力し、前記第４のＦＥＴのゲート電圧を前記電圧制御
    発振器に出力するものであることを特徴とするＰＬＬ回
    路。