JP2009529271A - 電圧制御型装置のためのハイブリッド電流枯渇型位相補間型回路 - Google Patents

Abstract

【課題】調整回路を提供する。
【解決手段】調整回路は、第１のタイプの信号差を調整するように構成された電流飢餓電圧制御型回路を含む。位相補間電圧制御型回路は、第２のタイプの信号差を調整するように構成される。この電流飢餓回路と位相補間回路とは、調整回路の改善された動作特性を提供するように協力する。
【選択図】図５

Description

本発明は、電圧制御型発振器及び電圧制御型遅延線に関し、特に、ハイブリッド電流枯渇位相補間法を用いる電圧制御型発振器又は電圧制御型遅延線に関する。

電圧制御型遅延（ＶＣＤ）素子は多くの応用分野で有益である。ＶＣＤは、内部クロックを入力クロックと同期させる遅延ロック・ループ（ＤＬＬ）において重要なブロックである。

図１を参照すると、ＤＬＬ１０の代表的ブロック図が示されており、それは位相検出回路（ＰＤ）１４と、ループ・フィルタ（ＬＰＦ）１６と、電圧制御型遅延線（ＶＣＤＬ）１２とを有する。位相検出回路１４は、基準クロック・エッジφ_ｒｅｆと、クロック入力φ_ｉｎの遅延バージョンであるＶＣＤＬ１２からのクロック・エッジとのタイミング差を比較する。位相検出回路１４は、位相シフトφ_ｏｕｔを調整するべくＶＣＤＬ１２のためにエラー電圧を生成する。位相検出回路１４には、普通、代表的ＩＣデザインにおいて電荷ポンプ（ＣＰ）が付随している。

位相検出回路１４とＶＣＤＬ１２との間のループ・フィルタ１６は、高周波ノイズを除去する。フィードバック動作はフィードバック・ループ１７により制御電圧Ｖ_ｃｔｒを提供し、これは内部クロック・エッジφ_ｒｅｆを強制的に入力クロック・エッジφ_ｉｎと整列させる。

また、ＶＣＤは、フェーズ・ロック・ループ（ＰＬＬ）デザインにおける１つの重要なビルディング・ブロックであるリング発振器電圧制御型発振器（ＶＣＯ）を構築するために使用されている。

図２を参照すると、フェーズ・ロック・ループ２０内の遅延線は、複数のＶＣＤ１２を有するリング発振器ＶＣＯ２２を含む。制御信号をＶＣＯ１８に提供するために位相及び周波数検出回路（ＰＦＤ）１４及びループ・フィルタ１６が使用される。

デジタル・クロック生成のために、図３に示されている電流枯渇リングＶＣＯ２２が主としてモノリシックＰＬＬに用いられている。なぜならば、それは広い同調レンジと高度の集積化とを提供するからである。（例えば、アイ・ヤング（Ｉ．Ｙｏｕｎｇ）等の「マイクロプロセッサのための５から１１０ＭＨｚのロック・レンジを有するＰＬＬクロック発生器（Ａ ＰＬＬ ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ ｗｉｔｈ ５ ｔｏ １１０ＭＨｚ ｏｆ ｌｏｃｋ ｒａｎｇｅ ｆｏｒ ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ）」、ＩＥＥＥ ＪＳＳＣ、１９９２年１１月、を参照されたい）。

図３を参照すると、電流枯渇リングＶＣＯ２２の発信周波数は各遅延素子１２の遅延時間と直接関連しており、その結果としてプロセス、電圧、及び温度（ＰＶＴ）の変動に対して非常に鋭敏である。電流枯渇リングＶＣＯ２２の電圧−周波数変換特性が非線形であるためにＶＣＯ利得特性は非常に変化しやすく、それはＰＬＬインプリメンテーションでは望ましくない。

ＶＣＯ１８は、レプリカ・セル２４へのＶ_ｒｅｆ入力を含む。ＶＣＯ１８はトランジスタＭ１，Ｍ２，Ｍ３及びＭ４を含む。Ｍ３及びＭ４は、レプリカ・セル２４の出力に従って制御される。Ｖｄｄは供給電圧であり、Ｖｃｔｌは発振器の足に存する可変電流源２６を制御するために使用される。ＶＩＮ及びＶＩＮＢはＶ入力信号及びＶ入力バー信号を表し、ＶＯ及びＶＯＢはＶ出力信号及びＶ出力バー信号を夫々表す。Ｍ１及びＭ２はＶＩＮ及びＶＩＮＢによって夫々制御される。

図４を参照すると、ＶＣＤ素子を実装するもう１つの方法は位相補間法を用いている。位相補間のための回路３０インプリメンテーションの例が図４に示され、ジェイ・サボジ（Ｊ．Ｓａｖｏｊ）及びビー・ラザビ（Ｂ．Ｒａｚａｖｉ）の「ハーフレート線形位相検出器を有する１０−Ｇｂ／ｓ ＣＭＯＳクロック及びデータ回復回路（Ａ １０−Ｇｂ／ｓ ＣＭＯＳ ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ ｃｉｒｃｕｉｔ ｗｉｔｈ ａ ｈａｌｆ−ｒａｔｅ ｌｉｎｅａｒ ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）」、ＩＥＥＥ、ＪＳＳＣ、２００１年５月、に記載されている。

電流枯渇方式を用いるＶＣＤと比べると、位相補間法を用いるＶＣＤ３２は位相ノイズの減少と、より線形の電圧−周波数特性とを提供する。しかし、ＶＣＤ３２は、電流枯渇リング発振器より狭い同調レンジを有する。そのため、電流枯渇法がデジタル・クロック生成アプリケーションでなお広く用いられている。

電圧制御型遅延線及び電圧制御型発振器のためのハイブリッド電流枯渇位相補間法は、広い線形同調レンジ及び良好なノイズ特性を提供する。プロセス及び温度の変動に対して広い同調レンジを提供するために電流枯渇法により粗同調制御が提供され、一方、位相補間法は線形同調カーブ及び低ジッタ特性を提供するために使用される。出力振幅を定めるプログラマブルな基準電圧で付加的な制御が達成され得る。位相補間法に基くＶＣＤトポロジの差動微同調制御経路は、供給及びサブストレート・ノイズに対する良好なノイズ余裕度をも提供する。

調整回路は、第１のタイプの信号差を調整するように構成された電流枯渇型電圧制御回路を含む。位相補間型電圧制御回路は、第２のタイプの信号差を調整するように構成される。この電流枯渇型電圧制御回路と位相補間型電圧制御回路とは、調整回路の改善された動作特性を提供するために協力する。

添付図面を参照して、本発明を、単に例を挙げて説明する。

ハイブリッド電圧制御型遅延（ＶＣＤ）は、電流枯渇法と位相補間法との両方を使用する。ＶＣＤ又は電圧制御型発振器（ＶＣＯ）は２つの制御入力を含み、１つの入力は粗同調制御のためのものであり、他方の入力は微同調制御のためのものである。プロセス及び温度の変動に対して広い同調レンジを提供するために電流枯渇法により粗同調制御が実行され得、一方、位相補間法は線形同調カーブ及び低ジッタ特性を提供するために使用される。

抵抗器負荷の代わりとしての能動的電界効果トランジスタ（例えば、ＦＥＴ）負荷と共に電流枯渇法を用いれば、位相補間遅延素子の中に入れ子型電流枯渇ＶＣＤ素子を実装することができる。この様にして、位相補間遅延の中の電流枯渇ＶＣＤは、大きなテール電流変動を伴う位相変動を追跡することができる。

また、ハイブリッドＶＣＤトポロジは、電流枯渇ＶＣＤ及びハイブリッドＶＣＤの両方或いは補間ＶＣＤ及びハイブリッドＶＣＤを用いて複合電圧制御型遅延線（ＶＣＤＬ）を構築するために更に拡張され得る。一例は、電流枯渇ＶＣＤ及びハイブリッドＶＣＤの両方を用いるリングＶＣＯである。

ＶＣＤは二重入力を有するので、粗同調は微同調制御の制御電圧レンジを狭くする。微同調経路のための狭くされた制御電圧レンジは広い同調レンジにわたって線形のＶＣＤ利得及び極小のＶＣＤ利得変動を提供する。ループ・フィルタにおける狭くされた電圧レンジは、電荷ポンプのデザイン制約を緩和することによってフェーズ・ロック・ループ（ＰＬＬ）又は遅延ロック・ループ（ＤＬＬ）の静的位相オフセット特性を向上させる。

ＶＣＤ出力振幅を定めるプログラマブルな基準電圧で、粗同調に加えて他の制御が達成され得る。ＰＬＬデザインにおけるＶＣＯ出力振幅は、ノイズ特性及び同調レンジの決定において１つの重要なパラメータであるので、例えばプロセス変動に対するノイズ特性を最適化するために、制御される出力振幅を使用することができる。

粗同調経路は、電流デジタル−アナログ変換器を持つことによってデジタル的に制御され得る。微同調経路はアナログ電圧によって制御されなければならない。しかし、ＰＬＬトポロジに依存して、粗同調経路及び微同調経路の両方がデジタルで或いはアナログで制御され得る。制御経路のためにノイズ感度は最小にされるべきである。

集積回路においては、オンチップ・ノイズ及び信号カップリングに対する不感性を高めるために差動信号を使用するのが有利である。本実施態様のＶＣＤトポロジは、位相補間法に基くことができ、微同調経路のために差動制御を考慮に入れることができる。従って、在来の電流枯渇リングＶＣＤと比べて、ＶＣＤのための本実施態様は、供給ノイズに対するより良好な不感性、より広い線形同調レンジ、より小さなＶＣＤ利得変動、及びより良好なノイズ特性を提供する。

本書に記載されている実施態様は、回路において実装され得る。本書に記載されている回路は、集積回路チップのためのデザインの一部であり得る。チップ・デザインは、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理的ハードディスク、又は記憶アクセス・ネットワークなどに存する仮想ハードディスクなど）に格納される。デザイナーは、もしチップも、またチップを製造するために使われるフォトリソグラフィ・マスクも製造しないのであれば、得られたデザインを物理的手段により（例えば、そのデザインを格納してある記憶媒体のコピーを提供することにより）或いは電子的に（例えば、インターネットを通して）その様なエンティティーに直接に或いは間接的に送る。その後、格納されているデザインはフォトリソグラフィー・マスクの製造のための適切なフォーマット（例えば、ＧＤＳＩＩ）に変換されるが、それは、一般的には、ウェーファ上に形成されるべきチップ・デザインの複数のコピーを含む。フォトリソグラフィー・マスクは、エッチング又は他の処理をされるべきウェーファ（又はその上の層或いはその両方）の領域を画定するために利用される。得られた集積回路チップは、製造者により、未加工のウェーファの形で（すなわち、実装されていない複数のチップを有するシングル・ウェーファとして）、裸のダイとして、或いは実装された形で、配布され得る。後者の場合、チップはシングル・チップ・パッケージ（マザーボード又は他のより高いレベルのキャリヤに取り付けられたリード線を有するプラスチック・キャリヤなど）に、又はマルチチップ・パッケージ（表面配線又は埋め込み配線或いはその両方を有するセラミック・キャリヤなど）に搭載される。いずれの場合にも、その後、チップは、（ａ）マザーボードなどの中間製品又は（ｂ）最終製品の一部として他のチップ、個別回路素子、他の信号処理装置のうちの少なくとも１つと統合される。最終製品は、玩具及び他のロー・エンド・アプリケーションから、ディスプレイ、キーボード又は他の入力装置、及び中央処理装置を有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品であり得る。

同様の数字が同じ又は類似の要素を表している図面を、始めに図５から、参照すると、本発明のいろいろな側面に従うハイブリッドＶＣＤセル又は回路として例示される調整回路１００の代表的実施態様が示されている。トランジスタＭ１−Ｍ８は位相補間を実行し、能動的な負荷Ｍ７及びＭ８は微調整のためのものである。トランジスタＭ９−Ｍ１３は位相補間のための遅延信号経路を生成しており、その機能は、図４に示されているＶＣＤ３２のそれと同様である。

振幅固定回路１０２は、レプリカ・セル１０８と、ｐチャネルＣＭＯＳ負荷トランジスタＭ７，Ｍ８，Ｍ１２及びＭ１３とにより実現されている。トランジスタＭ７，Ｍ８，Ｍ１２及びＭ１３のソースは供給電圧Ｖ_ＤＤに接続され、トランジスタＭ７，Ｍ８，Ｍ１２及びＭ１３のゲートはレプリカ・セル１０８に接続されている。レプリカ・セル１０８により提供される基準電圧Ｖ_ｒｅｆは負荷トランジスタＭ７，Ｍ８，Ｍ１２，及びＭ１３に加わる電圧振幅Ｖ_ＳＷを固定するためにプログラマブルであり、ここでＶ_ｒｅｆ＝Ｖ_ＤＤ−Ｖ_ＳＷである。レプリカ・セル１０８は、電圧振幅を感知し、電圧振幅Ｖ_ＳＷをＶ_ｄｄ−Ｖ_ｒｅｆにセットするためにＭ１２，Ｍ１３，Ｍ７及びＭ８の実効負荷抵抗（例えば、該トランジスタの抵抗：Ｒ_Ｍ１２，Ｒ_Ｍ１３，Ｒ_Ｍ７，Ｒ_Ｍ８）を調整する。トランジスタの実効負荷抵抗はＲ_Ｍ＝１／μ_ｐＣ_ｏｘ（Ｖ_ＧＳ−Ｖ_Ｔ）（Ｗ／Ｌ）として定義され、ここでμ_ｐは正孔移動度であり、Ｃ_ｏｘはゲート酸化物のキャパシタンスであり、Ｖ_ＧＳはゲート・ソース電圧であり、Ｖ_Ｔはトランジスタのスレショルド電圧であり、Ｗはチャネル幅であり、Ｌはチャネル長さである。電圧振幅はＶＣＤ出力信号（ＯＵＴ又はＯＵＴＢ）の振幅を制限する。

制御は、ＶＣＤ出力振幅（Ｖ_ＳＷ）をセットするプログラマブルな基準電圧（Ｖ_ｒｅｆ１からＶ_ｒｅｆｎまで）で達成され得る。ＶＣＤ出力振幅はノイズ特性及び同調レンジを決定するために重要なパラメータであるので、プロセス変動に対してノイズ特性を最適化するために、制御される出力振幅が使用され得る。

電圧振幅Ｖ_ＳＷは、ＶＣＤ出力信号ＯＵＴの振幅を制限する。従って、制御は、ＶＣＤ出力振幅（Ｖ_ＳＷ）をセットするプログラマブルな基準電圧（Ｖ_ｒｅｆ１からＶ_ｒｅｆｎまで）で達成され得る。

スイッチング・ブロック１１０は、ｎチャネルＣＭＯＳスイッチング・トランジスタＭ１−Ｍ４及びＭ９−Ｍ１０により実現されている。スイッチング・ブロック１１０は、入力電圧を基準電圧と比較し、トランジスタＭ１２，Ｍ１３，Ｍ７及びＭ８における負荷調整とバイアス制御回路１１２から入力される粗調整及び微調整とに従って調整する。

トランジスタＭ５及びＭ６のバイアス電流は、電圧−電流（Ｖ−ｔｏ−Ｉ）変換器１０４を介して微同調制御電圧Ｖｆｉｎｅにより制御される。Ｍ１１のバイアス電流は粗同調制御電圧Ｖｃｒｓにより制御される。電流デジタル−アナログ変換器（ＤＡＣ）（図示されていない）によって値を確定され得る基準電流Ｉは、可変電流源１０６によって生成される。電流源１０６は、制御信号（Ｖｔｕｎｅ）を用いて制御され得る。電圧振幅Ｖ_ＳＷはテール電流Ｉと実効負荷抵抗Ｒ_Ｍとにより決まるので、電流原１０６は入力信号（ＩＮ）と出力信号（ＯＵＴ）との間の遅延を制御するのに役立つ。例えば、テール電流Ｉを増やせば、固定された電圧振幅Ｖ_ＳＷを維持するように振幅固定回路１０２によって実効負荷抵抗Ｒ_Ｍが減少され、これにより遅延時間が短縮される。従って、トランジスタＭ１１，Ｍ５及びＭ６は、テール電流源として機能して、信号間の差の粗調整又は微調整或いはその両方を行う能力を提供する。

ハイブリッドＶＣＤ１００は、電流枯渇法及び位相補間法の両方の利点を使用する。ＶＣＤまたはＶＣＯは２つの制御入力、すなわち粗同調制御のためのＶｃｒｓと微同調制御のためのＶｆｉｎｅと、を含む。プロセス及び温度の変動に対して広い同調レンジを提供するために電流枯渇法により粗同調制御が行われ、一方、位相補間法は線形同調カーブ及び低ジッタ特性を提供するために使用される。

抵抗器負荷の代わりとしての能動的ＰＦＥＴ負荷（例えば、Ｍ７，Ｍ８，Ｍ１２及びＭ１３）と共に電流枯渇法を用いれば、位相補間遅延素子の中に入れ子型電流枯渇ＶＣＤを実装することができる。この様にして、位相補間遅延の中の電流枯渇ＶＣＤは、可変電流源１０６を用いて大きなテール電流変動を伴う位相変動を追跡することができる。

また、ハイブリッドＶＣＤトポロジは、電流枯渇ＶＣＤ及びハイブリッドＶＣＤの両方を用いて複合電圧制御型遅延線（ＶＣＤＬ）を構築するために更に拡張され得る。同様の種類の能動的ＰＦＥＴ負荷を持っていて、ハイブリッドＶＣＤは電流枯渇ＶＣＤの同相電圧を追跡することができ、これは、複合ＶＣＤＬを実装するために有利である。電流枯渇ＶＣＤ及びハイブリッドＶＣＤの両方を用いるリングＶＣＯの一例が図６に示されている。

ＶＣＤ１００は二重入力、Ｖｃｒｓ及びＶｆｉｎｅ、を有するので、粗同調は微同調制御の制御電圧レンジを狭くする。微同調経路のための狭くされた制御電圧レンジは広い同調レンジにわたって線形のＶＣＯ利得及び極小のＶＣＯ利得変動を提供する。ＶＣＯ利得変動がＰＬＬループ・ダイナミクス変動を主として決定するので、線形のＶＣＯ利得を有することは一様なＰＬＬ帯域幅を提供するのに役立つ。一様なＰＬＬ帯域幅を維持することは、ランダム・ジッタ（ＲＪ）変動を最小にするための１つの重要な考慮事項である。ループ・フィルタ（図示されていない）における狭くされた電圧レンジは、また、電荷ポンプのデザイン制約を緩和することによってフェーズ・ロック・ループ（ＰＬＬ）又は遅延ロック・ループ（ＤＬＬ）の静的位相オフセット特性を向上させる。

ＶＣＤ出力振幅を定めるプログラマブルな基準電圧（Ｖ_ｒｅｆ）で、粗同調に加えて他の制御が達成され得る。プロセス変動に対するノイズ特性を最適化するために、制御される出力振幅Ｖ_ＳＷを使用することができる。電流デジタル−アナログ変換器を持つことによって粗同調経路がデジタル的に制御され得るように、変換器１０４はデジタル−アナログ変換器を含むことができる。微同調経路はアナログ電圧によって制御されるべきである。しかし、ＰＬＬトポロジに依存して、粗同調経路及び微同調経路の両方がデジタルで或いはアナログで制御され得る。

図６を参照すると、電流枯渇法及び位相補間法を用いるハイブリッド・リング発振器２００の例が例示されている。しかし、例えばＶＣＯ、ＤＬＬ、ＰＬＬなど、複数の他の回路において本発明が使用され得ることが理解されるべきである。この場合、リングＶＣＯ２００は３段ＶＣＤを含む。第１ＶＣＤ２１０と第３ＶＣＤ２１４とは粗同調のための電流枯渇遅延セルに基づき、第２ＶＣＤ２１２は、ハイブリッド位相補間ＶＣＤに基づく。このトポロジはＶＣＯ２００に４個に及ぶ独立の制御入力を持たせ、それはＰＬＬデザインにおいて柔軟なＶＣＯ入力制御を提供することができる。

その４つの独立の入力は、ＶＣＤ２１０及び２１４に対する粗調整のためのＶｃｒｓと、ＶＣＤ２１２の粗調整のためのＶｃｒｓと、ＶＣＤ２１２のための２つの微調整用Ｖｆｉｎｅ入力とを含む。

遅延ロック・ループに用いられる公知の電圧制御型遅延（ＶＣＤ）を示すブロック図である。 フェーズ・ロック・ループに用いられる公知の電圧制御型遅延（ＶＣＤ）を示すブロック図である。 在来の電流枯渇遅延セルを説明する略図である。 在来の位相補間遅延セルを説明する略図である。 一実施態様に従うハイブリッド電流枯渇位相補間遅延セルを説明する略図である。 一実例に従うハイブリッド・リング発振器の例の略図である。

Claims (17)

1. 第１のタイプの信号差を調整するように構成された電流枯渇型電圧制御回路と、
   第２のタイプの信号差を調整するように構成された位相補間型電圧制御回路とを含む調整回路であって、前記電流枯渇型電圧制御回路と前記位相補間型電圧制御回路とは、前記調整回路の改善された動作特性を提供するように協力する、調整回路。
2. 前記電流枯渇型電圧制御回路及び前記位相補間型電圧制御回路のための調整を提供するために負荷を調整するように構成された振幅固定回路を更に含む、請求項１に記載の調整回路。
3. 前記振幅固定回路は入力基準電圧に応答し、
   前記負荷は供給電圧に接続され、
   入力電圧と調整された供給電圧とに応答して位相補間法を用いて前記基準電圧を前記入力電圧と比較し、前記基準電圧と前記入力電圧との差異を調整するスイッチング・ブロックと、
   電流枯渇法に従ってテール電流源を用いる前記差異の粗調整及び微調整を行う回路と、
   を更に含む、請求項２に記載の調整回路。
4. 前記振幅固定回路はレプリカ・セルを含み、
   前記負荷は、基準電圧に関しての電圧の振動が前記負荷の調整に起因することとなるようにレプリカ・セル出力に従って調整される負荷トランジスタを含む、
   請求項２又は請求項３に記載の調整回路。
5. 前記基準電圧はプログラマブルな基準電圧を含む、請求項４に記載の調整回路。
6. 固定された出力振幅を持つために可変負荷抵抗を提供するように線形モード・トランジスタにより実現されるスイッチング・ブロックを更に含む、請求項１に記載の調整回路。
7. 前記第１のタイプの信号差は信号間の粗差を含み、前記第２のタイプの信号差は微差を含む、請求項１又は請求項３に記載の調整回路。
8. 粗同調制御は、粗信号差のための調整によってプロセス変動及び温度変動に対する同調レンジを提供する、請求項７に記載の調整回路。
9. 微同調制御は、微信号差のための調整によって線形同調カーブ及び減少したジッタを提供する、請求項７に記載の調整回路。
10. 前記スイッチング・ブロックは、前記基準電圧と前記入力電圧との比較を提供するスイッチング・トランジスタにより実現される、請求項３に記載の調整回路。
11. 前記基準電圧と前記入力電圧との間の粗調整のための回路と微調整のための回路とを更に含む、請求項３に記載の調整回路。
12. グランドに接続されたテール電流源を更に含み、前記電流源は前記第１及び第２のタイプの信号差のための調整を行う制御信号に応答する、請求項１又は請求項３に記載の調整回路。
13. 前記電流源はトランジスタを含む、請求項１２に記載の調整回路。
14. 前記制御信号は電圧であり、前記調整回路は前記テール電流源への電流を調整するためにグランドに接続された可変電流源と直列に接続された電圧−電流変換器を更に含む、請求項１２に記載の調整回路。
15. 前記調整回路は遅延ロック・ループに含まれる、請求項１又は請求項３に記載の調整回路。
16. 前記調整回路はフェーズ・ロック・ループに含まれる、請求項１又は請求項３に記載の調整回路。
17. 前記調整回路は電圧制御型発振器に含まれる、請求項１又は請求項３に記載の調整回路。

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