JP2002123332A - 位相合成回路およびタイミング信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 位相合成回路における制御コードと出力位相
との非線型性は極力小さくしなければならないが、半導
体プロセスの微細化や電源電圧の低下等によりリニアリ
ティの高い回路の設計が非常に困難になって来ている。 【解決手段】 入力された第１のディジタル制御コード
を変換して第２のディジタル制御コードを発生する制御
コード変換手段２４００と、入力された複数の位相クロ
ック信号に前記第２のディジタル制御コードに対応した
重みを与えて和を生成する重み付き和発生手段２５００
とを備え、前記第１のディジタル制御コードと前記第２
のディジタル制御コードとの関係を調整することによ
り、該第１のディジタル制御コードと出力クロックの位
相との関係を制御するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相合成回路および
タイミング信号発生回路に関し、特に、複数のＬＳＩチ
ップ間や１つのチップ内における複数の素子や回路ブロ
ック間等の信号伝送を高速に行うためのタイミング信号
発生回路に関する。近年、コンピュータやその他の情報
処理機器を構成する部品の性能は大きく向上しており、
例えば、ＤＲＡＭ（Dynamic Random Access Memory）等
の半導体記憶装置やプロセッサ等の性能向上は目を見張
るものがある。そして、この半導体記憶装置やプロセッ
サ等の性能向上に伴って、各部品或いは要素間の信号伝
送速度を向上させなければ、システムの性能を向上させ
ることができないという事態になって来ている。

【０００２】具体的に、例えば、ＤＲＡＭとプロセッサ
（論理回路）との間の信号伝送速度のギャップは大きく
なる傾向にあり、近年は、この速度ギャップがコンピュ
ータの性能向上の妨げになりつつある。さらに、複数の
マイクロプロセッサを接続して高性能のサーバを構成す
るような場合には、プロセッサ間の接続リンクのバンド
幅や遅延がサーバの性能を決定する重要なファクタとな
る。このことは、プロセッサ（ＬＳＩチップ）間の信号
伝送だけでなく、チップの大型化に伴って、１つのチッ
プ内の素子や回路ブロック間の信号伝送速度においても
そのチップの性能を制限する大きな要因となって来てい
る。

【０００３】また、位相合成回路（位相インターポレー
タ回路）を構成する場合、重み付き和の発生回路やコン
パレータはアナログ回路であり、半導体プロセスの微細
化とそれに伴う電源電圧の低下によりリニアリティの高
い回路の設計が非常に困難になって来ている。そこで、
高いリニアリティを持つ位相合成回路或いはタイミング
信号発生回路をアナログ回路に必要以上のリニアリティ
を要求することなく実現することを要望されている。

【０００４】

【従来の技術】ＬＳＩチップ間の信号伝送を高速化する
ためには、信号を受信する回路がその信号に対して正確
なタイミングで動作することが必要である。このような
正確なタイミングを発生させる手法として、ＤＬＬ(Del
ay Locked Loop) やＰＬＬ(Phase Locked Loop) といっ
た帰還ループの中に位相インターポレータを用いた位相
可変タイミング信号発生回路を設けることが提案されて
いる。

【０００５】図１はマスターおよびスレーブの位相合成
回路（位相インターポレータ）を有するシステムの一例
を示すブロック図である。図１において、参照符号２０
０１はクロックレシーバ、２００２は制御信号発生回
路、２００３および２００４は位相インターポレータ、
そして、２００５はデータレシーバを示している。図１
に示すシステムは、クロック信号が入力されるクロック
レシーバ２００１およびクロックレシーバ２００１の出
力により制御コード（ディジタル制御コード）を出力す
る制御信号発生回路２００２を備え、制御信号発生回路
２００２からの制御コードによりクロック用位相インタ
ーポレータ（マスター）２００３を制御してクロックＣ
Ｋ１の位相をレシーバ２００１に入力されたクロック
（入力クロック）と同期させるようになっている。

【０００６】ここで、制御信号発生回路２００２からの
制御コードは、データ用位相インターポレータ（スレー
ブ）２００４にも入力され、クロックＣＫ２をデータレ
シーバ２００５へ供給するようになっている。具体的
に、複数本のデータ線を使用してデータを並列に伝送す
る場合、例えば、１つのクロックレシーバ用の位相イン
ターポレータ２００３に対して複数（データ線と同じ
数）のデータレシーバ用の位相インターポレータ２００
４が設けられている。そして、各データレシーバ用の位
相インターポレータ２００４では、制御信号発生回路２
００２からの制御コードに従ってクロックＣＫ２を発生
してデータレシーバ２００５に供給する。なお、スレー
ブの位相インターポレータとしては、各データ線に設け
られたデータレシーバ用のものに限定されず、様々な同
期クロックを使用する回路に設けられている。

【０００７】図２および図３は従来の位相合成回路の一
例を示す図である。図２に示されるように、従来の位相
合成回路（位相インターポレータ）２００３（２００
４）は、例えば、制御信号発生回路２００２からの制御
コードにより対応する電流（重み電流）Ｉ１〜Ｉ４を出
力するＤ／Ａコンバータ２３４０、および、互いに９０
度の位相差を有する４つクロック信号φ１〜φ４を発生
する４相クロック発生回路２３５０を備えている。

【０００８】さらに、図３に示されるように、位相イン
ターポレータ２００３（２００４）において、Ｄ／Ａコ
ンバータ２３４０からの各電流Ｉ１〜Ｉ４はそれぞれ対
応するランジスタ２３２１〜２３２４に流され、重みＷ
１〜Ｗ４として各差動対トランジスタ（２３０１，２３
０２；２３０４，２３０５；２３０７，２３０８；２３
１０，２３１１）に接続されたトランジスタ２３０３，
２３０６，２３０９，２３１２のゲートに与えられる。
各差動対トランジスタ（２３０１，２３０２；２３０
４，２３０５；２３０７，２３０８；２３１０，２３１
１）のゲートには、それぞれ異なる位相クロック信号
（φ１，φ３；φ２，φ４；φ３，φ１；φ４，φ２）
が供給され、重みＷ１〜Ｗ４に応じて制御されコンパレ
ータ２３２０を介してクロックＣＫ１（ＣＫ２）が出力
される。なお、図３において、参照符号２３３０は負荷
を示し、この負荷２３３０はｐＭＯＳトランジスタ２３
３１〜２３３４で構成されている。

【０００９】図２および図３に示す位相インターポレー
タでは、４つの位相クロック信号φ１〜φ４から重み付
き和の積分に対応する電圧波形を発生し、この波形をコ
ンパレータ２３２０でパルス波に変換することで任意の
位相を発生させる。ここで、重みＷ１〜Ｗ４は、制御コ
ードに基づいて発生され、マスターの位相インターポレ
ータ２００３と同様に、スレーブの位相インターポレー
タ２００４にも制御コードを供給してクロックを発生さ
せるようになっている。

【００１０】

【発明が解決しようとする課題】図１に示すようなマス
ターおよびスレーブの位相インターポレータを有するシ
ステムにおいて、位相インターポレータが制御コードと
出力位相との関係に非線型性がある場合、マスター側と
スレーブ側、或いは、各スレーブ側の位相インターポレ
ータの出力にはこの非線型性に起因する位相誤差が含ま
れることになる。また、各位相インターポレータは、例
えば、各トランジスタの特性ばらつき等に起因した微妙
な特性誤差が存在し、データ転送レートを上げるために
クロック周波数をより一層高速化すると、これらの誤差
が問題となって来る。そのため、位相インターポレータ
における制御コードと出力位相との非線型性は極力小さ
くする必要があり、各トランジスタの特性を制御するた
めの半導体製造技術の向上と共に、重み付き和の発生回
路およびコンパレータの設計を細心の注意を持って行わ
なければならない。

【００１１】しかしながら、重み付き和の発生回路やコ
ンパレータはアナログ回路であるが、半導体プロセスの
微細化とそれに伴う電源電圧の低下等によりリニアリテ
ィの高い回路の設計が非常に困難になって来ている。さ
らに、複数のデータ線（信号線）により伝送される信号
は、各信号線の長さや寄生容量等の様々な要因によりそ
の位相は微妙にずれているが、これら各信号線により伝
えられるデータを全て最適なタイミングで取り込むこと
は困難であった。

【００１２】本発明は、上述した従来技術が有する課題
に鑑み、高いリニアリティを持つ位相合成回路およびタ
イミング信号発生回路をアナログ回路に必要以上のリニ
アリティを要求することなく実現することを目的とす
る。さらに、本発明は、位相合成回路の出力信号のタイ
ミングを個別に制御することも目的とする。

【００１３】

【課題を解決するための手段】本発明に係るタイミング
信号発生回路は、制御コード発生手段と、制御コード変
換手段と、重み付き和発生手段とを備えて構成される。
制御コード発生手段は、位相制御のための第１のディジ
タル制御コードを発生し、制御コード変換手段は、第１
のディジタル制御コードを変換して第２のディジタル制
御コードを発生する。重み付き和発生手段は、入力され
た複数の位相クロック信号に第２のディジタル制御コー
ドに対応した重みを与えて和を生成する。そして、第１
のディジタル制御コードと第２のディジタル制御コード
との関係を調整することにより、第１のディジタル制御
コードと出力クロックの位相との関係を制御する。

【００１４】本発明に係る位相合成回路は、制御コード
変換手段および重み付き和発生手段を備え、制御コード
変換手段は入力された第１のディジタル制御コードを変
換して第２のディジタル制御コードを発生し、また、重
み付き和発生手段は入力された複数の位相クロック信号
に第２のディジタル制御コードに対応した重みを与えて
和を生成する。そして、第１のディジタル制御コードと
第２のディジタル制御コードとの関係を調整することに
より、第１のディジタル制御コードと出力クロックの位
相との関係を制御する。

【００１５】これにより、高いリニアリティを持つタイ
ミング信号発生回路或いは位相合成回路をアナログ回路
に必要以上のリニアリティを要求することなく実現する
ことができる。図４は本発明に係る位相合成回路の原理
構成を示すブロック図である。図１において、参照符号
２４００は制御コード変換回路、２５００は重み付き和
発生回路、そして、２４２０はコンパレータを示してい
る。ここで、重み付き和発生回路２５００は、前述した
図２および図３に示す位相合成回路におけるＤ／Ａコン
バータアレイ２３４０、負荷２３３０、並びに、トラン
ジスタ２３０１〜２３１２および２３２１〜２３２４を
含めた構成に相当する。

【００１６】図４に示されるように、本発明の位相合成
回路は、制御コード（入力コード）が制御コード変換回
路２４００を介して重み付き和発生回路２５００に入力
される。すなわち、本発明の位相合成回路は、位相イン
ターポレータの入力コード（図１における制御信号発生
回路の出力）と、多相クロック（例えば、４相クロック
φ１〜φ４）に対して重み付けの和を取る重み付き和発
生回路２５００との間に制御コード変換回路２４００を
介在させるようになっている。ここで、重み付き和発生
回路２５００の分解能は、入力コード（制御コード）の
ビット数に対応する値よりも十分高く（すなわち、小さ
い位相ステップとなるように）している。

【００１７】図５は図４に示す位相合成回路の動作を説
明するための図である。図５（ａ）において、参照符号
ＡＬは位相合成回路の出力信号の位相と制御コードとの
間の理想的な曲線（理想直線）を示し、また、ＲＬｏは
従来の位相合成回路（制御コード変換回路２４００を持
たないもの）における出力信号の位相と制御コードとの
間の特性曲線を示す。さらに、図５（ｂ）において、参
照符号ＲＬは本発明に係る図４の位相合成回路における
出力信号の位相と制御コードとの間の特性曲線（理想直
線にほぼ一致）を示している。

【００１８】図５（ａ）と図５（ｂ）との比較から明ら
かなように、本発明に係る位相合成回路によれば、重み
付き和発生回路に対して直接制御コードを入力した場合
に、その制御コードと出力位相との間に非線型性があっ
たとしても、制御コード変換回路２４００によりその非
線型性を補正するように、制御コード（入力コード）を
変換して重み制御コード（変換された重み制御コード）
を重み付き和発生回路に供給することで位相合成回路全
体としてのリニアリティを大きく向上させることが可能
になる。

【００１９】このように、本発明の位相合成回路（タイ
ミング信号発生回路）によれば、重み付き和発生回路
（重み発生回路）およびコンパレータ等のアナログ回路
のリニアリティを過度に要求することなく、若干のディ
ジタル回路の付加により全体としてのリニアリティを高
くすることができる。

【００２０】

【発明の実施の形態】以下、本発明に係る位相合成回路
およびタイミング信号発生回路の各実施例を図面に従っ
て詳述する。図６および図７は本発明に係る位相合成回
路の第１実施例を示す図である。図６において、参照符
号２５１１〜２５１４は、入力コード（制御コード）を
制御コード変換回路２４００で変換した変換後制御コー
ドに従って電流（重み電流）Ｉ１〜Ｉ４を出力する電流
Ｄ／Ａコンバータを示している。ここで、図４における
重み付き和発生回路２５００は、図６および図７に示す
位相合成回路（位相インターポレータ）におけるＤ／Ａ
コンバータ（Ｄ／Ａコンバータアレイ）２５１１〜２５
１４、負荷２４３０、並びに、トランジスタ２４０１〜
２４１２および２４２１〜２４２４を含めた構成に相当
する。また、トランジスタ２４０１，２４０２；２４０
４，２４０５；２４０７，２４０８；２４１０，２４１
１の各ゲートに入力される位相クロック信号（φ１，φ
３；φ２，φ４；φ３，φ１；φ４，φ２）は、例え
ば、チップの外部から供給されるクロックに同期してＰ
ＬＬを用いて発生され、これら位相クロック信号φ１〜
φ４は、例えば、互いに９０度の位相差を有している。

【００２１】図６に示されるように、本第１実施例の位
相合成回路（位相インターポレータ）は、制御コードと
出力位相との関係が線型的になるように、入力コード
（例えば、図１における制御信号発生回路２００２から
の制御コード）を制御コード変換回路２４００で変換し
てＤ／Ａコンバータ２５１１〜２５１４に供給するよう
になっている。すなわち、制御コードと出力位相との関
係が線型的になるように制御コード変換回路２４００で
変換された変換後重み制御コードが各Ｄ／Ａコンバータ
２５１１〜２５１４に入力され、この変換後重み制御コ
ードに対応する電流（重み電流）Ｉ１〜Ｉ４がＤ／Ａコ
ンバータ２５１１〜２５１４から出力される。

【００２２】この後の動作は、前述した図３と同様であ
り、Ｄ／Ａコンバータ２５１１〜２５１４からの各電流
Ｉ１〜Ｉ４はそれぞれ対応するランジスタ２４２１〜２
４２４に流され、重みＷ１〜Ｗ４として各差動対トラン
ジスタ（２４０１，２４０２；２４０４，２４０５；２
４０７，２４０８；２４１０，２４１１）に接続された
トランジスタ２４０３，２４０６，２４０９，２４１２
のゲートに与えられる。各差動対トランジスタ（２４０
１，２４０２；２４０４，２４０５；２４０７，２４０
８；２４１０，２４１１）のゲートには、それぞれ異な
る位相クロック信号（φ１，φ３；φ２，φ４；φ３，
φ１；φ４，φ２）が供給され、重みＷ１〜Ｗ４に応じ
て制御されコンパレータ２４２０を介してクロック（図
１におけるクロックＣＫ１，ＣＫ２に相当）が出力され
る。なお、図７において、参照符号２４３０は負荷を示
し、この負荷２４３０はｐＭＯＳトランジスタ２４３１
〜２４３４で構成されている。

【００２３】図８は本発明の位相合成回路における重み
の変化の一例を示す図であり、図８（ａ）は重みＷ１，
Ｗ３を示し、図８（ｂ）は重みＷ２，Ｗ４を示してい
る。重みＷ１〜Ｗ４（電流Ｄ／Ａコンバータ２５１１〜
２５１４の出力電流）は、例えば、図８（ａ）および
（ｂ）に示されるように変化する。ここで、縦軸Ｉは電
流を示し、また、横軸θは位相合成回路の出力位相を示
し、重みＷ１が最大値Ｗｍａｘをとったときの出力位相
を位相の原点としている。

【００２４】図８（ａ）および（ｂ）に示されるよう
に、各重みＷｎ（Ｗ１〜Ｗ４）は、最高で最大値Ｗｍａ
ｘ、最低で最小値Ｗｍｉｎという値をとり、どの出力位
相でも非ゼロの値（所定のバイアス電流が含まれる）と
なっている。すなわち、Ｄ／Ａコンバータ２５１１〜２
５１４により発生される重み（電流）Ｗ１〜Ｗ４には、
重みが与えられるトランジスタの動作等を確実なものと
するために、所定（Ｗｍｉｎ）のバイアス電流が含まれ
るようになっている。

【００２５】図８（ａ）および（ｂ）の例では、各重み
Ｗｎ（Ｗ１〜Ｗ４）は、下半分をクランプした三角波と
なっている。本第１実施例では、入力コードは６ビット
で一周期であり、変換後重み制御コードは９ビットで一
周期となっており、制御コード変換回路２４００は、６
ビットの入力コードから９ビットの重み制御コードを発
生させる。ここで、６ビットの入力コード（制御信号発
生回路２００２の出力制御コード）と各位相インターポ
レータの出力位相の関係が非線型であったとしても、入
力コードと変換後重み制御コードの関係をこの非線型性
が打ち消されるように選ぶことで全体としての入力−出
力特性を線型なものとすることができる。

【００２６】このように、本第１実施例に係る位相合成
回路（位相インターポレータ）によれば、各位相インタ
ーポレータ（各スレーブ）において、それぞれ制御コー
ド変換回路２４００で入力コード（制御コード）と出力
位相との関係が線型的になるように変換後重み制御コー
ドに変換して各Ｄ／Ａコンバータ２５１１〜２５１４に
供給することにより、マスターの位相インターポレータ
（２００３）と同様に、スレーブの位相インターポレー
タ（２００４）の出力（位相）も入力クロックに厳密に
同期させることが可能になる。

【００２７】図９は本発明に係る位相合成回路の第２実
施例を示すブロック図である。図９に示されるように、
本第２実施例は、入力コードから変換後重み制御コード
への変換をメモリ（レジスタアレイ）２４５０に格納し
たデータに従ってデコーダ２４４０が変換するようにな
っている。ここで、６ビットの入力コードから９ビット
の変換後重み制御コードを発生させる場合、入力コード
と変換後重み制御コードとの対応を格納するメモリは、
変換後重み制御コードの９ビット×２⁶（入力コードの
６４ワード分）と少ないので、レジスタアレイ２４５０
として構成することができる。なお、入力コードは変換
後重み制御コードを格納したメモリ（レジスタアレイ２
４５０）のアドレスとして用いられ、デコーダ２４４０
は対応するアドレスのデータを変換後重み制御コードと
して出力する。

【００２８】本第２実施例では、メモリの内容を変える
ことにより入力コードと出力位相（変換後重み制御コー
ド）の対応関係をフレキシブルに変えることができる利
点がある。また、製造プロセスによる特性バラツキを補
償することも可能である。図１０は本発明に係る位相合
成回路の第３実施例を示すブロック図である。図１０と
図９との比較から明らかなように、本第３実施例は、上
述した第２実施例における入力コードをデコーダ２４４
０に直接供給する代わりに、アップダウン信号をアップ
ダウンカウンタ２４７０に入力し、デコーダ２４６０が
このアップダウンカウンタ２４７０の出力によりレジス
タアレイ２４５０から対応する変換後重み制御コードを
出力して位相制御を行うようになっている。

【００２９】すなわち、本第３実施例では、アップダウ
ン信号により使用する重み制御コードのアドレスをイン
クリメント或いはデクリメントし、その指定されたレジ
スタアレイ２４５０に格納された変換後重み制御コード
をレジスタアレイ２４５０から読み出し、その値を使っ
て重み付き和の生成を行うようになっている。これは、
例えば、スレーブの位相インターポレータに対しては、
全ての入力コード（制御コード）を供給するよりもアッ
プダウン信号を供給する方がアップダウン信号（制御コ
ード）を伝えるための信号線の本数を低減することがで
きて好ましい。

【００３０】図１１は本発明に係る位相合成回路の第４
実施例としての制御コード変換回路を示すブロック図で
ある。本第４実施例は、前述した図９に示す第２実施例
におけるレジスタアレイ２４５０およびデコーダ２４４
０の代わりにシフトレジスタアレイ２４６０を使用して
制御コード変換回路２４００を構成したものである。

【００３１】すなわち、図１１に示されるように、本第
４実施例において、制御コード変換回路２４００は、６
４ワードのシフトレジスタを９ビット分備えて構成さ
れ、シフト信号（アップダウン信号）により右シフト或
いは左シフトを行うことによって、例えば、６ビットの
入力コードに対応した９ビットの出力コード（変換後重
み制御コード）を得るようになっている。本第４実施例
では、多チャネル伝送路のそれぞれに取り付けられたス
レーブ位相インターポレータの位相を制御する場合に、
チャネル毎のスキューを適切に保ったまま同期運転を行
うことができる利点がある。

【００３２】図１２は本発明に係る位相合成回路の第５
実施例を説明するための出力位相と制御コードとの関係
を示す図である。本第５実施例は、入力コードに対応す
る変換後重み制御コードと出力位相との関係を位相イン
ターポレータが使用する位相範囲内でできる限りリニア
にしたものである。すなわち、本第５実施例では、３６
０度（２π）の全ての範囲（クロックの１周期の範囲）
ではなく、位相インターポレータが使用する範囲（例え
ば、９０度〜２７０度）においてリニアになるように入
力コードと変換後重み制御コードとの関係を選ぶように
なっている。このように、位相インターポレータが使用
する範囲が限定されることが分かっている場合には、よ
り高い分解能を得ることも可能である。このように、本
第５実施例では、通常望ましい特性である高いリニアリ
ティと高い分解能を実現できる利点がある。

【００３３】図１３は本発明に係る位相合成回路の第６
実施例を示す回路図である。図１３と前述した図２およ
び図３との比較から明らかなように、本第６実施例は、
従来の位相合成回路における通常の重み発生回路（重み
付き和発生回路）に加えて補正重みを発生させる電流Ｄ
／Ａコンバータ（補正用Ｄ／Ａコンバータ）２４８０Ｃ
を設けるようになっている。すなわち、本第６実施例で
は、コンパレータ２３２０の入力に対して、補正用Ｄ／
Ａコンバータ２４８０の出力を供給し、入力コードに対
する出力位相の非線形性を補正するようになっている。
この補正用Ｄ／Ａコンバータ２４８０には、入力コード
（例えば、６ビット）を補正用制御コードに変換する補
正用制御コード変換回路２４９０の出力（例えば、４ビ
ット）が供給されている。

【００３４】ところで、本第６実施例では、例えば、入
力コード（変換後重み制御コード：６ビット）から各重
み電流Ｉ１〜Ｉ４を発生する電流Ｄ／Ａコンバータ（Ｄ
／Ａコンバータアレイ２３４０）の分解能は従来と同様
に６ビットのままであり、上述した図６に示す第１実施
例のように分解能を９ビットとする必要はない。このＤ
／Ａコンバータアレイ（２３４０）が通常の重みの範囲
で得られる非直線性（理想的な直線関係からのずれ）の
幅をカバーするだけの電流出力範囲を持っているのはい
うまでもない。また、補正用Ｄ／Ａコンバータ２４８０
は、補正用制御コード変換回路２４９０により入力コー
ドが変換された例えば、４ビットの補正コードをＤ／Ａ
変換すればよく、全体としての回路構成を簡略すること
が可能である。

【００３５】このように、本第６実施例は、通常の重み
と補正の重みとを合成した合成重みが位相発生に用いら
れるため、補正の重みの値を適当に選ぶことで入力コー
ドと出力位相の間の直線性を改善することができ、そし
て、補正用のデータのビット数を小さくして記憶装置等
の回路量が削減することができると共に、より精密な非
線型性の補正が可能になる。

【００３６】図１４は本発明に係る位相合成回路の第７
実施例を示す回路図である。図１４において、参照符号
２６１０は制御コード変換回路、２６２０は位相インタ
ーポレータ、２６３０は位相比較回路、そして、２６４
０は校正用制御回路を示している。なお、本第７実施例
の位相合成回路としては、位相インターポレータ２６２
０の他に制御コード変換回路２６１０、相比較回路２６
３０、および、校正用制御回路２６４０も含むことにな
る。

【００３７】図１４に示されるように、本第７実施例
は、外部からの基準クロックを受け取り、位相比較回路
２６３０で出力クロックと基準クロックとの位相比較を
行って校正用制御回路２６４０を介して制御変換回路２
６１０のメモリ（例えば、図９に示す第２実施例におけ
るレジスタアレイ２４５０に相当）に書き込みを行うよ
うになっている。このメモリに対する書き込み処理は、
例えば、システムの電源投入時等の初期設定段階等で行
われる。

【００３８】本第７実施例では、入力コードと変換後重
み制御コードとの対応関係を外部から加えた基準クロッ
クの位相を用いて校正するようになっている。すなわ
ち、校正を行うためには外部から可変位相の基準クロッ
クを与えると共に、位相インターポレータ２６２０側
に、基準クロックと出力クロックの位相を比較する位相
比較回路２６３０、および、比較した結果（位相の進み
遅れに対応する「０」、「１」のディジタル信号）を処
理するディジタルフィルタ等を有する校正用制御回路２
６４０等から構成される位相ロックループを適用するよ
うになっている。そして、外部から所望の入力コードを
与えると同時にそのときに出力して欲しい位相を持つ基
準クロックを与え、この状態で位相ロックループを動作
させて変換後重み制御コードを出力クロックが基準クロ
ックと一致するような値に調整し、そのときの入力コー
ドおよび変換後重み制御コードの値をメモリに書き込
む。この操作を入力コードの全てに対して行うことによ
り、出力クロックの所定の位相出力範囲（例えば、１周
期３６０度（２π）の全範囲）に渡って任意の依存性を
得ることができる。

【００３９】図１５は本発明に係る位相合成回路の第８
実施例を示す回路図である。上述した第７実施例では、
全ての入力コードに対して基準クロックによる校正を行
うものであるが、本第８実施例は、全入力コードにおけ
る一部の値だけで校正を行うものである。具体的に、本
第８実施例では、４つの点（例えば、９０度、１８０
度、２７０度、３６０度（０度））だけで基準クロック
を使用した校正を行い、その間の入力コードに対して
は、校正用制御回路２６５０が変換後重み制御コードを
線形補間により発生させるようになっている。

【００４０】図１６は図１５に示す位相合成回路の動作
を説明するための図である。図１６（ａ）において、参
照符号ＡＬは位相合成回路の出力信号の位相と制御コー
ドとの間の理想的な曲線（理想直線）を示し、また、Ｒ
Ｌｏは制御コード変換を行わない場合の出力信号の位相
と制御コードとの間の特性曲線を示す。さらに、図１６
（ｂ）において、参照符号ＲＬは本第８実施例の位相合
成回路における出力信号の位相と制御コードとの間の特
性曲線（線形補間したもの）を示している。

【００４１】図１６（ａ）に示されるように、一般に位
相インターポレータ（位相合成回路）の非線型性はゆる
やかなＳ字型にうねった形をしている場合がほとんどで
あるため、例えば、入力コードの９０度、１８０度、２
７０度、３６０度（０度）の４点だけで基準クロックに
よる校正を行って変換後重み制御コードを発生し、その
間の入力コードに対しては線形補間により変換後重み制
御コードを発生させたとしても、十分な線形特性をもた
せることが可能である。このように、本第８実施例は、
所望の特性が線型である場合にはこのような数点だけの
校正を行うことにより、校正のための信号発生器を簡略
化すると共に、校正に要する時間を短縮することができ
るという利点がある。

【００４２】図１７は本発明に係る位相合成回路の第９
実施例を説明するための図である。図１７に示されるよ
うに、本第９実施例は、出力クロックの位相を制御する
ための可変の基準クロックを使う代わりに、位相インタ
ーポレータの駆動クロック（例えば、４位相クロックφ
１〜φ４内の１つのクロックφ１）とわずかに周波数が
異なる基準クロックを用いる。

【００４３】具体的に、例えば、位相インターポレータ
の駆動クロックφ１と１００ｐｐｍの周波数偏差のある
クロックを基準クロックとして用いると、１０⁴クロッ
クサイクルで位相差が１周期３６０度（２π）となる。
この周波数偏差は、位相インターポレータを含む校正用
位相ロックループで十分にトラッキングすることがで
き、この程度のクロックサイクル数の区間では２つのク
ロック位相は時間に対し直線的にずれていくと考えてよ
い。従って、位相ロックループでトラキングされたコー
ド値とクロックサイクル数の関係を積算（積算の周期は
位相差が３６０度となるタイミングを１周期とする）す
ることで、入力コードと出力クロックの位相を線型とす
る変換後重み制御コードの値を得ることができる。

【００４４】上述したように、本発明の各実施例によれ
ば、重み付きの和の発生回路やコンパレータなどのアナ
ログ回路のリニアリティに必要以上の高精度を要求する
ことなく高い精度のリニアリティ（或いは、所望の任意
の依存性）の入力コード対出力位相特性を有する位相イ
ンターポレータを得ることができる。 （付記１） 位相制御のための第１のディジタル制御コ
ードを発生する制御コード発生手段と、前記第１のディ
ジタル制御コードを変換して第２のディジタル制御コー
ドを発生する制御コード変換手段と、入力された複数の
位相クロック信号に前記第２のディジタル制御コードに
対応した重みを与えて和を生成する重み付き和発生手段
とを備え、前記第１のディジタル制御コードと前記第２
のディジタル制御コードとの関係を調整することによ
り、該第１のディジタル制御コードと出力クロックの位
相との関係を制御するようにしたことを特徴とするタイ
ミング信号発生回路。

【００４５】（付記２） 付記１に記載のタイミング信
号発生回路において、前記第２のディジタル制御コード
のビット数は、前記第１のディジタル制御コードのビッ
ト数よりも多いことを特徴とするタイミング信号発生回
路。 （付記３） 付記１に記載のタイミング信号発生回路に
おいて、さらに、前記重み付き和発生手段の出力をクロ
ックに変換するコンパレータ回路を備えることを特徴と
するタイミング信号発生回路。

【００４６】（付記４） 付記１に記載のタイミング信
号発生回路において、さらに、前記第１のディジタル制
御コードに対応する前記第２のディジタル制御コードを
記憶する記憶手段を備え、該第１のディジタル制御コー
ドをアドレスとして前記記憶手段から対応する該第２の
ディジタル制御コードを読み出して変換を行うことを特
徴とするタイミング信号発生回路。

【００４７】（付記５） 付記１に記載のタイミング信
号発生回路において、さらに、前記第１のディジタル制
御コードに対応する前記第２のディジタル制御コードを
記憶する記憶手段を備え、該第１のディジタル制御コー
ドに応じたアップダウン信号により前記記憶手段から対
応する該２のディジタル制御コードを読み出して変換を
行うことを特徴とするタイミング信号発生回路。

【００４８】（付記６） 付記４または５のいずれか１
項に記載のタイミング信号発生回路において、前記記憶
手段は、レジスタアレイまたはメモリであることを特徴
とするタイミング信号発生回路。 （付記７） 付記５に記載のタイミング信号発生回路に
おいて、前記記憶手段は、シフトレジスタアレイであ
り、前記アップダウン信号は該シフトレジスタアレイに
対して供給されることを特徴とするタイミング信号発生
回路。

【００４９】（付記８） 付記４〜７のいずれか１項に
記載のタイミング信号発生回路において、前記記憶手段
は、前記出力クロックの一周期の分割数をカバーする容
量を有し、前記第１のディジタル制御コードに対応する
前記第２のディジタル制御コードを記憶することを特徴
とするタイミング信号発生回路。 （付記９） 付記４〜８のいずれか１項に記載のタイミ
ング信号発生回路において、さらに、校正用位相を与え
る基準クロックと前記出力クロックとの位相を比較する
位相比較回路と、前記基準クロックの位相を前記第１の
ディジタル制御コードに対応して順次変化させ、前記出
力クロックの位相を校正するための前記第２のディジタ
ル制御コードを確認して前記記憶手段に記憶する校正用
制御回路とを備え、該校正用制御回路により前記第１の
ディジタル制御コードと前記第２のディジタル制御コー
ドとの関係を所望のものに制御することを特徴とするタ
イミング信号発生回路。

【００５０】（付記１０） 付記９に記載のタイミング
信号発生回路において、前記校正用制御回路は、前記第
１のディジタル制御コードの中で選ばれた複数の点にお
いて、前記出力クロックの位相と所望の基準位相との誤
差が最少となるように前記第２のディジタル制御コード
を校正し、該校正された複数の点以外の前記第１の制御
コードに対しては当該校正を行った点の間を補間するよ
うにして前記第２の制御コードを規定することを特徴と
するタイミング信号発生回路。

【００５１】（付記１１） 付記９に記載のタイミング
信号発生回路において、前記基準クロックは前記複数の
位相クロック信号とは異なる周波数であり、該基準クロ
ックに前記出力クロックの位相がロックする位相ロック
ループを備え、位相ロックが成立した状態での前記第２
のディジタル制御コードを該基準クロックと該複数の位
相クロック信号との間の位相ずれが複数周期となる時間
に渡って観察し、その結果を用いて該第２のディジタル
制御コードを規定することを特徴とするタイミング信号
発生回路。

【００５２】（付記１２） 付記９〜１１のいずれか１
項に記載のタイミング信号発生回路において、前記第１
のディジタル制御コードと前記出力クロックの位相との
関係をできるだけリニアになるように前記第２のディジ
タル制御コードを規定したことを特徴とするタイミング
信号発生回路。 （付記１３） 付記１に記載のタイミング信号発生回路
において、さらに、前記各位相クロック信号の重みを補
正するための補正重み発生回路と、該補正重み発生回路
で発生される補正重みを制御する補正コードを前記第１
のディジタル制御コードから発生させる補正コード発生
手段とを備え、前記第１のディジタル制御コードと前記
補正コードの組が実質的に前記第２のディジタル制御コ
ードを構成することを特徴とするタイミング信号発生回
路。

【００５３】（付記１４） 入力された第１のディジタ
ル制御コードを変換して第２のディジタル制御コードを
発生する制御コード変換手段と、入力された複数の位相
クロック信号に前記第２のディジタル制御コードに対応
した重みを与えて和を生成する重み付き和発生手段とを
備え、前記第１のディジタル制御コードと前記第２のデ
ィジタル制御コードとの関係を調整することにより、該
第１のディジタル制御コードと出力クロックの位相との
関係を制御するようにしたことを特徴とする位相合成回
路。

【００５４】（付記１５） 付記１４に記載の位相合成
回路において、前記第２のディジタル制御コードのビッ
ト数は、前記第１のディジタル制御コードのビット数よ
りも多いことを特徴とする位相合成回路。 （付記１６） 付記１４に記載の位相合成回路におい
て、さらに、前記重み付き和発生手段の出力をクロック
に変換するコンパレータ回路を備えることを特徴とする
位相合成回路。

【００５５】（付記１７） 付記１４に記載の位相合成
回路において、さらに、前記第１のディジタル制御コー
ドに対応する前記第２のディジタル制御コードを記憶す
る記憶手段を備え、該第１のディジタル制御コードをア
ドレスとして前記記憶手段から対応する該第２のディジ
タル制御コードを読み出して変換を行うことを特徴とす
る位相合成回路。

【００５６】（付記１８） 付記１４に記載の位相合成
回路において、さらに、前記第１のディジタル制御コー
ドに対応する前記第２のディジタル制御コードを記憶す
る記憶手段を備え、該第１のディジタル制御コードに応
じたアップダウン信号により前記記憶手段から対応する
該２のディジタル制御コードを読み出して変換を行うこ
とを特徴とする位相合成回路。

【００５７】（付記１９） 付記１７または１８のいず
れか１項に記載の位相合成回路において、前記記憶手段
は、レジスタアレイまたはメモリであることを特徴とす
る位相合成回路。 （付記２０） 付記１８に記載の位相合成回路におい
て、前記記憶手段は、シフトレジスタアレイであり、前
記アップダウン信号は該シフトレジスタアレイに対して
供給されることを特徴とする位相合成回路。

【００５８】（付記２１） 付記１７〜２０のいずれか
１項に記載の位相合成回路において、前記記憶手段は、
前記出力クロックの一周期の分割数をカバーする容量を
有し、前記第１のディジタル制御コードに対応する前記
第２のディジタル制御コードを記憶することを特徴とす
る位相合成回路。 （付記２２） 付記１７〜２１のいずれか１項に記載の
位相合成回路において、さらに、校正用位相を与える基
準クロックと前記出力クロックとの位相を比較する位相
比較回路と、前記基準クロックの位相を前記第１のディ
ジタル制御コードに対応して順次変化させ、前記出力ク
ロックの位相を校正するための前記第２のディジタル制
御コードを確認して前記記憶手段に記憶する校正用制御
回路とを備え、該校正用制御回路により前記第１のディ
ジタル制御コードと前記第２のディジタル制御コードと
の関係を所望のものに制御することを特徴とする位相合
成回路。

【００５９】（付記２３） 付記２２に記載の位相合成
回路において、前記校正用制御回路は、前記第１のディ
ジタル制御コードの中で選ばれた複数の点において、前
記出力クロックの位相と所望の基準位相との誤差が最少
となるように前記第２のディジタル制御コードを校正
し、該校正された複数の点以外の前記第１の制御コード
に対しては当該校正を行った点の間を補間するようにし
て前記第２の制御コードを規定することを特徴とする位
相合成回路。

【００６０】（付記２４） 付記２２に記載の位相合成
回路において、前記基準クロックは前記複数の位相クロ
ック信号とは異なる周波数であり、該基準クロックに前
記出力クロックの位相がロックする位相ロックループを
備え、位相ロックが成立した状態での前記第２のディジ
タル制御コードを該基準クロックと該複数の位相クロッ
ク信号との間の位相ずれが複数周期となる時間に渡って
観察し、その結果を用いて該第２のディジタル制御コー
ドを規定することを特徴とする位相合成回路。

【００６１】（付記２５） 付記２２〜２４のいずれか
１項に記載の位相合成回路において、前記第１のディジ
タル制御コードと前記出力クロックの位相との関係をで
きるだけリニアになるように前記第２のディジタル制御
コードを規定したことを特徴とする位相合成回路。 （付記２６） 付記１４に記載の位相合成回路におい
て、さらに、前記各位相クロック信号の重みを補正する
ための補正重み発生回路と、該補正重み発生回路で発生
される補正重みを制御する補正コードを前記第１のディ
ジタル制御コードから発生させる補正コード発生手段と
を備え、前記第１のディジタル制御コードと前記補正コ
ードの組が実質的に前記第２のディジタル制御コードを
構成することを特徴とする位相合成回路。

【００６２】

【発明の効果】以上、詳述したように、本発明によれ
ば、高いリニアリティを持つ位相合成回路およびタイミ
ング信号発生回路をアナログ回路に必要以上のリニアリ
ティを要求することなく実現することができる。さら
に、本発明によれば、位相合成回路の出力信号のタイミ
ングを個別に制御することもできる。

【図面の簡単な説明】

【図１】マスターおよびスレーブの位相合成回路を有す
るシステムの一例を示すブロック図である。

【図２】従来の位相合成回路の一例を示す図（その１）
である。

【図３】従来の位相合成回路の一例を示す図（その２）
である。

【図４】本発明に係る位相合成回路の原理構成を示すブ
ロック図である。

【図５】図４に示す位相合成回路の動作を説明するため
の図である。

【図６】本発明に係る位相合成回路の第１実施例を示す
図（その１）である。

【図７】本発明に係る位相合成回路の第１実施例を示す
図（その２）である。

【図８】本発明の位相合成回路における重みの変化の一
例を示す図である。

【図９】本発明に係る位相合成回路の第２実施例を示す
ブロック図である。

【図１０】本発明に係る位相合成回路の第３実施例を示
すブロック図である。

【図１１】本発明に係る位相合成回路の第４実施例とし
ての制御コード変換回路を示すブロック図である。

【図１２】本発明に係る位相合成回路の第５実施例を説
明するための出力位相と制御コードとの関係を示す図で
ある。

【図１３】本発明に係る位相合成回路の第６実施例を示
す回路図である。

【図１４】本発明に係る位相合成回路の第７実施例を示
す回路図である。

【図１５】本発明に係る位相合成回路の第８実施例を示
す回路図である。

【図１６】図１５に示す位相合成回路の動作を説明する
ための図である。

【図１７】本発明に係る位相合成回路の第９実施例を説
明するための図である。

【符号の説明】

２００１…クロックレシーバ ２００２…制御信号発生回路 ２００３…クロック用位相インターポレータ（マスタ
ー） ２００４…データ用位相インターポレータ（スレーブ） ２００５…データレシーバ ２４００、２６１０…制御コード変換回路 ２５００…重み付き和発生回路 ２５１１〜２５１４…電流Ｄ／Ａコンバータ（電流Ｄ／
Ａコンバータアレイ） ２３２０，２４２０…コンパレータ ２３３０，２４３０…負荷 ２４４０，２４６０…デコーダ ２４５０…レジスタアレイ ２４７０…アップダウンカウンタ ２４８０…補正用Ｄ／Ａコンバータ ２４９０…補正用制御コード変換回路 ２６３０…位相比較回路 ２６４０，２６５０…校正用制御回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 位相制御のための第１のディジタル制御
   コードを発生する制御コード発生手段と、 前記第１のディジタル制御コードを変換して第２のディ
   ジタル制御コードを発生する制御コード変換手段と、 入力された複数の位相クロック信号に前記第２のディジ
   タル制御コードに対応した重みを与えて和を生成する重
   み付き和発生手段とを備え、 前記第１のディジタル制御コードと前記第２のディジタ
   ル制御コードとの関係を調整することにより、該第１の
   ディジタル制御コードと出力クロックの位相との関係を
   制御するようにしたことを特徴とするタイミング信号発
   生回路。
2. 【請求項２】 請求項１に記載のタイミング信号発生回
   路において、前記第２のディジタル制御コードのビット
   数は、前記第１のディジタル制御コードのビット数より
   も多いことを特徴とするタイミング信号発生回路。
3. 【請求項３】 請求項１に記載のタイミング信号発生回
   路において、さらに、前記第１のディジタル制御コード
   に対応する前記第２のディジタル制御コードを記憶する
   記憶手段を備え、該第１のディジタル制御コードをアド
   レスとして前記記憶手段から対応する該第２のディジタ
   ル制御コードを読み出して変換を行うことを特徴とする
   タイミング信号発生回路。
4. 【請求項４】 請求項１に記載のタイミング信号発生回
   路において、さらに、前記第１のディジタル制御コード
   に対応する前記第２のディジタル制御コードを記憶する
   記憶手段を備え、該第１のディジタル制御コードに応じ
   たアップダウン信号により前記記憶手段から対応する該
   ２のディジタル制御コードを読み出して変換を行うこと
   を特徴とするタイミング信号発生回路。
5. 【請求項５】 請求項３または４のいずれか１項に記載
   のタイミング信号発生回路において、さらに、 校正用位相を与える基準クロックと前記出力クロックと
   の位相を比較する位相比較回路と、 前記基準クロックの位相を前記第１のディジタル制御コ
   ードに対応して順次変化させ、前記出力クロックの位相
   を校正するための前記第２のディジタル制御コードを確
   認して前記記憶手段に記憶する校正用制御回路とを備
   え、 該校正用制御回路により前記第１のディジタル制御コー
   ドと前記第２のディジタル制御コードとの関係を所望の
   ものに制御することを特徴とするタイミング信号発生回
   路。
6. 【請求項６】 請求項５に記載のタイミング信号発生回
   路において、前記校正用制御回路は、前記第１のディジ
   タル制御コードの中で選ばれた複数の点において、前記
   出力クロックの位相と所望の基準位相との誤差が最少と
   なるように前記第２のディジタル制御コードを校正し、
   該校正された複数の点以外の前記第１の制御コードに対
   しては当該校正を行った点の間を補間するようにして前
   記第２の制御コードを規定することを特徴とするタイミ
   ング信号発生回路。
7. 【請求項７】 請求項５に記載のタイミング信号発生回
   路において、前記基準クロックは前記複数の位相クロッ
   ク信号とは異なる周波数であり、該基準クロックに前記
   出力クロックの位相がロックする位相ロックループを備
   え、位相ロックが成立した状態での前記第２のディジタ
   ル制御コードを該基準クロックと該複数の位相クロック
   信号との間の位相ずれが複数周期となる時間に渡って観
   察し、その結果を用いて該第２のディジタル制御コード
   を規定することを特徴とするタイミング信号発生回路。
8. 【請求項８】 請求項５〜７のいずれか１項に記載のタ
   イミング信号発生回路において、前記第１のディジタル
   制御コードと前記出力クロックの位相との関係をできる
   だけリニアになるように前記第２のディジタル制御コー
   ドを規定したことを特徴とするタイミング信号発生回
   路。
9. 【請求項９】 請求項１に記載のタイミング信号発生回
   路において、さらに、 前記各位相クロック信号の重みを補正するための補正重
   み発生回路と、 該補正重み発生回路で発生される補正重みを制御する補
   正コードを前記第１のディジタル制御コードから発生さ
   せる補正コード発生手段とを備え、 前記第１のディジタル制御コードと前記補正コードの組
   が実質的に前記第２のディジタル制御コードを構成する
   ことを特徴とするタイミング信号発生回路。
10. 【請求項１０】 入力された第１のディジタル制御コー
    ドを変換して第２のディジタル制御コードを発生する制
    御コード変換手段と、 入力された複数の位相クロック信号に前記第２のディジ
    タル制御コードに対応した重みを与えて和を生成する重
    み付き和発生手段とを備え、 前記第１のディジタル制御コードと前記第２のディジタ
    ル制御コードとの関係を調整することにより、該第１の
    ディジタル制御コードと出力クロックの位相との関係を
    制御するようにしたことを特徴とする位相合成回路。