JP4615089B2 - 遅延ロックループ回路 - Google Patents
遅延ロックループ回路 Download PDFInfo
- Publication number
- JP4615089B2 JP4615089B2 JP2000118392A JP2000118392A JP4615089B2 JP 4615089 B2 JP4615089 B2 JP 4615089B2 JP 2000118392 A JP2000118392 A JP 2000118392A JP 2000118392 A JP2000118392 A JP 2000118392A JP 4615089 B2 JP4615089 B2 JP 4615089B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- signal
- node
- delay line
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000001934 delay Effects 0.000 claims description 14
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 230000004048 modification Effects 0.000 claims 1
- 238000012986 modification Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【発明の属する技術分野】
本発明は遅延回路、より詳細には、遅延ロックループを使用してデジタルポインタを、他の回路での遅延と整合するために発生する遅延素子に関する。
【0002】
【従来の技術】
遅延ロックループ(DLL)は、周期的入力信号を出力信号と比較するために使用される。このようにして信号間の位相差をほぼゼロに設定することができる。図1には従来のDLL10が示されている。入力信号CKinが遅延線12と位相比較器14に入力される。出力信号CKoutが入力信号CKinと、使用される位相比較器14によって比較される。位相比較器14は遅延線12を設定または調整し、入力信号と出力信号との間の位相差がゼロになるようにする。遅延線12は、入力信号CKinと出力信号CKoutとの間の遅延が1クロック期間Tに達するか、またはその倍数(kT、ただしkは自然数)に達するときに安定する。DLL10は例えば、入力クロックを出力クロックに所定の集積回路で同期するために使用できる。
【0003】
図2には、DLLの適用が示されている。DLL20は受信器22とドライバ24により生じる遅延を含む。この遅延は遅延素子26により補償される。遅延素子26は、フィードバックループにおけるτの遅延補償を行う。ここでτ=R+Dであり、Rは受信器22により生じる遅延、Dはドライバ24により生じる遅延である。入力クロックCKinと出力クロックCKoutはそれぞれ、それらの位相差が2kΠになる時に同期する。すなわち、入力信号と出力信号との間の遅延がクロック期間の倍数に等しいとき、kTであるときに同期する。この場合、位相比較器14はその2つの入力26と27との間で位相差を検出しない。入力26は入力クロックCKinと比較してRの遅延を有している。入力27は入力クロックCKinと比較してkT+Rの遅延を有している。ここでTはクロック期間である。図2に説明した場合では、遅延線制御信号(ポインタ)は、入力26と27が同期するまで調整される。
【0004】
図3には、DLLに対するさらに特別な使用が示されている。回路40は出力データ流DQoutを同期するために使用される。出力データDQはDフリップフロップ(DFF)でDLLCLK信号によりラッチされる。遅延は、受信器遅延R、ドライバ遅延DおよびフリップフロップDFFにより生じた遅延の和である。
【0005】
図4には、図3の回路40が、DLLを使用してクロック周波数を2で乗算し、ダブルデータレート出力を供給するように適合された構成が示されている。DLLシステム50は、入力クロックの2倍の周波数のクロック信号を形成する。このクロック信号は上述のように入力クロック(CKin)と同相である。これを実行するために、2つのクロック信号が入力クロック信号CKinから導出される。導出された第1の信号はkT−Dの遅延を有する。ここでDは、ORゲート52,フリップフロップDFFおよび出力ドライバ24の遅延の和である。導出された第2の信号は(3kT/2)−Dの遅延を有する。導出された第1と第2の両方の信号は、ORゲート52に入力される。導出された第2の信号に対しては第2の遅延線54が使用され、この遅延線はポイントP/2(遅延線12を制御する、位相比較器14からのポインタPの半分の値を有する)により制御される。遅延素子57は入力53に遅延を与えるために導入される。この場合、DLLはデジタルである。これはポインタPの2による割り算は最下位ビット(LSB)を桁下げすることにより行われることを意味する。このことにより、遅延線54により生じる遅延が遅延線12により生じる遅延の半分であることが保証される。
【0006】
遅延線12により生じる遅延はkT−D−Rである。遅延線54により生じる遅延は(kT−D−R)/2である。従って、ORゲート52の入力側53に到来する信号の遅延は(kT−D)+(kT−D−R)/2+(R+D)/2=(3kT/2)−Dである。このことは、入力側53に発生する第2のクロックが、入力側55の第1のクロックに対して180゜位相がシフトされていることを保証する。
【0007】
DLLシステム50に関連する問題は、遅延素子が全てのプロセス、および受信器とドライバ回路の温度変動に対して追従することが困難なことである。同じようにして、この遅延の半分にダブルデータレートを供給するため追従する別の回路を提供することはさらに困難である。
【0008】
【発明が解決しようとする課題】
本発明の課題は、回路で生じる遅延に対する追従性が改善された遅延ロックループ(DLL)を含む遅延素子を提供することである。
【0010】
【課題を解決するための手段】
この課題は本発明により、遅延線と、遅延素子と、位相比較器とを有する遅延ロックループ回路であって、
前記遅延線は制御信号に従って遅延を発生し、入力ノードと出力ノードに接続されており、
前記遅延素子は入力ノードに接続されており、所定の遅延値を入力ノードからの入力信号に与え、遅延された入力信号を供給し、
前記位相比較器は出力ノードと遅延素子とに接続されており、出力信号と前記遅延された入力信号との位相を比較し、制御信号を前記遅延線に出力し、
該制御信号により前記遅延線は所定の遅延値を、入力ノードと出力ノードとの間に与えるように構成して解決される。
【0011】
【発明の実施の形態】
択一的実施例では、制御信号は有利にはデジタル信号である。制御信号は他の回路に伝送することができる。制御信号は算術処理され、変更された制御信号を供給する。この変更された制御信号は他の遅延線に、制御信号に比例する遅延を与える。遅延線はトランジスタを含むことができ、このトランジスタは制御信号によって制御される。入力信号は有利にはクロック信号である。遅延ロックループは、制御信号を格納するためのレジスタを含むことができる。
【0012】
他の遅延ロックループは、遅延された入力信号を受信するための入力ノードを有する。第1の遅延ロックループは第1の遅延線を有しており、この遅延線は入力ノードと第1のノードとの間に接続されている。第1の遅延素子は第1のノードと第1の位相比較器に接続されている。第1の位相比較器は第1の制御信号を供給し、この制御信号は第1の遅延線の遅延を設定する。第1の遅延素子は、第2の遅延ロックループを含み、この第2の遅延ロックループはさらに第2の遅延線を有する。第2の遅延線は、遅延を第2の制御信号に従って供給する。
【0013】
第2の遅延線は第1の位相比較器および第1のノードと接続されている。第2の遅延ロックループもまた第2の遅延素子を有し、これは入力ノードと接続されている。第2の位相比較器は第1の位相比較器および第2の遅延素子と接続されており、第2の遅延線からの出力と遅延された第1のノード信号との間の位相差を検出する。第2の位相比較器は第2の制御信号を第2の遅延線に出力する。これにより第2の遅延線は所定の遅延値を出力し、入力ノードと、第1の遅延線による第1のノードとの間の遅延を補償する。
【0014】
択一的実施例では第2の制御信号は有利にはデジタル信号である。遅延ロックループ回路は、第1のノードに接続された第3の遅延線を含むことができ、第3の遅延線は所定の遅延値の端数を供給する。このことは、第2の制御信号を算術的に変更した信号によって制御して行い、これにより第2および第3の遅延線に対する遅延の物理的変動を補償する。遅延ロックループ回路はさらにORゲートを含むことができ、このORゲートは第3の遅延線の出力と、第1のノードにおける信号とを論理結合する。この論理結合は、ORゲートからのクロックレート出力が入力信号から変形されるように行う。1つの実施例では、算術的に変更された信号は、第1と第2の制御信号の和の半分であり、第3の遅延線における遅延は第1と第2の遅延線による遅延の和の半分である。遅延ロックループは第2の信号を格納するためのレジスタを有することができ、このレジスタは算術演算を実行し、第2の制御信号と、この第2の制御信号のうち算術的に変更された部分を他の回路に伝送する。第2の遅延素子はパッシブデバイスを含むことができ、このデバイスは遅延ロックループの前後での回路遅延をシミュレートする。
【0015】
次に本発明によるクロック回路を説明する。このクロック回路は内部に第3の遅延線を含む、この遅延線は第1のノードと接続されている第3の遅延線は所定の遅延値の端数を供給する。この端数の供給は、第2の制御信号の算術的に変更された値により制御されて行われ、これにより第2および第3の遅延線に対する物理的変動が補償される。ORゲートが、第3の遅延線の出力と第1のノードの信号とを論理的に結合するために含まれている。この論理結合は、ORゲートからのクロックレート出力が入力信号から変形されるように行われる。フリップフロップもまた含まれており、これはクロックレートによりイネーブルされ、フリップフロップを通してデータをドライバに伝送することができる。
【0016】
クロック回路の択一的に実施例では、レジスタが、第2の制御信号を格納するため、算術演算の実行のため、そして第2の制御信号と第2の制御信号の算術的に変更された部分を他の回路に伝送するために設けられている。第2の制御信号は有利にはデジタル信号である。実施例では算術的に変更された信号は、第1と第2の和の半分であり、第3の遅延線での遅延は第1と第2の遅延線での遅延の和の半分である。ORゲートからクロック出力は実質的に、入力ノードでのクロック入力の2倍に等しい。第2の遅延素子はパッシブデバイスを含むことができる。このパッシブデバイスは、受信器、ORゲート、フリップフロップおよびドライバでの回路遅延をシミュレートする。
【0017】
【実施例】
本発明は、遅延回路、より詳細には、遅延を整合するためのデジタルポインタを発生する遅延ロックループを使用する遅延素子に関連する。本発明は、デジタルポインタを同じ回路の別の部分と別の回路で使用し、それらの回路に適切な遅延を導入するための制御信号を発生する。本発明は、遅延τに相応するポインタを供給するものである。このことは、遅延線をポインタにより制御し、所定の遅延τが生じるようにして行われる。さらにポインタは、第1の遅延素子の値に対して正確に半分の値を有する遅延素子を制御するために使用される。これは全てのプロセスおよび温度領域変動にわたって使用される。
【0018】
図面を参照して詳細について説明する。まず図5を参照する。ここには、本発明による遅延ロックループ(DLL)100が示されている。入力信号CKinが遅延線112と遅延素子110に入力される。有利には遅延素子は、入力線108と位相比較器114との間に設けられている。移動比較器114は例えば論理回路を含み、この論理回路はノードAとBを分析し、それらを比較する。出力信号CKoutが入力信号CKinと位相比較器114により比較される。位相比較器114は、遅延線112を設定または調整し、入力信号と出力信号との間の位相差がゼロになるようにする。このことを実行するために、遅延線112での遅延は実質的にτと等しい遅延になるまで増大され、ノードAとBとの間の遅延が同期される。遅延線112は、入力信号CKinと出力信号CKoutとの間の遅延が実質的にτに達するときに安定する。図5に示したように、ポインタPτが位相比較器114により発生され、これにより遅延線112が制御され、遅延線112は所定の遅延τを発生する。このようにしてポインタPτは回路の種々の部分で、所定の遅延を発生するために使用される。本発明のこの構成により、所定のハードウエア、例えば較正された遅延素子を、特別な素子または素子群の遅延のために使用する必要がなくなる。別の実施例では、ポインタは回路間で種々異なる遅延を発生するために変化することができる。例えばポインタPτはτの遅延を発生し、ポインタPτ/2はτ/2の遅延を発生する。
【0019】
遅延ロックループ100は集積回路チップの種々のエリアで使用することができる。有利な実施例では、Pτはデジタル信号である。このようにして、Pτをチップの種々のエリアに、種々の遅延線における遅延を調整および設定するために伝送することができる。本発明を以下、非限定的実施例に基づいて詳細に説明する。
【0020】
図6を参照する。ここには図4の回路の本発明の実施例が示されており、遅延素子57が遅延線120により置換されている。DLL100(図5)のようなDLL回路がポインタPτを発生するために使用される。遅延線120はポインタPτ/2を受信する。ここでτはR+Dであり、Rは受信器122により惹起された遅延、Dはドライバ124、DフリップフロップDFFおよびORゲート126により惹起された遅延である。図5に示した回路を、ポインタPτを供給して、遅延τを遅延線に発生させるために使用できる。実施例ではポインタPτはデジタル信号である。τ/2の遅延は、Pτの最下位ビットを桁下げしてPτ/2を得ることにより行われる。Pτ/2は遅延線120を制御し、これの遅延がτ/2と等しくするために使用される。遅延線120は有利には、遅延素子(図5の遅延線112)の遅延(図5の例ではτの遅延)を、全ての変動と温度領域にわたって追従する遅延素子を提供する。言い替えれば、遅延線120はτの遅延の半分である。遅延線121は遅延線123の遅延の半分を発生するために使用される。遅延線123はポインタPにより制御され、このポインタは位相比較器114により発生される。遅延線121はP/2により制御され、これは2により割り算することにより算術的に供給される。
【0021】
図7を参照する。ここには本発明の別の実施例が示されている。結合遅延線132は適切な遅延を供給するために使用される。本発明によれば、2つ以上の遅延線が結合される。この結合は、適切なサイズの遅延線を設け、この遅延線をポインタ信号の和により制御することによって行われる。このことは有利には論理結合により行われる。例えば信号を、遅延線132を制御する結合ポインタ信号に加算するのである。遅延線120と121(図6)は結合され、P/2+Pτ/2に等しいポインタ信号が、遅延線132を制御するために算入される。P/2は、位相比較器114により供給されるような遅延線112での遅延の半分の遅延を発生する。ORゲート126への入力150および152はそれぞれ、(3kT/2)−DおよびkT−Dだけ遅延されている。しかし本発明によれば、遅延は上に説明したように、温度および他の変動に対して補償されている。有利には本発明はさらに安定した遅延と半分の遅延を、図5のDLLより追従することによって提供するものである。図5のDLL100は、遅延線が必要な正確な遅延値を提供する。位相比較器からのポインタは多数の場所で使用され、有利にはデジタルであるから、遅延および半分の遅延が自動的にこれにより補償され、より良好なクロック信号と真のダブルクロックレートを供給する。
【0022】
図8を参照する。ここには本発明の有利な実施例が示されている。遅延素子130は遅延線156により置換される。遅延線156はポインタPτを受け取る。本発明によれば、Pτは集積回路の他のエリアから受信される。ここでPτは図5に従って発生される。Pτは有利にはデジタルであり、算術演算を簡単に実行できる。例えば2による割り算が遅延線132に対してPτ/2を発生するために実行される。乗算、加算、および減算を含む他の算術演算もPτを変更するために実行できる。
【0023】
図9を参照すると、ここには本発明の別の有利な実施例が示されている。図9は、図5に示したPτポインタ発生回路を有する図8の回路を示す。上に述べたように位相比較器160はノードEとFの遅延を比較し、遅延線156にポインタまたは制御信号を供給する。遅延素子162は、R+D=τの遅延を供給する。ここでRとDは上に述べたのと同じである。これはPτを、前に図5に基づいて説明したのと同じように発生する。有利には本発明は、遅延素子に対して遅延ロックループ164を供給する。
【0024】
図10にはDLL100の実施例が示されている。DLL100は遅延線112を含み、この遅延線は1つまたは複数のインバータ113を含む。インバータ113はDLL100の入力側と出力側との間に接続されている。インバータ113は有利には複数のマルチプレクサ115により作動され、これらマルチプレクサはデジタルポインタPτにより制御される。ポインタPτは所定数のインバータ113を作動するために使用され、遅延線112の遅延を変化する。遅延素子110は、キャパシタおよび抵抗のようなパッシブ素子を含むことができ、これらは所望の遅延に等しいRC時定数(τ)を供給する。有利な実施例では、遅延素子はインバータを含む。遅延素子110は有利には入力側と位相比較器114との間に設けられる。位相比較器114は論理回路のような回路を含み、遅延素子110を通った入力側からの信号と出力信号を比較し、ポインタ信号Pτを比較される信号の不一致に応じて調整する。Pτはレジスタに入力するか、または論理回路111を通して上に述べたような算術演算を実行することができる。
【0025】
本発明を、メモリチップに対する集積回路の例で説明した。しかし本発明は、プロセッサチップ、ダイナミックランダムアクセスメモリ(DRAM)、アプリケーション専用集積回路(ASIC)または遅延補償またはトラッキングを必要とする他の回路で使用することができる。
【0026】
遅延ロックループを使用した新規の遅延素子に対する前記の実施例から、当業者であれば変形および改善が可能である。
【図面の簡単な説明】
【図1】従来技術の遅延ロックループの概略図である。
【図2】回路素子によって生じた遅延を表す遅延素子を備えた従来技術の遅延ロックループの概略図である。
【図3】クロック信号をフリップフロップにデータラッチのため供給する従来技術の遅延ロックループの概略図である。
【図4】ダブルクロック信号をフリップフロップにデータラッチのため供給する従来技術の遅延ロックループの概略図である。
【図5】本発明による、ポインタ発生のための遅延ロックループの概略図である。
【図6】図4に示された遅延素子を置換する遅延線を示す本発明の1実施例の概略図である。
【図7】図6の遅延線とポインタを結合して示す本発明の別の実施例の概略図である。
【図8】図7の遅延素子を遅延線により置換し、この遅延線をPτにより制御する本発明の別の実施例の概略図である。
【図9】遅延素子を図5の遅延ロックループにより置換した本発明の別の実施例の概略図である。
【図10】本発明の図5の遅延ロックループを詳細に示す概略図である。
【符号の説明】
100 遅延ロックループDLL
110 遅延素子
112 遅延線
114 位相比較器
120、121 遅延線
122 受信器
124 ドライバ
Claims (10)
- 遅延された入力信号を受信するための入力ノードと、第1の遅延ロックループと、第1の遅延素子とを有する遅延ロックループ回路であって、
前記第1の遅延ロックループは、入力ノードと第1のノードに接続された第1の遅延線を有し、
前記第1の遅延素子は、第1のノードと第1の位相比較器に接続されており、
該第1の位相比較器は、第1の制御信号を第1の遅延線の遅延を設定するために供給し、
前記第1の遅延素子は第2の遅延ロックループをさらに含み、
該第2の遅延ロックループは、第2の遅延線と、第2の遅延素子と、第2の位相比較器とを有し、
前記第2の遅延線は、第2の制御信号に従って遅延を発生し、第1の位相比較器と第1のノードに接続されており、
第2の遅延素子は前記第2の位相比較器に接続されており、所定の遅延値を第1のノードからの第1のノード信号に与え、遅延された第1のノード信号を供給し、
前記第2の位相比較器は、第1の位相比較器と第2の遅延素子に接続されており、第2の遅延線からの出力信号と前記遅延された第1のノード信号との位相を比較し、第2の制御信号を前記第2の遅延線に出力し、
該第2の制御信号により第2の遅延線は所定の遅延値を出力し、入力ノードと、第1の遅延線を通った第1のノードとの間の遅延を補償する、
ことを特徴とする遅延ロックループ回路。 - 第2の制御信号はデジタル信号である、請求項1記載の遅延ロックループ回路。
- 第3の遅延線が第1のノードに接続されており、
該第3の遅延線は所定の遅延値の端数を発生し、
当該端数を第3の遅延線は、第2の制御信号を算術的に変更した信号により制御されて発生し、これにより第2および第3の遅延線に対して遅延における物理的変動を補償する、請求項1記載の遅延ロックループ回路。 - 第3の遅延線の出力信号と第1のノードの信号とを論理結合するためのORゲートが設けられており、
該ORゲートからのクロック出力は入力信号から変形されている、請求項3記載の遅延ロックループ回路。 - 算術的に変更された信号は、第1と第2の制御信号の和の半分であり、第3の遅延線での遅延は第1と第2の遅延線での遅延の和の半分である、請求項3記載の遅延ロックループ回路。
- 受信器からの遅延された入力信号を受信する入力ノードと、第1の遅延ロックループと、第1の遅延素子とを有するクロック回路であって、
前記第1の遅延ロックループは、入力ノードと第1のノードに接続された第1の遅延線を有し、
前記第1の遅延線は第1のノードおよび第1の位相比較器と接続されており、
該第1の位相比較器は、第1の遅延線の遅延を設定する第1の制御信号を供給し、入力ノードに接続されており、
前記第1の遅延素子は第2の遅延ロックループを含み、
該第2の遅延ロックループはさらに、第2の遅延線と、第2の遅延素子と、第2の位相比較器と、第3の遅延線と、ORゲートと、フリップフロップとを有し、
前記第2の遅延線は遅延を第2の制御信号に従って発生し、第1の位相比較器と第1のノードに接続されており、
前記第2の遅延素子は前記第2の位相比較器に接続されており、所定の遅延値を第1のノードからの第1のノード信号に与え、遅延された第1のノード信号を供給し、
前記第2の位相比較器は、第1の位相比較器と第2の遅延素子に接続されており、該第2の遅延線からの出力信号と前記遅延された第1のノード信号との位相を比較し、第2の制御信号を第2の遅延線に出力し、
該第2の制御信号により第2の遅延線は所定の遅延値を出力し、入力ノードと、第1の遅延線を通った第1のノードとの間の遅延を補償し、
前記第3の遅延線は第1のノードに接続されており、所定の遅延値の端数を供給し、
当該端数を第3の遅延線は、第2の制御信号を算術的に変更した信号によって制御されて供給し、これにより第2および第3の遅延線に対して遅延における物理的変動を補償し、
前記ORゲートは、第3の遅延線の出力信号と第1のノードの信号とを論理結合し、これによりORゲートからのクロック出力が入力信号から変形され、
前記フリップフロップはクロック信号によりイネーブルされ、フリップフロップを介してドライバにデータを伝送する、
ことを特徴とするクロック回路。 - 第2の制御信号を格納するためのレジスタを有し、該レジスタは算術演算を実行し、第2の制御信号と、これの算術的に変更された部分とを伝送する、請求項6記載のクロック回路。
- 第2の制御信号はデジタル信号である、請求項6記載のクロック回路。
- 算術的に変更された信号は、第1の制御信号と第2の制御信号の和の半分であり、
第3の遅延線における遅延は、第1の遅延線と第2の遅延線における遅延の和の半分であり、
ORゲートからのクロック出力信号は、入力ノードにおけるクロック入力信号の2倍に等しい、請求項6記載のクロック回路。 - 第2の遅延素子はパッシブ素子を含み、
該パッシブ素子は受信器、ORゲート、フリップフロップおよびドライバの回路遅延をシミュレートする、請求項6記載のクロック回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/295157 | 1999-04-20 | ||
US09/295,157 US6252443B1 (en) | 1999-04-20 | 1999-04-20 | Delay element using a delay locked loop |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000357963A JP2000357963A (ja) | 2000-12-26 |
JP4615089B2 true JP4615089B2 (ja) | 2011-01-19 |
Family
ID=23136474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000118392A Expired - Fee Related JP4615089B2 (ja) | 1999-04-20 | 2000-04-19 | 遅延ロックループ回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6252443B1 (ja) |
EP (1) | EP1047195B1 (ja) |
JP (1) | JP4615089B2 (ja) |
KR (1) | KR20010006999A (ja) |
CN (1) | CN1271212A (ja) |
TW (1) | TW472457B (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6580305B1 (en) * | 1999-12-29 | 2003-06-17 | Intel Corporation | Generating a clock signal |
US6384649B1 (en) * | 2001-02-22 | 2002-05-07 | International Business Machines Corporation | Apparatus and method for clock skew measurement |
KR100415193B1 (ko) * | 2001-06-01 | 2004-01-16 | 삼성전자주식회사 | 반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭발생회로 |
US6876239B2 (en) * | 2001-07-11 | 2005-04-05 | Micron Technology, Inc. | Delay locked loop “ACTIVE command” reactor |
DE10136338A1 (de) * | 2001-07-26 | 2003-02-20 | Infineon Technologies Ag | Verzögerungsschaltung |
US7088158B2 (en) * | 2002-05-14 | 2006-08-08 | Lsi Logic Corporation | Digital multi-phase clock generator |
US7197102B2 (en) * | 2002-06-07 | 2007-03-27 | International Business Machines Corporation | Method and apparatus for clock-and-data recovery using a secondary delay-locked loop |
US6756832B2 (en) * | 2002-10-16 | 2004-06-29 | Lsi Logic Corporation | Digitally-programmable delay line for multi-phase clock generator |
US7009433B2 (en) * | 2003-05-28 | 2006-03-07 | Lattice Semiconductor Corporation | Digitally controlled delay cells |
US7477716B2 (en) * | 2003-06-25 | 2009-01-13 | Mosaid Technologies, Inc. | Start up circuit for delay locked loop |
KR100543925B1 (ko) * | 2003-06-27 | 2006-01-23 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 지연 고정 루프에서의 클럭 지연 고정방법 |
US20050086424A1 (en) * | 2003-10-21 | 2005-04-21 | Infineon Technologies North America Corp. | Well-matched echo clock in memory system |
US7098710B1 (en) * | 2003-11-21 | 2006-08-29 | Xilinx, Inc. | Multi-speed delay-locked loop |
KR100618825B1 (ko) * | 2004-05-12 | 2006-09-08 | 삼성전자주식회사 | 지연 동기 루프를 이용하여 내부 신호를 측정하는집적회로 장치 및 그 방법 |
US7495495B2 (en) * | 2005-11-17 | 2009-02-24 | Lattice Semiconductor Corporation | Digital I/O timing control |
KR100945899B1 (ko) * | 2007-06-01 | 2010-03-05 | 삼성전자주식회사 | 지연고정루프를 이용한 온도센싱회로 및 온도센싱방법 |
US8482332B2 (en) * | 2011-04-18 | 2013-07-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-phase clock generator and data transmission lines |
US8542049B1 (en) * | 2012-04-18 | 2013-09-24 | Texas Instruments Incorporated | Methods and delay circuits for generating a plurality of delays in delay lines |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
US5295164A (en) * | 1991-12-23 | 1994-03-15 | Apple Computer, Inc. | Apparatus for providing a system clock locked to an external clock over a wide range of frequencies |
US5218314A (en) * | 1992-05-29 | 1993-06-08 | National Semiconductor Corporation | High resolution, multi-frequency digital phase-locked loop |
JP3397217B2 (ja) * | 1994-02-25 | 2003-04-14 | 日本電信電話株式会社 | 半導体集積回路 |
JPH0818414A (ja) * | 1994-04-26 | 1996-01-19 | Hitachi Ltd | 信号処理用遅延回路 |
GB9414729D0 (en) * | 1994-07-21 | 1994-09-07 | Mitel Corp | Digital phase locked loop |
JPH0897714A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | クロック信号発生回路 |
US5594376A (en) * | 1994-10-05 | 1997-01-14 | Micro Linear Corporation | Clock deskewing apparatus including three-input phase detector |
US5684421A (en) * | 1995-10-13 | 1997-11-04 | Credence Systems Corporation | Compensated delay locked loop timing vernier |
US5744991A (en) * | 1995-10-16 | 1998-04-28 | Altera Corporation | System for distributing clocks using a delay lock loop in a programmable logic circuit |
KR0157952B1 (ko) * | 1996-01-27 | 1999-03-20 | 문정환 | 위상 지연 보정 장치 |
JP3688392B2 (ja) * | 1996-05-31 | 2005-08-24 | 三菱電機株式会社 | 波形整形装置およびクロック供給装置 |
JPH1079663A (ja) * | 1996-09-03 | 1998-03-24 | Mitsubishi Electric Corp | 内部クロック発生回路および信号発生回路 |
CA2204089C (en) * | 1997-04-30 | 2001-08-07 | Mosaid Technologies Incorporated | Digital delay locked loop |
JPH1174783A (ja) * | 1997-06-18 | 1999-03-16 | Mitsubishi Electric Corp | 内部クロック信号発生回路、および同期型半導体記憶装置 |
US6005426A (en) * | 1998-05-06 | 1999-12-21 | Via Technologies, Inc. | Digital-type delay locked loop with expanded input locking range |
US6069507A (en) * | 1998-05-22 | 2000-05-30 | Silicon Magic Corporation | Circuit and method for reducing delay line length in delay-locked loops |
US6043694A (en) * | 1998-06-24 | 2000-03-28 | Siemens Aktiengesellschaft | Lock arrangement for a calibrated DLL in DDR SDRAM applications |
DE19845121C1 (de) * | 1998-09-30 | 2000-03-30 | Siemens Ag | Integrierte Schaltung mit einstellbaren Verzögerungseinheiten für Taktsignale |
-
1999
- 1999-04-20 US US09/295,157 patent/US6252443B1/en not_active Expired - Lifetime
-
2000
- 2000-03-29 EP EP00106652A patent/EP1047195B1/en not_active Expired - Lifetime
- 2000-04-19 JP JP2000118392A patent/JP4615089B2/ja not_active Expired - Fee Related
- 2000-04-19 TW TW089107347A patent/TW472457B/zh not_active IP Right Cessation
- 2000-04-20 KR KR1020000020965A patent/KR20010006999A/ko not_active Application Discontinuation
- 2000-04-20 CN CN00106950A patent/CN1271212A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
EP1047195B1 (en) | 2011-06-22 |
EP1047195A3 (en) | 2004-02-25 |
EP1047195A2 (en) | 2000-10-25 |
KR20010006999A (ko) | 2001-01-26 |
CN1271212A (zh) | 2000-10-25 |
US6252443B1 (en) | 2001-06-26 |
TW472457B (en) | 2002-01-11 |
JP2000357963A (ja) | 2000-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4615089B2 (ja) | 遅延ロックループ回路 | |
US6011732A (en) | Synchronous clock generator including a compound delay-locked loop | |
US10699769B2 (en) | Methods and apparatus for synchronizing communication with a memory controller | |
US7046059B2 (en) | Delay locked loop and its control method | |
US7057431B2 (en) | Digital DLL apparatus for correcting duty cycle and method thereof | |
US5489864A (en) | Delay interpolation circuitry | |
US11349457B2 (en) | Signal generation circuit having minimum delay, semiconductor apparatus using the same, and signal generation method | |
JP4677511B2 (ja) | 周波数逓倍遅延ロックループ | |
EP1633049B1 (en) | Delay locked loop circuitry for clock delay adjustment | |
JP4093826B2 (ja) | クロック発生装置 | |
US7535270B2 (en) | Semiconductor memory device | |
US7268601B2 (en) | Delay locked loop and clock generation method thereof | |
US8698533B2 (en) | Phase mixer with adjustable load-to-drive ratio | |
JPH06104742A (ja) | プログラム式高速ディジタル・フェーズ・ロック・ループ | |
US6670835B2 (en) | Delay locked loop for controlling phase increase or decrease and phase control method thereof | |
JP2001285059A (ja) | リング発振器出力波形間の位相オフセットを補正するための自己補正回路および方法 | |
US20070164797A1 (en) | Method and apparatus to eliminate clock phase error in a multi-phase clock circuit | |
US6072846A (en) | Method and apparatus for distributing a clock signal to synchronous memory elements | |
KR20030014790A (ko) | 지연 동기 루프 | |
KR20010038938A (ko) | 클럭 신호의 지연 시간 보정 회로 | |
KR19990021116A (ko) | 반도체 소자의 내부클럭 발생장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070418 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090805 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100510 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100518 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100624 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100906 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101001 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101020 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |