JP4615089B2 - 遅延ロックループ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は遅延回路、より詳細には、遅延ロックループを使用してデジタルポインタを、他の回路での遅延と整合するために発生する遅延素子に関する。
【０００２】
【従来の技術】
遅延ロックループ（ＤＬＬ）は、周期的入力信号を出力信号と比較するために使用される。このようにして信号間の位相差をほぼゼロに設定することができる。図１には従来のＤＬＬ１０が示されている。入力信号ＣＫｉｎが遅延線１２と位相比較器１４に入力される。出力信号ＣＫｏｕｔが入力信号ＣＫｉｎと、使用される位相比較器１４によって比較される。位相比較器１４は遅延線１２を設定または調整し、入力信号と出力信号との間の位相差がゼロになるようにする。遅延線１２は、入力信号ＣＫｉｎと出力信号ＣＫｏｕｔとの間の遅延が１クロック期間Ｔに達するか、またはその倍数（ｋＴ、ただしｋは自然数）に達するときに安定する。ＤＬＬ１０は例えば、入力クロックを出力クロックに所定の集積回路で同期するために使用できる。
【０００３】
図２には、ＤＬＬの適用が示されている。ＤＬＬ２０は受信器２２とドライバ２４により生じる遅延を含む。この遅延は遅延素子２６により補償される。遅延素子２６は、フィードバックループにおけるτの遅延補償を行う。ここでτ＝Ｒ＋Ｄであり、Ｒは受信器２２により生じる遅延、Ｄはドライバ２４により生じる遅延である。入力クロックＣＫｉｎと出力クロックＣＫｏｕｔはそれぞれ、それらの位相差が２ｋΠになる時に同期する。すなわち、入力信号と出力信号との間の遅延がクロック期間の倍数に等しいとき、ｋＴであるときに同期する。この場合、位相比較器１４はその２つの入力２６と２７との間で位相差を検出しない。入力２６は入力クロックＣＫｉｎと比較してＲの遅延を有している。入力２７は入力クロックＣＫｉｎと比較してｋＴ＋Ｒの遅延を有している。ここでＴはクロック期間である。図２に説明した場合では、遅延線制御信号（ポインタ）は、入力２６と２７が同期するまで調整される。
【０００４】
図３には、ＤＬＬに対するさらに特別な使用が示されている。回路４０は出力データ流ＤＱｏｕｔを同期するために使用される。出力データＤＱはＤフリップフロップ（ＤＦＦ）でＤＬＬＣＬＫ信号によりラッチされる。遅延は、受信器遅延Ｒ、ドライバ遅延ＤおよびフリップフロップＤＦＦにより生じた遅延の和である。
【０００５】
図４には、図３の回路４０が、ＤＬＬを使用してクロック周波数を２で乗算し、ダブルデータレート出力を供給するように適合された構成が示されている。ＤＬＬシステム５０は、入力クロックの２倍の周波数のクロック信号を形成する。このクロック信号は上述のように入力クロック（ＣＫｉｎ）と同相である。これを実行するために、２つのクロック信号が入力クロック信号ＣＫｉｎから導出される。導出された第１の信号はｋＴ−Ｄの遅延を有する。ここでＤは、ＯＲゲート５２，フリップフロップＤＦＦおよび出力ドライバ２４の遅延の和である。導出された第２の信号は（３ｋＴ／２）−Ｄの遅延を有する。導出された第１と第２の両方の信号は、ＯＲゲート５２に入力される。導出された第２の信号に対しては第２の遅延線５４が使用され、この遅延線はポイントＰ／２（遅延線１２を制御する、位相比較器１４からのポインタＰの半分の値を有する）により制御される。遅延素子５７は入力５３に遅延を与えるために導入される。この場合、ＤＬＬはデジタルである。これはポインタＰの２による割り算は最下位ビット（ＬＳＢ）を桁下げすることにより行われることを意味する。このことにより、遅延線５４により生じる遅延が遅延線１２により生じる遅延の半分であることが保証される。
【０００６】
遅延線１２により生じる遅延はｋＴ−Ｄ−Ｒである。遅延線５４により生じる遅延は（ｋＴ−Ｄ−Ｒ）／２である。従って、ＯＲゲート５２の入力側５３に到来する信号の遅延は（ｋＴ−Ｄ）＋（ｋＴ−Ｄ−Ｒ）／２＋（Ｒ＋Ｄ）／２＝（３ｋＴ／２）−Ｄである。このことは、入力側５３に発生する第２のクロックが、入力側５５の第１のクロックに対して１８０゜位相がシフトされていることを保証する。
【０００７】
ＤＬＬシステム５０に関連する問題は、遅延素子が全てのプロセス、および受信器とドライバ回路の温度変動に対して追従することが困難なことである。同じようにして、この遅延の半分にダブルデータレートを供給するため追従する別の回路を提供することはさらに困難である。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、回路で生じる遅延に対する追従性が改善された遅延ロックループ（ＤＬＬ）を含む遅延素子を提供することである。
【００１０】
【課題を解決するための手段】
この課題は本発明により、遅延線と、遅延素子と、位相比較器とを有する遅延ロックループ回路であって、
前記遅延線は制御信号に従って遅延を発生し、入力ノードと出力ノードに接続されており、
前記遅延素子は入力ノードに接続されており、所定の遅延値を入力ノードからの入力信号に与え、遅延された入力信号を供給し、
前記位相比較器は出力ノードと遅延素子とに接続されており、出力信号と前記遅延された入力信号との位相を比較し、制御信号を前記遅延線に出力し、
該制御信号により前記遅延線は所定の遅延値を、入力ノードと出力ノードとの間に与えるように構成して解決される。
【００１１】
【発明の実施の形態】
択一的実施例では、制御信号は有利にはデジタル信号である。制御信号は他の回路に伝送することができる。制御信号は算術処理され、変更された制御信号を供給する。この変更された制御信号は他の遅延線に、制御信号に比例する遅延を与える。遅延線はトランジスタを含むことができ、このトランジスタは制御信号によって制御される。入力信号は有利にはクロック信号である。遅延ロックループは、制御信号を格納するためのレジスタを含むことができる。
【００１２】
他の遅延ロックループは、遅延された入力信号を受信するための入力ノードを有する。第１の遅延ロックループは第１の遅延線を有しており、この遅延線は入力ノードと第１のノードとの間に接続されている。第１の遅延素子は第１のノードと第１の位相比較器に接続されている。第１の位相比較器は第１の制御信号を供給し、この制御信号は第１の遅延線の遅延を設定する。第１の遅延素子は、第２の遅延ロックループを含み、この第２の遅延ロックループはさらに第２の遅延線を有する。第２の遅延線は、遅延を第２の制御信号に従って供給する。
【００１３】
第２の遅延線は第１の位相比較器および第１のノードと接続されている。第２の遅延ロックループもまた第２の遅延素子を有し、これは入力ノードと接続されている。第２の位相比較器は第１の位相比較器および第２の遅延素子と接続されており、第２の遅延線からの出力と遅延された第１のノード信号との間の位相差を検出する。第２の位相比較器は第２の制御信号を第２の遅延線に出力する。これにより第２の遅延線は所定の遅延値を出力し、入力ノードと、第１の遅延線による第１のノードとの間の遅延を補償する。
【００１４】
択一的実施例では第２の制御信号は有利にはデジタル信号である。遅延ロックループ回路は、第１のノードに接続された第３の遅延線を含むことができ、第３の遅延線は所定の遅延値の端数を供給する。このことは、第２の制御信号を算術的に変更した信号によって制御して行い、これにより第２および第３の遅延線に対する遅延の物理的変動を補償する。遅延ロックループ回路はさらにＯＲゲートを含むことができ、このＯＲゲートは第３の遅延線の出力と、第１のノードにおける信号とを論理結合する。この論理結合は、ＯＲゲートからのクロックレート出力が入力信号から変形されるように行う。１つの実施例では、算術的に変更された信号は、第１と第２の制御信号の和の半分であり、第３の遅延線における遅延は第１と第２の遅延線による遅延の和の半分である。遅延ロックループは第２の信号を格納するためのレジスタを有することができ、このレジスタは算術演算を実行し、第２の制御信号と、この第２の制御信号のうち算術的に変更された部分を他の回路に伝送する。第２の遅延素子はパッシブデバイスを含むことができ、このデバイスは遅延ロックループの前後での回路遅延をシミュレートする。
【００１５】
次に本発明によるクロック回路を説明する。このクロック回路は内部に第３の遅延線を含む、この遅延線は第１のノードと接続されている第３の遅延線は所定の遅延値の端数を供給する。この端数の供給は、第２の制御信号の算術的に変更された値により制御されて行われ、これにより第２および第３の遅延線に対する物理的変動が補償される。ＯＲゲートが、第３の遅延線の出力と第１のノードの信号とを論理的に結合するために含まれている。この論理結合は、ＯＲゲートからのクロックレート出力が入力信号から変形されるように行われる。フリップフロップもまた含まれており、これはクロックレートによりイネーブルされ、フリップフロップを通してデータをドライバに伝送することができる。
【００１６】
クロック回路の択一的に実施例では、レジスタが、第２の制御信号を格納するため、算術演算の実行のため、そして第２の制御信号と第２の制御信号の算術的に変更された部分を他の回路に伝送するために設けられている。第２の制御信号は有利にはデジタル信号である。実施例では算術的に変更された信号は、第１と第２の和の半分であり、第３の遅延線での遅延は第１と第２の遅延線での遅延の和の半分である。ＯＲゲートからクロック出力は実質的に、入力ノードでのクロック入力の２倍に等しい。第２の遅延素子はパッシブデバイスを含むことができる。このパッシブデバイスは、受信器、ＯＲゲート、フリップフロップおよびドライバでの回路遅延をシミュレートする。
【００１７】
【実施例】
本発明は、遅延回路、より詳細には、遅延を整合するためのデジタルポインタを発生する遅延ロックループを使用する遅延素子に関連する。本発明は、デジタルポインタを同じ回路の別の部分と別の回路で使用し、それらの回路に適切な遅延を導入するための制御信号を発生する。本発明は、遅延τに相応するポインタを供給するものである。このことは、遅延線をポインタにより制御し、所定の遅延τが生じるようにして行われる。さらにポインタは、第１の遅延素子の値に対して正確に半分の値を有する遅延素子を制御するために使用される。これは全てのプロセスおよび温度領域変動にわたって使用される。
【００１８】
図面を参照して詳細について説明する。まず図５を参照する。ここには、本発明による遅延ロックループ（ＤＬＬ）１００が示されている。入力信号ＣＫｉｎが遅延線１１２と遅延素子１１０に入力される。有利には遅延素子は、入力線１０８と位相比較器１１４との間に設けられている。移動比較器１１４は例えば論理回路を含み、この論理回路はノードＡとＢを分析し、それらを比較する。出力信号ＣＫｏｕｔが入力信号ＣＫｉｎと位相比較器１１４により比較される。位相比較器１１４は、遅延線１１２を設定または調整し、入力信号と出力信号との間の位相差がゼロになるようにする。このことを実行するために、遅延線１１２での遅延は実質的にτと等しい遅延になるまで増大され、ノードＡとＢとの間の遅延が同期される。遅延線１１２は、入力信号ＣＫｉｎと出力信号ＣＫｏｕｔとの間の遅延が実質的にτに達するときに安定する。図５に示したように、ポインタＰτが位相比較器１１４により発生され、これにより遅延線１１２が制御され、遅延線１１２は所定の遅延τを発生する。このようにしてポインタＰτは回路の種々の部分で、所定の遅延を発生するために使用される。本発明のこの構成により、所定のハードウエア、例えば較正された遅延素子を、特別な素子または素子群の遅延のために使用する必要がなくなる。別の実施例では、ポインタは回路間で種々異なる遅延を発生するために変化することができる。例えばポインタＰτはτの遅延を発生し、ポインタＰτ／２はτ／２の遅延を発生する。
【００１９】
遅延ロックループ１００は集積回路チップの種々のエリアで使用することができる。有利な実施例では、Ｐτはデジタル信号である。このようにして、Ｐτをチップの種々のエリアに、種々の遅延線における遅延を調整および設定するために伝送することができる。本発明を以下、非限定的実施例に基づいて詳細に説明する。
【００２０】
図６を参照する。ここには図４の回路の本発明の実施例が示されており、遅延素子５７が遅延線１２０により置換されている。ＤＬＬ１００（図５）のようなＤＬＬ回路がポインタＰτを発生するために使用される。遅延線１２０はポインタＰτ／２を受信する。ここでτはＲ＋Ｄであり、Ｒは受信器１２２により惹起された遅延、Ｄはドライバ１２４、ＤフリップフロップＤＦＦおよびＯＲゲート１２６により惹起された遅延である。図５に示した回路を、ポインタＰτを供給して、遅延τを遅延線に発生させるために使用できる。実施例ではポインタＰτはデジタル信号である。τ／２の遅延は、Ｐτの最下位ビットを桁下げしてＰτ／２を得ることにより行われる。Ｐτ／２は遅延線１２０を制御し、これの遅延がτ／２と等しくするために使用される。遅延線１２０は有利には、遅延素子（図５の遅延線１１２）の遅延（図５の例ではτの遅延）を、全ての変動と温度領域にわたって追従する遅延素子を提供する。言い替えれば、遅延線１２０はτの遅延の半分である。遅延線１２１は遅延線１２３の遅延の半分を発生するために使用される。遅延線１２３はポインタＰにより制御され、このポインタは位相比較器１１４により発生される。遅延線１２１はＰ／２により制御され、これは２により割り算することにより算術的に供給される。
【００２１】
図７を参照する。ここには本発明の別の実施例が示されている。結合遅延線１３２は適切な遅延を供給するために使用される。本発明によれば、２つ以上の遅延線が結合される。この結合は、適切なサイズの遅延線を設け、この遅延線をポインタ信号の和により制御することによって行われる。このことは有利には論理結合により行われる。例えば信号を、遅延線１３２を制御する結合ポインタ信号に加算するのである。遅延線１２０と１２１（図６）は結合され、Ｐ／２＋Ｐτ／２に等しいポインタ信号が、遅延線１３２を制御するために算入される。Ｐ／２は、位相比較器１１４により供給されるような遅延線１１２での遅延の半分の遅延を発生する。ＯＲゲート１２６への入力１５０および１５２はそれぞれ、（３ｋＴ／２）−ＤおよびｋＴ−Ｄだけ遅延されている。しかし本発明によれば、遅延は上に説明したように、温度および他の変動に対して補償されている。有利には本発明はさらに安定した遅延と半分の遅延を、図５のＤＬＬより追従することによって提供するものである。図５のＤＬＬ１００は、遅延線が必要な正確な遅延値を提供する。位相比較器からのポインタは多数の場所で使用され、有利にはデジタルであるから、遅延および半分の遅延が自動的にこれにより補償され、より良好なクロック信号と真のダブルクロックレートを供給する。
【００２２】
図８を参照する。ここには本発明の有利な実施例が示されている。遅延素子１３０は遅延線１５６により置換される。遅延線１５６はポインタＰτを受け取る。本発明によれば、Ｐτは集積回路の他のエリアから受信される。ここでＰτは図５に従って発生される。Ｐτは有利にはデジタルであり、算術演算を簡単に実行できる。例えば２による割り算が遅延線１３２に対してＰτ／２を発生するために実行される。乗算、加算、および減算を含む他の算術演算もＰτを変更するために実行できる。
【００２３】
図９を参照すると、ここには本発明の別の有利な実施例が示されている。図９は、図５に示したＰτポインタ発生回路を有する図８の回路を示す。上に述べたように位相比較器１６０はノードＥとＦの遅延を比較し、遅延線１５６にポインタまたは制御信号を供給する。遅延素子１６２は、Ｒ＋Ｄ＝τの遅延を供給する。ここでＲとＤは上に述べたのと同じである。これはＰτを、前に図５に基づいて説明したのと同じように発生する。有利には本発明は、遅延素子に対して遅延ロックループ１６４を供給する。
【００２４】
図１０にはＤＬＬ１００の実施例が示されている。ＤＬＬ１００は遅延線１１２を含み、この遅延線は１つまたは複数のインバータ１１３を含む。インバータ１１３はＤＬＬ１００の入力側と出力側との間に接続されている。インバータ１１３は有利には複数のマルチプレクサ１１５により作動され、これらマルチプレクサはデジタルポインタＰτにより制御される。ポインタＰτは所定数のインバータ１１３を作動するために使用され、遅延線１１２の遅延を変化する。遅延素子１１０は、キャパシタおよび抵抗のようなパッシブ素子を含むことができ、これらは所望の遅延に等しいＲＣ時定数（τ）を供給する。有利な実施例では、遅延素子はインバータを含む。遅延素子１１０は有利には入力側と位相比較器１１４との間に設けられる。位相比較器１１４は論理回路のような回路を含み、遅延素子１１０を通った入力側からの信号と出力信号を比較し、ポインタ信号Ｐτを比較される信号の不一致に応じて調整する。Ｐτはレジスタに入力するか、または論理回路１１１を通して上に述べたような算術演算を実行することができる。
【００２５】
本発明を、メモリチップに対する集積回路の例で説明した。しかし本発明は、プロセッサチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、アプリケーション専用集積回路（ＡＳＩＣ）または遅延補償またはトラッキングを必要とする他の回路で使用することができる。
【００２６】
遅延ロックループを使用した新規の遅延素子に対する前記の実施例から、当業者であれば変形および改善が可能である。
【図面の簡単な説明】
【図１】従来技術の遅延ロックループの概略図である。
【図２】回路素子によって生じた遅延を表す遅延素子を備えた従来技術の遅延ロックループの概略図である。
【図３】クロック信号をフリップフロップにデータラッチのため供給する従来技術の遅延ロックループの概略図である。
【図４】ダブルクロック信号をフリップフロップにデータラッチのため供給する従来技術の遅延ロックループの概略図である。
【図５】本発明による、ポインタ発生のための遅延ロックループの概略図である。
【図６】図４に示された遅延素子を置換する遅延線を示す本発明の１実施例の概略図である。
【図７】図６の遅延線とポインタを結合して示す本発明の別の実施例の概略図である。
【図８】図７の遅延素子を遅延線により置換し、この遅延線をＰτにより制御する本発明の別の実施例の概略図である。
【図９】遅延素子を図５の遅延ロックループにより置換した本発明の別の実施例の概略図である。
【図１０】本発明の図５の遅延ロックループを詳細に示す概略図である。
【符号の説明】
１００ 遅延ロックループＤＬＬ
１１０ 遅延素子
１１２ 遅延線
１１４ 位相比較器
１２０、１２１ 遅延線
１２２ 受信器
１２４ ドライバ

Claims (10)

1. 遅延された入力信号を受信するための入力ノードと、第１の遅延ロックループと、第１の遅延素子とを有する遅延ロックループ回路であって、
   前記第１の遅延ロックループは、入力ノードと第１のノードに接続された第１の遅延線を有し、
   前記第１の遅延素子は、第１のノードと第１の位相比較器に接続されており、
   該第１の位相比較器は、第１の制御信号を第１の遅延線の遅延を設定するために供給し、
   前記第１の遅延素子は第２の遅延ロックループをさらに含み、
   該第２の遅延ロックループは、第２の遅延線と、第２の遅延素子と、第２の位相比較器とを有し、
   前記第２の遅延線は、第２の制御信号に従って遅延を発生し、第１の位相比較器と第１のノードに接続されており、
   第２の遅延素子は前記第２の位相比較器に接続されており、所定の遅延値を第１のノードからの第１のノード信号に与え、遅延された第１のノード信号を供給し、
   前記第２の位相比較器は、第１の位相比較器と第２の遅延素子に接続されており、第２の遅延線からの出力信号と前記遅延された第１のノード信号との位相を比較し、第２の制御信号を前記第２の遅延線に出力し、
   該第２の制御信号により第２の遅延線は所定の遅延値を出力し、入力ノードと、第１の遅延線を通った第１のノードとの間の遅延を補償する、
   ことを特徴とする遅延ロックループ回路。
2. 第２の制御信号はデジタル信号である、請求項１記載の遅延ロックループ回路。
3. 第３の遅延線が第１のノードに接続されており、
   該第３の遅延線は所定の遅延値の端数を発生し、
   当該端数を第３の遅延線は、第２の制御信号を算術的に変更した信号により制御されて発生し、これにより第２および第３の遅延線に対して遅延における物理的変動を補償する、請求項１記載の遅延ロックループ回路。
4. 第３の遅延線の出力信号と第１のノードの信号とを論理結合するためのＯＲゲートが設けられており、
   該ＯＲゲートからのクロック出力は入力信号から変形されている、請求項３記載の遅延ロックループ回路。
5. 算術的に変更された信号は、第１と第２の制御信号の和の半分であり、第３の遅延線での遅延は第１と第２の遅延線での遅延の和の半分である、請求項３記載の遅延ロックループ回路。
6. 受信器からの遅延された入力信号を受信する入力ノードと、第１の遅延ロックループと、第１の遅延素子とを有するクロック回路であって、
   前記第１の遅延ロックループは、入力ノードと第１のノードに接続された第１の遅延線を有し、
   前記第１の遅延線は第１のノードおよび第１の位相比較器と接続されており、
   該第１の位相比較器は、第１の遅延線の遅延を設定する第１の制御信号を供給し、入力ノードに接続されており、
   前記第１の遅延素子は第２の遅延ロックループを含み、
   該第２の遅延ロックループはさらに、第２の遅延線と、第２の遅延素子と、第２の位相比較器と、第３の遅延線と、ＯＲゲートと、フリップフロップとを有し、
   前記第２の遅延線は遅延を第２の制御信号に従って発生し、第１の位相比較器と第１のノードに接続されており、
   前記第２の遅延素子は前記第２の位相比較器に接続されており、所定の遅延値を第１のノードからの第１のノード信号に与え、遅延された第１のノード信号を供給し、
   前記第２の位相比較器は、第１の位相比較器と第２の遅延素子に接続されており、該第２の遅延線からの出力信号と前記遅延された第１のノード信号との位相を比較し、第２の制御信号を第２の遅延線に出力し、
   該第２の制御信号により第２の遅延線は所定の遅延値を出力し、入力ノードと、第１の遅延線を通った第１のノードとの間の遅延を補償し、
   前記第３の遅延線は第１のノードに接続されており、所定の遅延値の端数を供給し、
   当該端数を第３の遅延線は、第２の制御信号を算術的に変更した信号によって制御されて供給し、これにより第２および第３の遅延線に対して遅延における物理的変動を補償し、
   前記ＯＲゲートは、第３の遅延線の出力信号と第１のノードの信号とを論理結合し、これによりＯＲゲートからのクロック出力が入力信号から変形され、
   前記フリップフロップはクロック信号によりイネーブルされ、フリップフロップを介してドライバにデータを伝送する、
   ことを特徴とするクロック回路。
7. 第２の制御信号を格納するためのレジスタを有し、該レジスタは算術演算を実行し、第２の制御信号と、これの算術的に変更された部分とを伝送する、請求項６記載のクロック回路。
8. 第２の制御信号はデジタル信号である、請求項６記載のクロック回路。
9. 算術的に変更された信号は、第１の制御信号と第２の制御信号の和の半分であり、
   第３の遅延線における遅延は、第１の遅延線と第２の遅延線における遅延の和の半分であり、
   ＯＲゲートからのクロック出力信号は、入力ノードにおけるクロック入力信号の２倍に等しい、請求項６記載のクロック回路。
10. 第２の遅延素子はパッシブ素子を含み、
    該パッシブ素子は受信器、ＯＲゲート、フリップフロップおよびドライバの回路遅延をシミュレートする、請求項６記載のクロック回路。

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