KR20030014790A - 지연 동기 루프 - Google Patents
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- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Abstract
본 발명은 지연 동기 루프(Delay Locked Loop: DLL)에 관한 것으로, 넓은 동기 범위를 가지기 위해 비교적 큰 단위 지연이 여러단으로 구성되어 있는 제 1 지연 라인부에는 저전압을 공급하고, 지터를 작게하기 위해 최소 단위 지연단으로 구성되어 있는 제 2 지연 라인부에는 고전압을 인가함으로써 제한된 레이아웃 면적에서 좀 더 넓은 동기 범위를 확보하는 동시에 지터를 최소화할 수 있는 지연 동기 루프가 제시된다.
Description
본 발명은 지연 동기 루프(Delay Locked Loop: 이하, "DLL"이라 함)에 관한 것으로, 특히 넓은 동기 범위를 가지기 위해 비교적 큰 단위 지연이 여러단으로 구성되어 있는 제 1 지연 라인부에는 저전압을 공급하고, 지터를 작게하기 위해 최소 단위 지연단으로 구성되어 있는 제 2 지연 라인부에는 고전압을 인가함으로써 제한된 레이아웃 면적에서 좀 더 넓은 동기 범위를 확보하는 동시에 지터를 최소화할 수 있는 DLL에 관한 것이다.
시스템측이 공급하는 클럭에 동기하여 고속 동작을 수행하는 SDRAM등의 동기형 반도체 기억 장치에서는 클럭의 상승 에지에 동기하거나 또는 상승 에지로부터 소정의 위상이 지연된 타이밍으로 각 내부 회로가 동작된다. 특히, SDRAM의 경우는 컬럼계의 회로를 파이프 라인 구성으로 하고, 다수의 파이프 라인 회로간에 설치한 파이프 라인 게이트를 클럭에 동기한 내부 제어 클럭으로 개방하며, 메모리 셀의 데이터를 전송하여 출력한다.
그러나, 클럭의 상승 에지에 동기하는 것 뿐만 아니라 클럭의 하강에도 동기하여 내부의 파이프 라인 동작을 실시함으로써 데이터의 전송 속도를 높이는 DDR(double data rate) 방식이 제안되었다. 이 DDR 방식에서는 클럭의 상승에 동기한 내부 제어 클럭과 클럭의 하강에 동기한 내부 제어 클럭으로 내부의 동작 타이밍을 제어하거나, 또는 클럭의 상승으로부터 90°지연한 내부 제어 클럭과 클럭의 하강으로부터 90°지연한 내부 제어 클럭으로 내부의 동작 타이밍을 제어한다. 또한, 변형예로서 클럭의 A°위상을 지연한 내부 제어 클럭과 클럭의 하강으로부터 A°위상을 지연한 내부 제어 클럭으로 내부 동작 타이밍을 제어한다.
이 경우 기준이 되는 클럭의 상승으로부터 A°위상을 지연한 내부 제어 클럭과 180°+A°위상을 지연한 내부 제어 클럭을 생성하는 것이 요구된다. 기준 클럭의 상승으로부터 소정의 위상을 지연한 내부 제어 클럭을 생성하는 회로로서, 도 1에 도시된 바와 같은 DLL이 있다.
도 1은 종래의 DLL을 개략적으로 도시한 블럭도이다.
전압 발생기(11)는 소정 전압을 발생하여 제 1 지연 라인부(12) 및 제 2 지연 라인부(13)에 동시에 공급한다. 제 1 위상 검출기(14)는 기준 클럭(refCLK)과 레플리카(replica)(18)를 통해 입력되는 내부 클럭(intCLK)을 피드백 입력하고 이들의 위상을 비교하여 그 차이를 검출하고, 그에 따라 2개의 위상 비교 결과 신호를 출력한다. 제 1 쉬프트 레지스터(15)는 제 1 위상 검출기(14)로부터 2개의 위상 비교 결과 신호에 응답하여 쉬프트한 후 제 1 지연 라인부(12)의 지연 시간을 결정하는 제어 신호를 출력한다. 제 1 지연 라인부(12)는 기준 클럭(refCLK)과 전압 발생기(11)로부터 발생된 소정 전압을 입력하고, 제 1 쉬프트 레지스터(15)로부터의 제어 신호에 따라 기준 클럭(refCLK)을 소정 시간 지연하여 클럭(CLK)을 출력한다. 제 2 위상 검출기(16)는 기준 클럭(refCLK)과 레플리카(replica)(18)를 통해 입력되는 내부 클럭(intCLK)을 피드백 입력하고, 제 1 위상 검출기(14)로부터의 인에이블 신호(EN)에 따라 기준 클럭(refCLK)과 내부 클럭(intCLK)의 위상을 비교하여 그 차이를 검출하고, 그에 따라 2개의 위상 비교 결과 신호를 출력한다. 제 2 쉬프트 레지스터(17)는 제 2 위상 검출기(16)로부터 2개의 위상 비교 결과 신호에 응답하여 쉬프트한 후 제 2 지연 라인부(13)의 지연 시간을 결정하는 제어 신호를 출력한다. 제 2 지연 라인부(13)는 제 1 지연 라인부(12)로부터 출력되는 클럭 신호(CLK)와 전압 발생기(11)로부터 발생된 소정 전압을 입력하고, 제 2 쉬프트 레지스터(17)로부터의 제어 신호에 따라 클럭 신호(CLK)를 소정 시간 지연하여 내부 클럭(intCLK)을 출력한다.
상기에서, 제 1 지연 라인부와 제 2 지연 라인부는 다수의 단위 지연(unit delay)으로 구성되는데, 제 1 지연 라인부는 넓은 동기 범위(locked range)를 가지기 위해 비교적 큰 단위 지연이 여러단으로 구성되어 있고, 제 2 지연 라인부는 지터(jitter)를 작게하기 위해 최소 단위 지연단으로 구성되어 있다. 따라서, 제 2 지연 라인부의 최소 크기는 제 1 지연 라인부의 단위 지연보다 크거나 같아야 한다. 이때의 최대 동기 범위는 제 1 지연 라인부의 최대 지연과 제 2 지연 라인부의 최대 지연을 더한 값으로 나타낼 수 있다. 따라서, 동기 범위의 확장 및 지터의 최소화를 위해서는 제 1 지연 라인부는 보다 큰 지연을 가져 커버러지(coverage)를 높여야 하고, 제 2 지연 라인부는 보다 작은 지연을 가져 리솔류션(resolution)을 향상시켜야 한다. 전자의 경우 많은 지연을 가지기 위해서는 큰 레이아웃 면적을 필요로 하기 때문에 무한정 지연을 크게 할 수 없다. 또한, 후자는 최소의 지연을구현할 때 프로세스 기술의 제한을 받아 한계 이하의 지연을 얻을 수 없기 때문에 어느 정도의 지터는 감수해야 한다.
본 발명의 목적은 제한된 레이아웃 면적에 좀 더 넓은 동기 범위를 확보하고 지터를 최소화할 수 있는 DLL을 제공하는데 있다.
본 발명의 다른 목적은 넓은 동기 범위를 가지기 위해 비교적 큰 단위 지연이 여러단으로 구성되어 있는 제 1 지연 라인부에는 저전압을 공급하고, 지터를 작게하기 위해 최소 단위 지연단으로 구성되어 있는 제 2 지연 라인부에는 고전압을 공급함으로써 제한된 레이아웃 면적에 좀 더 넓은 동기 범위를 확보하고 지터를 최소화할 수 있는 DLL을 제공하는데 있다.
본 발명에서는 넓은 동기 범위를 가지기 위해 비교적 큰 단위 지연이 여러단으로 구성되어 있는 제 1 지연 라인부에는 예를들어 1.5V, 1.0V등의 저전압을 공급하고, 지터를 작게하기 위해 최소 단위 지연단으로 구성되어 있는 제 2 지연 라인부에는 제 1 지연 라인부에 공급되는 전압보다 높은 전압, 예를들어 2.5V, 3.0V등의 고전압을 인가하여 제한된 레이아웃 면적에서 좀 더 넓은 동기 범위를 확보하는 동시에 지터를 최소화한다. 즉, 회로의 동작 전압을 낮추면 지연이 증가하는 특성을 이용하여 제 1 지연 라인부에 저전압을 공급하면 제한된 레이아웃 면적에서 최대의 지연을 구현할 수 있고, 이와는 반대로 회로의 동작 전압을 높히면 지연이 감소하는 특성을 이용하여 제 2 지연 라인부에 고전압을 공급하면 동일한 레이아웃 면적에서 최소의 단위 지연을 갖게 함으로써 지터를 최소화할 수 있다.
도 1은 종래의 지연 동기 루프를 개략적으로 도시한 블럭도.
도 2는 본 발명이 적용되는 원리를 설명하기 위한 동작 전압의 변화에 따른 지연 시간의 변화를 나타낸 그래프.
도 3은 본 발명의 제 1 실시 예에 따른 지연 동기 루프를 개략적으로 도시한 블럭도.
도 4는 본 발명의 제 2 실시 예에 따른 지연 동기 루프를 개략적으로 도시한 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21 및 31 : 전압 발생기12, 22 및 32 : 제 1 지연 라인부
13, 23 및 33 : 제 2 지연 라인부14, 24 및 34 : 제 1 위상 검출기
15, 25 및 35 : 제 1 쉬프트 레지스터
16, 26 및 36 : 제 2 위상 검출기17, 27 및 37 : 제 2 쉬프트 레지스터
18, 28 및 38 : 레플리카39 : 주파수 검출기
본 발명에 따른 DLL은 각기 다른 전위를 갖는 제 1 전압 및 제 2 전압을 발생시키기 위한 전압 발생기와, 기준 클럭과 내부 클럭을 입력하여 그 위상차를 검출하고, 인에이블 신호를 출력하기 위한 제 1 위상 검출기와, 상기 제 1 위상 검출기로부터의 위상 검출 신호에 응답하여 쉬프트한 후 제 1 제어 신호를 출력하기 위한 제 1 쉬프트 레지스터와, 상기 제 1 전압 및 상기 제 1 제어 신호에 따라 상기 기준 클럭을 소정 시간 지연한 클럭을 출력하기 위한 제 1 지연 라인부와, 상기 제 1 위상 검출기로부터의 인에이블 신호에 따라 상기 기준 클럭과 상기 내부 클럭을 입력하여 위상차를 검출하기 위한 제 2 위상 검출기와, 상기 제 2 위상 검출기로부터의 위상 검출 신호에 응답하여 쉬프트한 후 제 2 제어 신호를 출력하기 위한 제 2 쉬프트 레지스터와, 상기 제 2 전압 및 상기 제 2 제어 신호에 따라 상기 제 1 지연 라인부로부터의 상기 클럭을 소정 시간 지연하여 내부 클럭을 출력하기 위한 제 2 지연 라인부를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 DLL은 기준 클럭의 주파수를 검출하는 주파수 검출기를 더 포함하며, 상기 주파수 검출기의 출력 신호에 따라 상기 전압 발생기가 상기 제 1 전압을 고정하고 상기 제 2 전압을 가변하거나, 상기 제 1 전압을 가변하고 제 2 전압을 고정하거나, 상기 제 1 및 제 2 전압을 가변하여 제 1 및 제 2 전압을출력하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명이 적용되는 원리를 설명하기 위한 동작 전압의 변화에 따른 지연 시간의 변화를 나타낸 그래프로서, 지연 라인부를 구성하는 단위 지연을 상온에서 동작 전압을 변경하여 시뮬레이션한 결과를 나타낸 것이다.
도시된 바와 같이 1.5V로 동작 전압을 감소시켰을 때 기준보다 약 50% 정도 지연이 증가하고, 2.5V로 동작 전압을 증가시켰을 때 기준보다 약 30% 정도 지연이 감소함을 알 수 있다. 이러한 특성을 이용하여 제 1 지연 라인부에 저전압을 공급하고, 제 2 지연 라인부에 고전압을 공급하는데, 제 1 지연 라인부는 동작 전압을 0.1V 감소시킬 때마다 제한된 레이아웃 면적에서 약 10% 정도씩 동기 범위가 넓어지며, 제 2 지연 라인부는 동작 전압을 0.1V 증가시킬 때마다 약 6% 정도씩 리솔루션이 증가한다.
도 3은 본 발명의 제 1 실시 예에 따른 DLL을 개략적으로 도시한 블럭도이다.
전압 발생기(21)는 서로 다른 전위를 갖는 두 전압, 즉 저전압 및 고전압을 발생하여 제 1 지연 라인부(22) 및 제 2 지연 라인부(23)에 각각 공급한다. 제 1 위상 검출기(24)는 기준 클럭(refCLK)과 레플리카(replica)(18)를 통해 입력되는 내부 클럭(intCLK)을 피드백 입력한 후 이들의 위상을 비교하여 그 차이를 검출하고, 그에 따라 2개의 위상 비교 결과 신호를 출력한다. 제 1 쉬프트 레지스터(25)는 제 1 위상 검출기(24)로부터 2개의 위상 비교 결과 신호에 응답하여 쉬프트한 후 제 1 지연 라인부(22)의 지연 시간을 결정하는 제어 신호를 출력한다. 넓은 동기 범위를 가지기 위해 비교적 큰 단위 지연이 여러단으로 구성되어 있는 제 1 지연 라인부(22)는 기준 클럭(refCLK)과 전압 발생기(21)로부터 발생된 두전압중 상대적으로 저전압을 입력하고, 제 1 쉬프트 레지스터(25)로부터의 제어 신호에 따라 기준 클럭(refCLK)을 소정 시간 지연한 클럭(CLK)을 출력한다. 제 2 위상 검출기(26)는 기준 클럭(refCLK)과 레플리카(replica)(28)를 통해 입력되는 내부 클럭(intCLK)을 피드백 입력한 후 제 1 위상 검출기(24)로부터의 인에이블 신호(EN)에 따라 기준 클럭(refCLK)과 내부 클럭(intCLK)의 위상을 비교하여 그 차이를 검출하고, 그에 따라 2개의 위상 비교 결과 신호를 출력한다. 제 2 쉬프트 레지스터(27)는 제 2 위상 검출기(26)로부터 2개의 위상 비교 결과 신호에 응답하여 쉬프트한 후 제 2 지연 라인부(23)의 지연 시간을 결정하는 제어 신호를 출력한다. 지터를 작게하기 위해 최소 단위 지연단으로 구성되어 있는 제 2 지연 라인부(23)는 제 1 지연 라인부(22)로부터 출력되는 클럭(CLK)과 전압 발생기(21)로부터 발생된 두 전압중 상대적으로 높은 고전압을 입력하고, 제 2 쉬프트 레지스터(27)로부터의 제어 신호에 따라 클럭(CLK)을 소정 시간 지연하여 내부 클럭(intCLK)을 출력한다.
상기와 같이 제 1 지연 라인부에는 고정된 저전압을 공급하고, 제 2 지연 라인부에는 고정된 고전압을 공급하는 방법 이외에 기준 클럭의 주파수 변화에 따라 전압 발생기로부터 출력되는 전압을 가변하여 제 1 및 제 2 지연 라인부에 공급할 수 있는데, 이에 대한 예를 도 4를 이용하여 설명한다.
도 4는 본 발명의 제 2 실시 예에 따른 DLL을 개략적으로 도시한 블럭도이다.
주파수 검출기(39)는 기준 클럭(refCLK)을 입력하고 그 주파수의 고저를 검출하여 전압 또는 전류의 고저로 변환한다. 이렇게 변환된 출력 신호는 전압 발생기(31)의 제어 신호로 사용된다. 전압 발생기(31)는 서로 다른 전위를 갖는 두 전압, 즉 저전압 및 고전압을 주파수 검출기(39)의 출력 신호에 따라 발생하여 제 1 지연 라인부(32) 및 제 2 지연 라인부(33)에 각각 공급한다. 주파수 검출기(39)의 출력 신호에 따라 출력 전압을 결정하는 전압 발생기(31)는 고전압 고정 및 저전압 가변, 고전압 가변 및 저전압 고정, 또는 고전압 가변 및 저전압 가변 등의 여러가지 조합으로 구성할 수 있으며, 일반적으로 고전압 고정 및 저전압 가변의 형태로 구성하는 것이 바람직하다. 제 1 위상 검출기(34)는 기준 클럭(refCLK)과 레플리카(replica)(38)를 통해 입력되는 내부 클럭(intCLK)을 피드백 입력한 후 이들의 위상을 비교하여 그 차이를 검출하고, 그에 따라 2개의 위상 비교 결과 신호를 출력한다. 제 1 쉬프트 레지스터(35)는 제 1 위상 검출기(34)로부터 2개의 위상 비교 결과 신호에 응답하여 쉬프트한 후 제 1 지연 라인부(32)의 지연 시간을 결정하는 제어 신호를 출력한다. 넓은 동기 범위를 가지기 위해 비교적 큰 단위 지연이 여러단으로 구성되어 있는 제 1 지연 라인부(32)는 기준 클럭(refCLK)과 전압 발생기(31)로부터 발생된 두전압중 상대적으로 저전압을 입력하고, 제 1 쉬프트 레지스터(35)로부터의 제어 신호에 따라 기준 클럭(refCLK)을 소정 시간 지연한 클럭(CLK)을 출력한다. 제 2 위상 검출기(26)는 기준 클럭(refCLK)과 레플리카(replica)(38)를 통해 입력되는 내부 클럭(intCLK)을 피드백 입력한 후 제 1 위상 검출기(34)로부터의 인에이블 신호(EN)에 따라 기준 클럭(refCLK)과 내부 클럭(intCLK)의 위상을 비교하여 그 차이를 검출하고, 그에 따라 2개의 위상 비교 결과 신호를 출력한다. 제 2 쉬프트 레지스터(37)는 제 2 위상 검출기(36)로부터 2개의 위상 비교 결과 신호에 응답하여 쉬프트한 후 제 2 지연 라인부(33)의 지연 시간을 결정하는 제어 신호를 출력한다. 지터를 작게하기 위해 최소 단위 지연단으로 구성되어 있는 제 2 지연 라인부(33)는 제 1 지연 라인부(32)로부터 출력되는 클럭 신호(CLK)와 전압 발생기(31)로부터 발생된 두 전압중 상대적으로 높은 고전압을 입력하고, 제 2 쉬프트 레지스터(37)로부터의 제어 신호에 따라 클럭(CLK)을 소정 시간 지연하여 내부 클럭(intCLK)을 출력한다.
상기 본 발명의 제 2 실시 예와 같이 구성하면 고정된 지연 라인을 가지고 주파수 변화에 따라 동기 범위가 가변되는 DLL을 구성할 수 있다.
상술한 바와 같이 본 발명에 의하면 넓은 동기 범위를 가지기 위해 비교적 큰 단위 지연이 여러단으로 구성되어 있는 제 1 지연 라인부에는 저전압을 공급하고, 지터를 작게하기 위해 최소 단위 지연단으로 구성되어 있는 제 2 지연 라인부에는 고전압을 공급함으로써 제한된 레이아웃 면적에 좀 더 넓은 동기 범위를 확보하고 지터를 최소화할 수 있다. 또한, 전압 발생기로부터 출력되는 저전압 및 고전압을 변화시켜 DLL의 동기 범위를 확장 또는 축소할 수 있는 부가적인 효과도 있다.
Claims (7)
- 각기 다른 전위를 갖는 제 1 전압 및 제 2 전압을 발생시키기 위한 전압 발생기와,기준 클럭과 내부 클럭을 입력하여 그 위상차를 검출하고, 인에이블 신호를 출력하기 위한 제 1 위상 검출기와,상기 제 1 위상 검출기로부터의 위상 검출 신호에 응답하여 쉬프트한 후 제 1 제어 신호를 출력하기 위한 제 1 쉬프트 레지스터와,상기 제 1 전압 및 상기 제 1 제어 신호에 따라 상기 기준 클럭을 소정 시간 지연한 클럭을 출력하기 위한 제 1 지연 라인부와,상기 제 1 위상 검출기로부터의 인에이블 신호에 따라 상기 기준 클럭과 상기 내부 클럭을 입력하여 위상차를 검출하기 위한 제 2 위상 검출기와,상기 제 2 위상 검출기로부터의 위상 검출 신호에 응답하여 쉬프트한 후 제 2 제어 신호를 출력하기 위한 제 2 쉬프트 레지스터와,상기 제 2 전압 및 상기 제 2 제어 신호에 따라 상기 제 1 지연 라인부로부터의 상기 클럭을 소정 시간 지연하여 내부 클럭을 출력하기 위한 제 2 지연 라인부를 포함하여 이루어진 것을 특징으로 하는 지연 동기 루프.
- 제 1 항에 있어서, 상기 제 2 전압은 상기 제 1 전압보다 고전압인 것을 특징으로 하는 지연 동기 루프.
- 제 1 항에 있어서, 상기 제 1 및 제 2 지연 라인부는 상기 제 1 및 제 2 쉬프트 레지스터로부터의 제 1 및 제 2 제어 신호에 따라 그 지연 시간이 결정되는 것을 특징으로 하는 지연 동기 루프.
- 기준 클럭의 주파수를 검출하기 위한 주파수 검출기와,상기 주파수 검출기의 출력 신호에 따라 각기 다른 전위를 갖는 제 1 전압 및 제 2 전압을 발생시키기 위한 전압 발생기와,기준 클럭과 내부 클럭을 입력하여 그 위상차를 검출하고, 인에이블 신호를 출력하기 위한 제 1 위상 검출기와,상기 제 1 위상 검출기로부터의 위상 검출 신호에 응답하여 쉬프트한 후 제 1 제어 신호를 출력하기 위한 제 1 쉬프트 레지스터와,상기 제 1 전압 및 상기 제 1 제어 신호에 따라 상기 기준 클럭을 소정 시간 지연한 클럭을 출력하기 위한 제 1 지연 라인부와,상기 제 1 위상 검출기로부터의 인에이블 신호에 따라 상기 기준 클럭과 상기 내부 클럭을 입력하여 위상차를 검출하기 위한 제 2 위상 검출기와,상기 제 2 위상 검출기로부터의 위상 검출 신호에 응답하여 쉬프트한 후 제2 제어 신호를 출력하기 위한 제 2 쉬프트 레지스터와,상기 제 2 전압 및 상기 제 2 제어 신호에 따라 상기 제 1 지연 라인부로부터의 상기 클럭을 소정 시간 지연하여 내부 클럭을 출력하기 위한 제 2 지연 라인부를 포함하여 이루어진 것을 특징으로 하는 지연 동기 루프.
- 제 4 항에 있어서, 상기 제 2 전압은 상기 제 1 전압보다 고전압인 것을 특징으로 하는 지연 동기 루프.
- 제 4 항에 있어서, 상기 전압 발생기는 상기 주파수 검출기의 출력 신호에 따라 상기 제 1 전압을 고정하고 상기 제 2 전압을 가변하거나, 상기 제 1 전압을 가변하고 제 2 전압을 고정하거나, 상기 제 1 및 제 2 전압을 가변하여 제 1 및 제 2 전압을 출력하는 것을 특징으로 하는 지연 동기 루프.
- 제 4 항에 있어서, 상기 제 1 및 제 2 지연 라인부는 상기 제 1 및 제 2 쉬프트 레지스터로부터의 제 1 및 제 2 제어 신호에 따라 그 지연 시간이 결정되는 것을 특징으로 하는 지연 동기 루프.
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