KR20050101878A - 지연 고정 루프 제어 회로 - Google Patents

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Abstract

본 발명은 지연 고정 루프 제어 회로에 관한 것으로, 기준 클럭과 피드백 클럭의 위상이 정렬되었는지의 여부에 따라 레벨이 결정되는 고정 상태 신호의 초기 레벨을 설정하기 위한 레벨 설정부와, 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하는 제 1 제어 신호와 상기 기준 클럭과 상기 피드백 클럭의 위상을 소정 시간마다 확인하도록 하는 제 2 제어 신호에 따라 제 3 제어 신호를 발생시키기 위한 신호 발생부와, 상기 피드백 클럭을 소정 시간 딜레이시킨 신호를 상기 기준 클럭과 비교하는 제 4 제어 신호와 상기 고정 상태 신호에 따라 상기 고정 상태 신호의 레벨을 유지시키기 위한 레벨 유지부와, 상기 제 1 내지 제 3 제어 신호에 따라 상기 기준 클럭과 상기 피드백 클럭의 위상의 정렬 여부를 검출하여 상기 고정 상태 신호의 레벨을 변화시키기 위한 검출부와, 상기 제 4 제어 신호에 따라 상기 검출부에 의한 상기 고정 상태 신호의 변화를 제어하기 위한 제어부를 포함함으로써 차지 쉐어링에 의한 오류 또는 피드백 클럭의 노이즈에 의한 특정 주파수나 전압에서의 오류를 방지할 수 있어 테스트 시간을 줄일 수 있고, 수율 감소를 방지할 수 있는 지연 고정 루프 제어 회로가 제시된다.

Description

지연 고정 루프 제어 회로{Control circuit for delay locked loop}
본 발명은 지연 고정 루프(Delay Locked Loop; 이하 DLL이라 함)에 관한 것으로, 특히 DLL 제어 회로로서의 모드 발생기에 관한 것이다.
외부 클럭에 동기되어 동작하는 동기형 반도체 장치들은 클럭 버퍼와 클럭 드라이버를 이용하여 내부 클럭을 발생하기 때문에 통상적으로 내부 클럭은 외부 클럭에 비해 일정 시간 지연되고, 이로 인하여 반도체 장치의 동작 성능을 저하된다. 즉, 반도체 장치의 데이터의 액세스 시간(tAC)은 칩 내부의 클럭 버퍼등으로 인한 소정의 지연 시간만큼 증가되는 문제점을 가지고 있다. 따라서 칩 내부에 외부 클럭에 동기시키는 내부 클럭 발생 회로를 구비하게 되는데, 이때 사용하는 회로가 DLL이다.
도 1은 일반적인 DLL의 구성을 설명하기 위한 블럭도이다.
클럭 버퍼(clock buffer)(101)는 외부 클럭 신호(ext_clk)를 입력하여 내부 클럭(clkin)과 기준 클럭(ref_clk)을 출력한다. DLL 제어기(102)는 다수의 제어 신호(control)를 입력하여 DLL의 동작을 제어한다. 클럭 발생기(103)는 DLL 제어기(102)의 제어에 따라 DLL을 제어하기 위한 신호를 발생시키는데, 특히 7 클럭(clock)마다 한번씩 토글하는 제어 신호(pden)을 발생시킨다. 위상 검출기(104)는 클럭 버퍼(101)로부터 출력되는 기준 클럭(ref_clk)과 딜레이 라인(100) 및 리플리카 딜레이 모델(replica delay model)(112)을 통해 출력되는 피드백 클럭(fb_clk)을 비교하고, 그 결과에 따른 제어 신호(lag1)를 출력한다. 모드 발생기(105)는 클럭 발생기(103)로부터 출력되는 제어 신호(pden) 및 위상 검출기(104)로부터 출력되는 제어 신호(lag1)에 따라 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 정렬되었는지를 판단하는 고정 상태 신호(lock_state)를 출력한다. 위상 샘플러(106)는 위상 검출기(104)로부터 출력되는 제어 신호(lag1)를 입력하여 7 클럭마다 클럭 라이징 상태를 판단한다. 딜레이 라인 제어기(107)는 모드 발생기(105)로부터 출력되는 고정 상태 신호(lock_state)와 위상 샘플러(106)의 출력 신호에 따라 제 1 및 제 2 딜레이 제어기(108 및 109)를 제어한다. 제 1 및 제 2 딜레이 제어기(108 및 109)는 딜레이 라인(100)을 구성하는 제 1 딜레이 라인(110) 및 제 2 딜레이 라인(111)을 각각 제어하여 딜레이 시간을 조절하도록 한다. 제 1 딜레이 라인(110)은 클럭 버퍼(101)로부터 내부 클럭(clkin)을 입력하고 제 1 딜레이 제어기(108)의 출력 신호에 따라 내부 클럭(clkin)을 소정 시간 지연시키고, 제 2 딜레이 라인(111)은 제 1 딜레이 라인(110)을 통해 1차 지연된 신호를 미세 지연시킨다. 리플리카 딜레이 모델(112)은 DRAM 내부의 DLL 클럭을 입력하여 데이터가 출력하기 까지의 경로를 모델링하여 피드백 클럭(fb_clk)을 위상 검출기(104)로 입력시킨다. 출력 드라이버(113)는 라이징 클럭 드라이버와 폴링 클럭 드라이버로 구성되어 DLL을 통해 출력되는 클럭 신호를 출력한다.
도 2는 종래의 DLL 제어 회로로서의 모드 발생기의 회로도로서, 도 3은 정상 동작시 모드 발생기의 파형도로서, 이들을 이용하여 종래의 모드 발생기의 구동 방법을 설명하면 다음과 같다.
리셋 신호(reset)가 하이 레벨로 인가되면 제 1 인버터(I21)에 의해 로우 레벨로 반전된다. 로우 레벨의 제 1 인버터(I21)의 출력 신호에 따라 제 1 PMOS 트랜지스터(P21)가 턴온된다. 따라서, 제 1 노드(Q21)는 하이 레벨의 전위를 유지하며, 제 1 노드(Q21)의 전위는 래치(21), 제 4 및 제 5 인버터(I24 및 I25)를 통해 로우 레벨로 반전되어 초기 상태의 고정 상태 신호(lock_state)로서 출력된다. 리셋 신호(reset)가 로우 레벨로 인가되어 제 1 PMOS 트랜지스터(P21)가 턴오프된 후 제 1 제어 신호(lag1)에 따라 제 3 NMOS 트랜지스터(N23)가 구동된다. 여기서, 제 1 제어 신호(lag1)는 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)을 위상 검출기가 비교한 결과에 따라 레벨이 결정되는데, 기준 클럭(ref_clk)이 라이징일 때 피드백 클럭(fb_clk)이 로우 레벨이면 하이 레벨을 유지하고, 기준 클럭(ref_clk)이 라이징일 때 피드백 클럭(fb_clk)이 하이 레벨이면 로우 레벨을 유지한다. 그리고, 클럭 발생기로부터 출력되어 7 클럭(clock)마다 한번씩 토글하는 제 2 제어 신호(pden)에 의해 제 4 NMOS 트랜지스터(N24)가 구동된다. 또한, 제 2 제어 신호(pden)는 제 7 인버터(I27)를 통해 반전되는데, 제 2 제어 신호(pden)가 하이 레벨에서 로우 레벨로 천이되면 제 7 인버터(I27)를 통해 하이 레벨로 반전된다. 제 2 제어 신호(pden)가 하이 레벨에서 로우 레벨로 천이될 때 신호 발생부(22)가 구동되어 제 1 제어 신호(lag1)를 이용하여 제 2 NMOS 트랜지스터(N22)를 구동시키는 제 3 제어 신호(lag1_preb)를 출력한다. 제 1 제어 신호(lag1), 제 2 제어 신호(pden) 및 제 3 제어 신호(lag1_preb)가 모두 하이 레벨이 되면 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 라이징이 일치하는 것이다. 이때 제 2, 제 3 및 제 4 NMOS 트랜지스터(N22, N23 및 N24)가 모두 턴온되어 제 1 노드(Q21)의 전위는 로우 레벨이 된다. 로우 레벨의 제 1 노드(Q21)의 전위는 래치(21), 제 4 및 제 5 인버터(I24 및 I25)를 통해 하이 레벨의 고정 상태 신호(lock_state)로서 출력된다. 한편, 고정 상태 신호(lock_state)가 로우 레벨의 경우에는 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)이 일치할 때까지 피드백 클럭(fb_clk)이 계속 지연되어 쉬프트 라이트하게 된다.
그런데, 종래의 모드 발생기는 레이아웃이나 트랜지스터의 사이즈를 잘못 설정하게 되면 도 4에 도시된 바와 같이 차지 쉐어링(charge sharing)에 의한 오류가 발생될 수 있다. 도 4를 참조하면, 피드백 클럭(fb_clk)이 계속 쉬프트 라이트하는 중에 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 반대가 될 때 제 1 제어 신호(lag1)가 로우 레벨이 된다. 그리고, 제 2 제어 신호(pden)가 로우 레벨로 천이될 때 제 3 제어 신호(lag1_preb)가 하이 레벨이 되어 제 2 NMOS 트랜지스터(N22)가 턴온된다. 제 2 NMOS 트랜지스터(N22)는 턴온되고, 제 3 NMOS 트랜지스터(N24)는 턴오프되기 때문에 제 1 노드(Q21)와 제 2 노드(Q22) 사이에 차지 쉐어링(charge sharing)이 발생된다. 따라서, 제 1 노드(Q21)의 전위가 제 2 인버터(I22)를 통해 반전될 정도로 떨어지면 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 반전된 상태임에도 불구하고 고정 상태 신호(lock_state)를 하이 레벨로 출력하는 오류가 발생된다(A).
도 5는 피드백 클럭(fb_clk) 노이즈에 의해 발생될 수 있는 오류를 나타낸 파형도이다. 이 경우 역시 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 반대인 상황에서 발생할 수 있는데, B 부분이 노이즈에 의해 발생될 수 있는 파형이다. 기준 클럭(ref_clk)이 라이징일 때 피드백 클럭(fb_clk)이 노이즈에 의해 하이 레벨이 되고(B), 제 2 제어 신호(pden)가 하이 레벨에서 로우 레벨로 천이된다면 제 3 제어 신호(lag1_preb)가 하이 레벨이 된다. 그리고, 7 클럭 이후 제 2 제어 신호(pden)가 하이 레벨이 되는 시점에서 피드백 클럭(fb_clk)의 이상으로 제 1 제어 신호(lag1)가 하이 레벨이 되는 경우 제 2 내지 제 4 NMOS 트랜지스터(N22 내지 N24)가 모두 턴온된다. 따라서, DLL이 고정된 것으로 인식하여 고정 상태 신호(lock_state)가 하이 레벨로 출력되는 오류가 발생된다(C).
상기한 바와 같은 문제점은 DRAM 동작에서 특정 주파수나 전압에서 발생될 수 있으며, 이는 소자의 수율을 감소시키게 된다. 이러한 문제를 해결하기 위해서는 오류가 발생될 수 있는 특정 주파수에 대해 테스트를 실시하여 오류를 검출해야 하고, 검출된 오류에 따라 회로의 레이아웃을 변경해야 한다.
본 발명의 목적은 레이아웃 또는 트랜지스터의 사이즈를 잘못 설정하여 발생되는 차지 쉐어링에 의한 오류를 방지할 수 있어 수율을 향상시킬 수 있는 DLL 제어 회로를 제공하는데 있다.
본 발명의 다른 목적은 피드백 클럭의 노이즈에 의한 오류를 방지할 수 있어 수율을 향상시킬 수 있는 DLL 제어 회로를 제공하는데 있다.
본 발명에 따른 DLL 제어 회로는 기준 클럭과 피드백 클럭의 위상이 정렬되었는지의 여부에 따라 레벨이 결정되는 고정 상태 신호의 초기 레벨을 설정하기 위한 레벨 설정부와, 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하는 제 1 제어 신호와 상기 기준 클럭과 상기 피드백 클럭의 위상을 소정 시간마다 확인하도록 하는 제 2 제어 신호에 따라 제 3 제어 신호를 발생시키기 위한 신호 발생부와, 상기 피드백 클럭을 소정 시간 딜레이시킨 신호를 상기 기준 클럭과 비교하는 제 4 제어 신호와 상기 고정 상태 신호에 따라 상기 고정 상태 신호의 레벨을 유지시키기 위한 레벨 유지부와, 상기 제 1 내지 제 3 제어 신호에 따라 상기 기준 클럭과 상기 피드백 클럭의 위상의 정렬 여부를 검출하여 상기 고정 상태 신호의 레벨을 변화시키기 위한 검출부와, 상기 제 4 제어 신호에 따라 상기 검출부에 의한 상기 고정 상태 신호의 변화를 제어하기 위한 제어부를 포함한다.
상기 레벨 설정부는 상기 리셋 신호를 반전시키기 위한 인버터와, 상기 인버터의 출력 신호에 따라 구동되어 전원 전압을 인가하여 상기 고정 상태 신호의 초기 레벨을 설정하기 위한 PMOS 트랜지스터를 포함한다.
상기 레벨 유지부는 상기 고정 상태 신호에 따라 구동되어 상기 전원 전압을 인가하기 위한 제 1 PMOS 트랜지스터와, 상기 제 4 제어 신호에 따라 구동되어 상기 제 1 PMOS 트랜지스터를 통해 인가된 상기 전원 전압을 전달하여 상기 고정 상태 신호의 레벨을 유지시키기 위한 제 2 PMOS 트랜지스터를 포함한다.
상기 검출부는 상기 제 1 내지 제 3 제어 신호에 따라 각각 구동되며, 직렬 연결된 다수의 NMOS 트랜지스터를 포함한다.
상기 제어부는 상기 제 4 제어 신호에 따라 구동되는 NMOS 트랜지스터를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 6은 본 발명의 실시 예에 따른 DLL 제어 회로로서의 모드 발생기의 회로도이다.
도 6을 참조하면, 전원 단자(Vdd)와 제 1 노드(Q31) 사이에 리셋 신호(reset)가 제 1 인버터(I31)를 통해 반전된 신호(rstb)에 따라 구동되는 제 1 PMOS 트랜지스터(P31)가 접속된다. 또한, 전원 단자(Vdd)와 제 1 노드(Q21) 사이에 제 2 및 제 3 PMOS 트랜지스터(P32 및 P33)가 직렬 접속되는데, 제 2 PMOS 트랜지스터(P32)는 고정 상태 신호(lock_state)에 따라 구동되고, 제 4 PMOS 트랜지스터(P34)는 제 4 제어 신호(FM_pdout)에 따라 구동된다. 여기서, 제 4 제어 신호(FM_pdout)는 위상 검출기로부터 출력되는 신호로서, 피드백 클럭(fb_clk)을 소정 시간 딜레이시킨 신호(fb_clk_d)를 기준 클럭(ref_clk)과 비교하여 제 1 제어 신호(lag1)와 같은 파형으로 만든 신호이다. 따라서, 기준 클럭(ref_clk)이 라이징일 때 지연 피드백 클럭(fb_clk_d)이 로우 레벨이면 제 4 제어 신호(FM_pdout)는 하이 레벨이 되고, 기준 클럭(ref_clk)이 라이징일 때 지연 피드백 클럭(fb_clk_d)이 하이 레벨이면 제 4 제어 신호(FM_pdout)는 로우 레벨이 된다. 한편, 제 1 노드(Q31)와 접지 단자(Vss) 사이에 제 1 내지 제 4 NMOS 트랜지스터(N31 내지 N34)가 직렬 접속되는데, 제 1 NMOS 트랜지스터는 제 3 제어 신호(lag1_preb)에 따라 구동되고, 제 2 NMOS 트랜지스터(N32)는 제 4 제어 신호(FM_pdout)에 따라 구동된다. 또한, 제 3 NMOS 트랜지스터(N33)는 제 1 제어 신호(lag1)에 따라 구동되고, 제 4 NMOS 트랜지스터(N34)는 7 클럭(clock)마다 한번씩 토글하는 제 2 제어 신호(pden)에 따라 구동된다. 여기서, 제 1 제어 신호(lag1)는 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)을 비교한 결과에 따라 레벨이 결정되는데, 기준 클럭(ref_clk)이 라이징일 때 피드백 클럭(fb_clk)이 로우 레벨이면 하이 레벨을 유지하고, 기준 클럭(ref_clk)이 라이징일 때 피드백 클럭(fb_clk)이 하이 레벨이면 로우 레벨을 유지한다. 신호 발생부(32)는 리셋 신호(reset)에 따라 초기화되고, 제 2 제어 신호(pden)에 따라 제 1 제어 신호(lag1)를 이용하여 제 3 제어 신호(lag1_preb)를 출력한다. 한편, 신호 발생부(32)는 제 2 제어 신호(pden)가 하이 레벨에서 로우 레벨로 천이될 때 구동된다. 제 1 노드(Q21)의 전위는 제 2 및 제 3 인버터(I32 및 I33)로 구성된 래치(31)에 래치된 후 제 4 및 제 5 인버터(I34 및 I35)를 통해 고정 상태 신호(lock_state)로서 출력된다.
상기와 같이 구성되는 본 발명에 따른 DLL 제어 회로로서의 모드 발생기의 구동 방법을 설명하면 다음과 같다.
리셋 신호(reset)가 하이 레벨로 인가되면 제 1 인버터(I31)에 의해 로우 레벨로 반전된다. 로우 레벨의 제 1 인버터(I31)의 출력 신호에 따라 제 1 PMOS 트랜지스터(P31)가 턴온된다. 따라서, 제 1 노드(Q31)는 하이 레벨의 전위를 유지하며, 제 1 노드(Q31)의 전위는 래치(31), 제 4 및 제 5 인버터(I34 및 I35)를 통해 로우 레벨로 반전되어 초기 상태의 고정 상태 신호(lock_state)로서 출력된다. 리셋 신호(reset)가 로우 레벨로 인가된 후 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 라이징이 일치하면 제 1 제어 신호(lag1), 제 2 제어 신호(pden), 제 3 제어 신호(lag1_preb) 및 제 4 제어 신호(FM_pdout)가 모두 하이 레벨이 된다. 이때 제 1 내지 제 4 NMOS 트랜지스터(N31 내지 N34)가 모두 턴온되고, 제 3 PMOS 트랜지스터(P33)는 턴오프되어 제 1 노드(Q31)의 전위는 로우 레벨이 된다. 로우 레벨의 제 1 노드(Q31)의 전위는 래치(31), 제 4 및 제 5 인버터(I34 및 I35)를 통해 하이 레벨의 고정 상태 신호(lock_state)로서 출력된다. 하이 레벨의 고정 상태 신호(lock_state)에 의해 제 2 PMOS 트랜지스터(P32)가 턴오프된다. 한편, 고정 상태 신호(lock_state)가 로우 레벨의 경우에는 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)이 일치할 때까지 피드백 클럭(fb_clk)이 계속 지연되어 쉬프트 라이트하게 된다.
그런데, 종래 기술의 문제점으로 지적된 차지 쉐이링에 의한 오류는 피드백 클럭(fb_clk)이 계속 쉬프트 라이트하는 중에 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 반대가 될 때 제 1 제어 신호(lag1)가 로우 레벨이 되고, 제 2 제어 신호(pden)가 로우 레벨로 천이될 때 제 3 제어 신호(lag1_preb)가 하이 레벨이 되어 발생되었다. 그러나, 도 7에 도시된 바와 같이 본 발명에 따른 모드 발생기는 이러한 차지 쉐이링이 발생되는 시점에서 제 4 제어 신호(FM_pdout)가 로우 레벨을 유지하여 제 2 NMOS 트랜지스터(N32)가 턴오프되고, 제 3 PMOS 트랜지스터(P33)가 턴온되기 때문에 제 1 노드(Q31)의 전위를 하이 레벨로 유지시킨다. 이는 기준 클럭(ref_clk)이 라이징일 때 지연 피드백 클럭(fb_clh_d)가 하이 레벨을 유지하므로 제 4 제어 신호(FM_pdout)가 로우 레벨을 유지하기 때문이다. 따라서, 고정 상태 신호(lock_state)는 로우 레벨을 유지하게 되어 차지 쉐이링에 의한 오류를 방지할 수 있다.
또한, 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 반대인 상황에서 발생할 수 있는 피드백 클럭(fb_clk)의 노이즈에 의한 오류는 제 4 제어 신호(FM_pdout)가 로우 레벨을 유지하여 제 2 NMOS 트랜지스터(N32)를 턴오프시키기 때문에 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면 모드 발생기의 출력 신호인 고정 상태 신호(lock_state)에 따라 구동되는 PMOS 트랜지스터와 피드백 클럭(fb_clk)을 소정 시간 딜레이시킨 신호(fb_clk_d)를 기준 클럭(ref_clk)과 비교하여 제 1 제어 신호(lag1)와 같은 파형으로 만든 제 4 제어 신호(FM_pdout)에 따라 구동되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 모드 발생기에 구성함으로써 차지 쉐어링에 의한 오류 또는 피드백 클럭의 노이즈에 의한 특정 주파수나 전압에서의 오류를 방지할 수 있다. 따라서, DRAM 동작에서 오류가 발생될 수 있는 특정 주파수에서의 테스트 시간을 줄일 수 있고, 수율 감소를 방지할 수 있다.
도 1은 일반적인 지연 고정 루프의 구성을 설명하기 위한 블럭도;
도 2는 종래의 지연 고정 루프를 구성하는 모드 발생기의 회로도;
도 3은 종래의 모드 발생기의 정상 동작시의 파형도;
도 4 및 도 5는 종래의 모드 발생기의 불량 동작시의 파형도;
도 6은 본 발명에 따른 모드 발생기의 회로도; 및
도 7은 본 발명에 따른 모드 발생기의 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
102 : 클럭 버퍼 102 : DLL 제어기
103 : 클럭 발생기 104 : 위상 검출기
105 : 모드 발생기 106 : 위상 샘플러
107 : 딜레이 라인 제어기 108 : 제 1 딜레이 제어기
109 : 제 2 딜레이 제어기 110 : 제 1 딜레이 라인
111 : 제 2 딜레이 라인 112 : 리플리카 딜레이 모델
113 : 출력 드라이버

Claims (5)

  1. 기준 클럭과 피드백 클럭의 위상이 정렬되었는지의 여부에 따라 레벨이 결정되는 고정 상태 신호의 초기 레벨을 설정하기 위한 레벨 설정부;
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하는 제 1 제어 신호와 상기 기준 클럭과 상기 피드백 클럭의 위상을 소정 시간마다 확인하도록 하는 제 2 제어 신호에 따라 제 3 제어 신호를 발생시키기 위한 신호 발생부;
    상기 피드백 클럭을 소정 시간 딜레이시킨 신호를 상기 기준 클럭과 비교하는 제 4 제어 신호와 상기 고정 상태 신호에 따라 상기 고정 상태 신호의 레벨을 유지시키기 위한 레벨 유지부;
    상기 제 1 내지 제 3 제어 신호에 따라 상기 기준 클럭과 상기 피드백 클럭의 위상의 정렬 여부를 검출하여 상기 고정 상태 신호의 레벨을 변화시키기 위한 검출부; 및
    상기 제 4 제어 신호에 따라 상기 검출부에 의한 상기 고정 상태 신호의 변화를 제어하기 위한 제어부를 포함하는 지연 고정 루프 제어 회로.
  2. 제 1 항에 있어서, 상기 레벨 설정부는 상기 리셋 신호를 반전시키기 위한 인버터; 및
    상기 인버터의 출력 신호에 따라 구동되어 전원 전압을 인가하여 상기 고정 상태 신호의 초기 레벨을 설정하기 위한 PMOS 트랜지스터를 포함하는 지연 고정 루프 제어 회로.
  3. 제 1 항에 있어서, 상기 레벨 유지부는 상기 고정 상태 신호에 따라 구동되어 상기 전원 전압을 인가하기 위한 제 1 PMOS 트랜지스터; 및
    상기 제 4 제어 신호에 따라 구동되어 상기 제 1 PMOS 트랜지스터를 통해 인가된 상기 전원 전압을 전달하여 상기 고정 상태 신호의 레벨을 유지시키기 위한 제 2 PMOS 트랜지스터를 포함하는 지연 고정 루프 제어 회로.
  4. 제 1 항에 있어서, 상기 검출부는 상기 제 1 내지 제 3 제어 신호에 따라 각각 구동되며, 직렬 연결된 다수의 NMOS 트랜지스터를 포함하는 지연 고정 루프 제어 회로.
  5. 제 1 항에 있어서, 상기 제어부는 상기 제 4 제어 신호에 따라 구동되는 NMOS 트랜지스터를 포함하는 지연 고정 루프 제어 회로.
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