JP2001195149A - 内部クロック信号発生回路 - Google Patents
内部クロック信号発生回路Info
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- 230000003111 delayed effect Effects 0.000 claims abstract description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 24
- 230000001360 synchronised effect Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 102100033029 Carbonic anhydrase-related protein 11 Human genes 0.000 description 1
- 101000867841 Homo sapiens Carbonic anhydrase-related protein 11 Proteins 0.000 description 1
- 101001075218 Homo sapiens Gastrokine-1 Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- Synchronisation In Digital Transmission Systems (AREA)
- Static Random-Access Memory (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 電源等の揺らぎによって生じる発振を抑制す
ることができる安定した内部クロック信号発生回路を得
る。 【解決手段】 シフトレジスタ１４に過去（ｎ＋１）回
の位相比較回路１３による位相が進んでいる又は位相が
遅れているかの２値の比較結果を格納し、位相制御回路
１５によって、該（ｎ＋１）回の比較結果の内、多い方
の比較結果が位相制御信号として位相可変回路１２に出
力され、入力された位相制御信号に基づいて位相可変回
路１２は、内部クロック信号intclkの位相調整を行うよ
うにした。
ることができる安定した内部クロック信号発生回路を得
る。 【解決手段】 シフトレジスタ１４に過去（ｎ＋１）回
の位相比較回路１３による位相が進んでいる又は位相が
遅れているかの２値の比較結果を格納し、位相制御回路
１５によって、該（ｎ＋１）回の比較結果の内、多い方
の比較結果が位相制御信号として位相可変回路１２に出
力され、入力された位相制御信号に基づいて位相可変回
路１２は、内部クロック信号intclkの位相調整を行うよ
うにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にクロック同期型半導体記憶装置における内部クロッ
ク信号発生回路に関する。
特にクロック同期型半導体記憶装置における内部クロッ
ク信号発生回路に関する。
【０００２】
【従来の技術】近年、クロック同期型の半導体記憶装置
において、周波数の増大に伴って、外部クロック信号ex
tclkに対して、外部スペックに応じたクロック信号をチ
ップ内部で生成する内部クロック信号発生回路を備えた
ものが多く開発されている。該内部クロック信号発生回
路の代表的なものとして、ＰＬＬ(Phase-Lock-Loop)、
ＤＬＬ(Delay-Lock-Loop)等があり、半導体記憶装置以
外のクロック同期型半導体装置に一般的に使用されてい
る。これらの回路には、外部クロック信号extclkと生成
した内部クロック信号intclkの位相が一致しているか否
かを判定する位相比較回路を有している。
において、周波数の増大に伴って、外部クロック信号ex
tclkに対して、外部スペックに応じたクロック信号をチ
ップ内部で生成する内部クロック信号発生回路を備えた
ものが多く開発されている。該内部クロック信号発生回
路の代表的なものとして、ＰＬＬ(Phase-Lock-Loop)、
ＤＬＬ(Delay-Lock-Loop)等があり、半導体記憶装置以
外のクロック同期型半導体装置に一般的に使用されてい
る。これらの回路には、外部クロック信号extclkと生成
した内部クロック信号intclkの位相が一致しているか否
かを判定する位相比較回路を有している。
【０００３】図１２は、従来のクロック同期型の半導体
記憶装置における内部クロック信号発生回路の例を示し
た概略のブロック図である。図１２において、内部クロ
ック信号発生回路１００は、位相可変回路１０１及び位
相比較回路１０２を備えており、位相比較回路１０２に
よって行われる外部クロック信号extclkの位相と内部ク
ロック信号intclkの位相との比較結果は、即座に位相可
変回路１０１にフィードバックされる。
記憶装置における内部クロック信号発生回路の例を示し
た概略のブロック図である。図１２において、内部クロ
ック信号発生回路１００は、位相可変回路１０１及び位
相比較回路１０２を備えており、位相比較回路１０２に
よって行われる外部クロック信号extclkの位相と内部ク
ロック信号intclkの位相との比較結果は、即座に位相可
変回路１０１にフィードバックされる。
【０００４】図１３は、位相可変回路１０１の回路例を
示した図であり、順方向に直列に接続された複数のバッ
ファ回路の各出力と位相可変回路１０１の出力との間に
は、それぞれスイッチが設けられており、位相比較回路
１０２の比較結果に応じて該各スイッチのいずれか１つ
がＯＮして閉じ、該スイッチに対応するバッファ回路の
出力端から出力されるクロック信号が内部クロック信号
intclkとして位相可変回路１０１の出力端から出力され
る。
示した図であり、順方向に直列に接続された複数のバッ
ファ回路の各出力と位相可変回路１０１の出力との間に
は、それぞれスイッチが設けられており、位相比較回路
１０２の比較結果に応じて該各スイッチのいずれか１つ
がＯＮして閉じ、該スイッチに対応するバッファ回路の
出力端から出力されるクロック信号が内部クロック信号
intclkとして位相可変回路１０１の出力端から出力され
る。
【０００５】位相可変回路１０１は、位相比較回路１０
２の比較結果に応じて、図１３で示した各スイッチのい
ずれか１つをＯＮさせることにより、入力された外部ク
ロック信号extclkの位相を変えて生成したクロック信号
を内部クロック信号intclkとして出力する。例えば、位
相可変回路１０１は、外部クロック信号extclkに対して
１サイクル遅延させた位相の内部クロック信号intclkを
生成する。この際、位相可変回路１０１は、位相比較回
路１０２の比較結果に応じて、内部クロック信号intclk
の位相が外部クロック信号extclkに対して１サイクル遅
れて位相が合うように調整して内部クロック信号intclk
の生成を行っていた。
２の比較結果に応じて、図１３で示した各スイッチのい
ずれか１つをＯＮさせることにより、入力された外部ク
ロック信号extclkの位相を変えて生成したクロック信号
を内部クロック信号intclkとして出力する。例えば、位
相可変回路１０１は、外部クロック信号extclkに対して
１サイクル遅延させた位相の内部クロック信号intclkを
生成する。この際、位相可変回路１０１は、位相比較回
路１０２の比較結果に応じて、内部クロック信号intclk
の位相が外部クロック信号extclkに対して１サイクル遅
れて位相が合うように調整して内部クロック信号intclk
の生成を行っていた。
【０００６】
【発明が解決しようとする課題】しかし、このように、
位相比較回路１０２における比較結果を即座に位相可変
回路１０１にフィードバックする方法では、電源電圧等
の揺らぎによって、位相比較回路１０２の位相比較分解
能が低下し、位相比較回路１０２の誤動作によって比較
結果の誤差が、位相可変回路１０１の最小ステップ以
上、すなわち図１３で示した各スイッチにおいて、ＯＮ
させるべきスイッチの位置が１つ以上ずれると、バッフ
ァ回路１０３及び位相比較回路１０２からなる帰還系が
誤動作し発振等を起こすという問題があった。
位相比較回路１０２における比較結果を即座に位相可変
回路１０１にフィードバックする方法では、電源電圧等
の揺らぎによって、位相比較回路１０２の位相比較分解
能が低下し、位相比較回路１０２の誤動作によって比較
結果の誤差が、位相可変回路１０１の最小ステップ以
上、すなわち図１３で示した各スイッチにおいて、ＯＮ
させるべきスイッチの位置が１つ以上ずれると、バッフ
ァ回路１０３及び位相比較回路１０２からなる帰還系が
誤動作し発振等を起こすという問題があった。
【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、位相比較回路における所定数
の比較結果を平均し、該平均値を比較結果として位相可
変回路に出力するようにしたことから、電源等の揺らぎ
によって生じる発振を抑制することができる安定した内
部クロック信号発生回路を得ることを目的とする。
めになされたものであり、位相比較回路における所定数
の比較結果を平均し、該平均値を比較結果として位相可
変回路に出力するようにしたことから、電源等の揺らぎ
によって生じる発振を抑制することができる安定した内
部クロック信号発生回路を得ることを目的とする。
【０００８】なお、本発明と技術分野、目的及び構成が
異なるが、特開昭６３−１６１５６８号公報で、フロッ
ピィ・ディスク駆動装置に使用されるディジタル位相制
御回路において、入力データと出力信号との位相差を検
出し、Ｎ個のレジスタに保持されたＮ個の値を平均し
て、該平均された値に応じて位相をシフトする位相制御
回路が開示されている。
異なるが、特開昭６３−１６１５６８号公報で、フロッ
ピィ・ディスク駆動装置に使用されるディジタル位相制
御回路において、入力データと出力信号との位相差を検
出し、Ｎ個のレジスタに保持されたＮ個の値を平均し
て、該平均された値に応じて位相をシフトする位相制御
回路が開示されている。
【０００９】
【課題を解決するための手段】この発明に係る内部クロ
ック信号発生回路は、半導体記憶装置における各部のク
ロック信号をなす内部クロック信号を、外部から入力さ
れる外部クロック信号から生成して出力する内部クロッ
ク信号発生回路において、外部クロック信号と生成した
内部クロック信号の各位相を所定のサイクルごとに比較
し、内部クロック信号の位相が外部クロック信号の位相
に対して進んでいるか、又は遅れているかの２値の比較
結果を出力する位相比較部と、該位相比較部で比較され
た２値の比較結果を順次格納し、所定数の比較結果を格
納する比較結果格納部と、該比較結果格納部に格納され
た各比較結果に対して、数が多い方の比較結果を外部ク
ロック信号に対する内部クロック信号の位相状態として
判定する位相判定部と、比較結果格納部に所定数の比較
結果が格納されるごとに、該位相判定部の判定結果に応
じて、生成する内部クロック信号の位相調整を行って出
力する位相可変部とを備えるものである。
ック信号発生回路は、半導体記憶装置における各部のク
ロック信号をなす内部クロック信号を、外部から入力さ
れる外部クロック信号から生成して出力する内部クロッ
ク信号発生回路において、外部クロック信号と生成した
内部クロック信号の各位相を所定のサイクルごとに比較
し、内部クロック信号の位相が外部クロック信号の位相
に対して進んでいるか、又は遅れているかの２値の比較
結果を出力する位相比較部と、該位相比較部で比較され
た２値の比較結果を順次格納し、所定数の比較結果を格
納する比較結果格納部と、該比較結果格納部に格納され
た各比較結果に対して、数が多い方の比較結果を外部ク
ロック信号に対する内部クロック信号の位相状態として
判定する位相判定部と、比較結果格納部に所定数の比較
結果が格納されるごとに、該位相判定部の判定結果に応
じて、生成する内部クロック信号の位相調整を行って出
力する位相可変部とを備えるものである。
【００１０】また、この発明に係る内部クロック信号発
生回路は、請求項１において、上記位相判定部は、外部
クロック信号と内部クロック信号との位相差が所定値を
超えると、位相状態を判定するために使用する比較結果
数を減らして内部クロック信号の位相状態を判定するも
のである。
生回路は、請求項１において、上記位相判定部は、外部
クロック信号と内部クロック信号との位相差が所定値を
超えると、位相状態を判定するために使用する比較結果
数を減らして内部クロック信号の位相状態を判定するも
のである。
【００１１】また、この発明に係る内部クロック信号発
生回路は、請求項２において、上記位相判定部は、外部
クロック信号と内部クロック信号との位相差が所定値を
超える所定の期間、位相状態を判定するために使用する
比較結果数を減らして内部クロック信号の位相状態を判
定するものである。
生回路は、請求項２において、上記位相判定部は、外部
クロック信号と内部クロック信号との位相差が所定値を
超える所定の期間、位相状態を判定するために使用する
比較結果数を減らして内部クロック信号の位相状態を判
定するものである。
【００１２】また、この発明に係る内部クロック信号発
生回路は、請求項３において、上記位相判定部は、電源
投入から所定の時間、位相状態を判定するために使用す
る比較結果数を減らして内部クロック信号の位相状態を
判定するものである。
生回路は、請求項３において、上記位相判定部は、電源
投入から所定の時間、位相状態を判定するために使用す
る比較結果数を減らして内部クロック信号の位相状態を
判定するものである。
【００１３】また、この発明に係る内部クロック信号発
生回路は、請求項３において、半導体記憶装置における
低消費電流動作モードから通常動作モードに復帰してか
ら所定の時間、位相状態を判定するために使用する比較
結果数を減らして内部クロック信号の位相状態を判定す
るものである。
生回路は、請求項３において、半導体記憶装置における
低消費電流動作モードから通常動作モードに復帰してか
ら所定の時間、位相状態を判定するために使用する比較
結果数を減らして内部クロック信号の位相状態を判定す
るものである。
【００１４】また、この発明に係る内部クロック信号発
生回路は、請求項１において、上記位相判定部は、比較
結果格納部に格納された各比較結果に対して、いずれか
一方の比較結果数と他方の比較結果数との差が所定数を
超えると、位相状態を判定するために使用する比較結果
数を減らして内部クロック信号の位相状態を判定するも
のである。
生回路は、請求項１において、上記位相判定部は、比較
結果格納部に格納された各比較結果に対して、いずれか
一方の比較結果数と他方の比較結果数との差が所定数を
超えると、位相状態を判定するために使用する比較結果
数を減らして内部クロック信号の位相状態を判定するも
のである。
【００１５】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の内部クロック信号発生
回路を使用するクロック同期型半導体記憶装置の例を示
した概略のブロック図であり、図２は、本発明の実施の
形態１における内部クロック信号発生回路の例を示した
概略のブロック図である。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の内部クロック信号発生
回路を使用するクロック同期型半導体記憶装置の例を示
した概略のブロック図であり、図２は、本発明の実施の
形態１における内部クロック信号発生回路の例を示した
概略のブロック図である。
【００１６】まず、図１を用いて、半導体記憶装置にお
ける内部クロック信号発生回路の動作について簡単に説
明する。半導体記憶装置１は、データの格納を行うメモ
リセルアレイを備えたメモリ部２と、制御入力端から入
力バッファ３を介して入力される各制御信号に応じて該
メモリ部２の動作制御を行うメモリ制御回路４と、メモ
リ部２からデータ入出力端へのデータ出力、及びデータ
入出力端からメモリ部２へのデータ入力を制御するデー
タＩ／Ｏ制御回路５と、内部クロック信号発生回路６と
を備えている。
ける内部クロック信号発生回路の動作について簡単に説
明する。半導体記憶装置１は、データの格納を行うメモ
リセルアレイを備えたメモリ部２と、制御入力端から入
力バッファ３を介して入力される各制御信号に応じて該
メモリ部２の動作制御を行うメモリ制御回路４と、メモ
リ部２からデータ入出力端へのデータ出力、及びデータ
入出力端からメモリ部２へのデータ入力を制御するデー
タＩ／Ｏ制御回路５と、内部クロック信号発生回路６と
を備えている。
【００１７】内部クロック信号発生回路６は、外部から
入力される外部クロック信号extclkから所定の内部クロ
ック信号intclkを生成して、入力バッファ３、メモリ制
御回路４及びデータＩ／Ｏ制御回路５にそれぞれ出力す
る。ここで、図３で示すように、内部クロック信号発生
回路６は、外部クロック信号extclkとデータ又は制御信
号における、セットアップ又はホールド時間のスペック
が厳しいことから、外部クロック信号extclkを半導体記
憶装置１内の入力バッファ３の特性に合わせて、セット
アップ又はホールドのスペックにマッチするように、内
部クロック信号intclkを生成して出力する。
入力される外部クロック信号extclkから所定の内部クロ
ック信号intclkを生成して、入力バッファ３、メモリ制
御回路４及びデータＩ／Ｏ制御回路５にそれぞれ出力す
る。ここで、図３で示すように、内部クロック信号発生
回路６は、外部クロック信号extclkとデータ又は制御信
号における、セットアップ又はホールド時間のスペック
が厳しいことから、外部クロック信号extclkを半導体記
憶装置１内の入力バッファ３の特性に合わせて、セット
アップ又はホールドのスペックにマッチするように、内
部クロック信号intclkを生成して出力する。
【００１８】次に、図２において、内部クロック信号発
生回路６は、外部から入力されるクロック信号extclkの
位相を変えて生成した信号を内部クロック信号intclkと
してバッファ回路１１を介して出力する位相可変回路１
２と、外部クロック信号extclkと内部クロック信号intc
lkとの位相を比較し、該比較結果を出力する位相比較回
路１３とを備えている。更に、内部クロック信号発生回
路６は、該位相比較回路１３からの比較結果を一時的に
格納するシフトレジスタ１４と、該シフトレジスタ１４
に格納された所定数の比較結果を平均し、該平均値から
位相可変回路１２に対して位相調整を行うための位相制
御信号を出力する位相制御回路１５と、位相可変回路１
２、位相比較回路１３及びシフトレジスタ１４に対し
て、内部クロック信号intclkを基に所定のクロック信号
ＣＬＫを生成して出力するＣＬＫ発生回路１６とを備え
ている。
生回路６は、外部から入力されるクロック信号extclkの
位相を変えて生成した信号を内部クロック信号intclkと
してバッファ回路１１を介して出力する位相可変回路１
２と、外部クロック信号extclkと内部クロック信号intc
lkとの位相を比較し、該比較結果を出力する位相比較回
路１３とを備えている。更に、内部クロック信号発生回
路６は、該位相比較回路１３からの比較結果を一時的に
格納するシフトレジスタ１４と、該シフトレジスタ１４
に格納された所定数の比較結果を平均し、該平均値から
位相可変回路１２に対して位相調整を行うための位相制
御信号を出力する位相制御回路１５と、位相可変回路１
２、位相比較回路１３及びシフトレジスタ１４に対し
て、内部クロック信号intclkを基に所定のクロック信号
ＣＬＫを生成して出力するＣＬＫ発生回路１６とを備え
ている。
【００１９】このような内部クロック信号発生回路６に
おいて、位相可変回路１２は、入力された外部クロック
信号extclkに対して、位相制御回路１５から入力される
位相制御信号に応じて位相を変えたクロック信号を内部
クロック信号intclkとしてバッファ回路１１を介して出
力する。例えば、位相可変回路１２は、図４で示すよう
に、外部クロック信号extclkに対して１サイクル遅延さ
せた位相の内部クロック信号intclkを生成する。図５
は、位相可変回路１２の例を示した概略の回路図であ
る。図５において、位相可変回路１２は、順方向に直列
に接続されたｋ(ｋは、ｋ＞１の自然数)個のバッファ回
路Ｂ1〜Ｂkと、該各バッファ回路Ｂ1〜Ｂkの各出力と位
相可変回路１２の出力端ＯＵＴとの間に対応して接続さ
れたｋ個のスイッチＳＷ1〜ＳＷkと、該各スイッチＳＷ
1〜ＳＷkの動作制御を行うスイッチ制御回路１８とを備
えている。
おいて、位相可変回路１２は、入力された外部クロック
信号extclkに対して、位相制御回路１５から入力される
位相制御信号に応じて位相を変えたクロック信号を内部
クロック信号intclkとしてバッファ回路１１を介して出
力する。例えば、位相可変回路１２は、図４で示すよう
に、外部クロック信号extclkに対して１サイクル遅延さ
せた位相の内部クロック信号intclkを生成する。図５
は、位相可変回路１２の例を示した概略の回路図であ
る。図５において、位相可変回路１２は、順方向に直列
に接続されたｋ(ｋは、ｋ＞１の自然数)個のバッファ回
路Ｂ1〜Ｂkと、該各バッファ回路Ｂ1〜Ｂkの各出力と位
相可変回路１２の出力端ＯＵＴとの間に対応して接続さ
れたｋ個のスイッチＳＷ1〜ＳＷkと、該各スイッチＳＷ
1〜ＳＷkの動作制御を行うスイッチ制御回路１８とを備
えている。
【００２０】スイッチ制御回路１８は、スイッチＳＷ1
〜ＳＷkのいずれか１つをＯＮさせ、該ＯＮさせたスイ
ッチを介して、該スイッチと対応するバッファ回路の出
力を位相可変回路１２の出力端ＯＵＴに接続させる。こ
のようにして、外部クロック信号extclkは、位相可変回
路１２の入力端ＩＮと出力端ＯＵＴとの間に接続される
バッファ回路の数に応じた遅延時間だけ位相が遅延さ
れ、該遅延して生成されたクロック信号が内部クロック
信号intclkとしてバッファ回路１１を介して出力され
る。
〜ＳＷkのいずれか１つをＯＮさせ、該ＯＮさせたスイ
ッチを介して、該スイッチと対応するバッファ回路の出
力を位相可変回路１２の出力端ＯＵＴに接続させる。こ
のようにして、外部クロック信号extclkは、位相可変回
路１２の入力端ＩＮと出力端ＯＵＴとの間に接続される
バッファ回路の数に応じた遅延時間だけ位相が遅延さ
れ、該遅延して生成されたクロック信号が内部クロック
信号intclkとしてバッファ回路１１を介して出力され
る。
【００２１】一方、スイッチ制御回路１８は、所定のタ
イミングで位相制御回路１５からの位相制御信号、例え
ば位相可変回路１２で生成される内部クロック信号intc
lkの位相を遅らせるか、又は進めさせるかを示す制御信
号を入力し、該位相制御信号に応じて、現在ＯＮさせて
いるスイッチに隣接するスイッチを選択してＯＮさせ、
内部クロック信号intclkの位相調整を行う。
イミングで位相制御回路１５からの位相制御信号、例え
ば位相可変回路１２で生成される内部クロック信号intc
lkの位相を遅らせるか、又は進めさせるかを示す制御信
号を入力し、該位相制御信号に応じて、現在ＯＮさせて
いるスイッチに隣接するスイッチを選択してＯＮさせ、
内部クロック信号intclkの位相調整を行う。
【００２２】例えば、スイッチ制御回路１８は、位相制
御回路１５から位相を遅らせる位相制御信号が入力され
ると、位相可変回路１２の入力端ＩＮと出力端ＯＵＴと
の間に直列に接続されるバッファ回路の数が１つ増える
ように、現在ＯＮさせているスイッチの隣のスイッチを
排他的にＯＮさせる。逆に、スイッチ制御回路１８は、
位相制御回路１５から位相を進ませる位相制御信号が入
力されると、位相可変回路１２の入力端ＩＮと出力端Ｏ
ＵＴとの間に直列に接続されるバッファ回路の数が１つ
減るように、現在ＯＮさせているスイッチの隣のスイッ
チを排他的にＯＮさせる。
御回路１５から位相を遅らせる位相制御信号が入力され
ると、位相可変回路１２の入力端ＩＮと出力端ＯＵＴと
の間に直列に接続されるバッファ回路の数が１つ増える
ように、現在ＯＮさせているスイッチの隣のスイッチを
排他的にＯＮさせる。逆に、スイッチ制御回路１８は、
位相制御回路１５から位相を進ませる位相制御信号が入
力されると、位相可変回路１２の入力端ＩＮと出力端Ｏ
ＵＴとの間に直列に接続されるバッファ回路の数が１つ
減るように、現在ＯＮさせているスイッチの隣のスイッ
チを排他的にＯＮさせる。
【００２３】位相比較回路１３は、入力される外部クロ
ック信号extclkと内部クロック信号intclkとをＣＬＫ発
生回路１６からのクロック信号ＣＬＫに応じて所定のサ
イクルで比較し、該比較結果を２値のデータでシフトレ
ジスタ１４に出力する。シフトレジスタ１４は、複数の
レジスタＲ0〜Ｒn（ｎは、ｎ＞１の自然数）で構成され
ており、ＣＬＫ発生回路１６からのクロック信号ＣＬＫ
に応じてレジスタをシフトさせ位相比較回路１３から入
力される比較結果を順次格納していく。なお、上記シフ
トレジスタ１４のレジスタ数は、５個以上にすることが
好ましい。
ック信号extclkと内部クロック信号intclkとをＣＬＫ発
生回路１６からのクロック信号ＣＬＫに応じて所定のサ
イクルで比較し、該比較結果を２値のデータでシフトレ
ジスタ１４に出力する。シフトレジスタ１４は、複数の
レジスタＲ0〜Ｒn（ｎは、ｎ＞１の自然数）で構成され
ており、ＣＬＫ発生回路１６からのクロック信号ＣＬＫ
に応じてレジスタをシフトさせ位相比較回路１３から入
力される比較結果を順次格納していく。なお、上記シフ
トレジスタ１４のレジスタ数は、５個以上にすることが
好ましい。
【００２４】図６は、シフトレジスタ１４の回路例を示
した概略図である。図６において、シフトレジスタ１４
は、直列に接続された（ｎ＋１）個のレジスタＲ0〜Ｒn
で構成されており、各レジスタＲ0〜Ｒnからは、格納し
たデータに対する反転信号／Ｓ0〜／Ｓn及び非反転信号
Ｓ0〜Ｓnがそれぞれ位相制御回路１５に出力される。な
お、図６では、各レジスタＲ0〜Ｒnは、それぞれ同じも
のであることから、レジスタＲ0のみ内部回路例を示し
ており、レジスタＲ0を例にして各レジスタＲ0〜Ｒnの
説明をする。
した概略図である。図６において、シフトレジスタ１４
は、直列に接続された（ｎ＋１）個のレジスタＲ0〜Ｒn
で構成されており、各レジスタＲ0〜Ｒnからは、格納し
たデータに対する反転信号／Ｓ0〜／Ｓn及び非反転信号
Ｓ0〜Ｓnがそれぞれ位相制御回路１５に出力される。な
お、図６では、各レジスタＲ0〜Ｒnは、それぞれ同じも
のであることから、レジスタＲ0のみ内部回路例を示し
ており、レジスタＲ0を例にして各レジスタＲ0〜Ｒnの
説明をする。
【００２５】レジスタＲ0は、Ｎチャネル形ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）２１，
２２、及びインバータ回路２３〜２７で形成されてい
る。ＮＭＯＳトランジスタ２１のゲートにはクロック信
号ＣＬＫが、ＮＭＯＳトランジスタ２２のゲートにはク
ロック信号ＣＬＫの反転信号がそれぞれ入力されてい
る。インバータ回路２４及び２５、インバータ回路２６
及び２７は、それぞれラッチ回路を形成している。
ンジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）２１，
２２、及びインバータ回路２３〜２７で形成されてい
る。ＮＭＯＳトランジスタ２１のゲートにはクロック信
号ＣＬＫが、ＮＭＯＳトランジスタ２２のゲートにはク
ロック信号ＣＬＫの反転信号がそれぞれ入力されてい
る。インバータ回路２４及び２５、インバータ回路２６
及び２７は、それぞれラッチ回路を形成している。
【００２６】ＮＭＯＳトランジスタ２１は、クロック信
号ＣＬＫに応じて、インバータ回路２４及び２５で形成
されたラッチ回路への位相比較回路１３からの比較結果
を示すデータの入力制御を行う。また、ＮＭＯＳトラン
ジスタ２２は、クロック信号ＣＬＫの反転信号に応じ
て、上記２つのラッチ回路の接続制御を行う。レジスタ
Ｒ0の出力端から非反転信号Ｓ0が、インバータ回路２６
及び２７のラッチ回路とＮＭＯＳトランジスタ２２との
接続部から反転信号／Ｓ0がそれぞれ出力される。この
ようにして、シフトレジスタ１４には、位相比較回路１
３による過去（ｎ＋１）回の比較結果が格納される。
号ＣＬＫに応じて、インバータ回路２４及び２５で形成
されたラッチ回路への位相比較回路１３からの比較結果
を示すデータの入力制御を行う。また、ＮＭＯＳトラン
ジスタ２２は、クロック信号ＣＬＫの反転信号に応じ
て、上記２つのラッチ回路の接続制御を行う。レジスタ
Ｒ0の出力端から非反転信号Ｓ0が、インバータ回路２６
及び２７のラッチ回路とＮＭＯＳトランジスタ２２との
接続部から反転信号／Ｓ0がそれぞれ出力される。この
ようにして、シフトレジスタ１４には、位相比較回路１
３による過去（ｎ＋１）回の比較結果が格納される。
【００２７】次に、図７は、位相制御回路１５の例を示
した回路図である。図７において、位相制御回路１５
は、シフトレジスタ１４から出力される非反転信号Ｓ0
〜Ｓnが対応してゲートに入力される（ｎ＋１）個のＮ
ＭＯＳトランジスタＮ0〜Ｎnと、シフトレジスタ１４か
ら出力される反転信号／Ｓ0〜／Ｓnが対応してゲートに
入力される（ｎ＋１）個のＮＭＯＳトランジスタ／Ｎ0
〜／Ｎnとを備えている。更に、位相制御回路１５は、
定電流源３１，３２と、比較器をなす差動増幅器３３
と、コンデンサ３４，３５と、抵抗３６，３７とを備え
ている。
した回路図である。図７において、位相制御回路１５
は、シフトレジスタ１４から出力される非反転信号Ｓ0
〜Ｓnが対応してゲートに入力される（ｎ＋１）個のＮ
ＭＯＳトランジスタＮ0〜Ｎnと、シフトレジスタ１４か
ら出力される反転信号／Ｓ0〜／Ｓnが対応してゲートに
入力される（ｎ＋１）個のＮＭＯＳトランジスタ／Ｎ0
〜／Ｎnとを備えている。更に、位相制御回路１５は、
定電流源３１，３２と、比較器をなす差動増幅器３３
と、コンデンサ３４，３５と、抵抗３６，３７とを備え
ている。
【００２８】差動増幅器３３の反転入力端と接地との間
には、ＮＭＯＳトランジスタＮ0〜Ｎnのドレインとソー
スがそれぞれ接続されると共に、コンデンサ３４と抵抗
３６とが接続されている。同様に、差動増幅器３３の非
反転入力端と接地との間には、ＮＭＯＳトランジスタ／
Ｎ0〜／Ｎnのドレインとソースがそれぞれ接続されると
共に、コンデンサ３５と抵抗３７とが接続されている。
また、直流電源入力端Ｖddと差動増幅器３３の反転入力
端には定電流源３１が、直流電源入力端Ｖddと差動増幅
器３３の非反転入力端には定電流源３２がそれぞれ接続
されている。差動増幅器３３から出力される信号が位相
制御信号として位相可変回路１２のスイッチ制御回路１
８に入力される。
には、ＮＭＯＳトランジスタＮ0〜Ｎnのドレインとソー
スがそれぞれ接続されると共に、コンデンサ３４と抵抗
３６とが接続されている。同様に、差動増幅器３３の非
反転入力端と接地との間には、ＮＭＯＳトランジスタ／
Ｎ0〜／Ｎnのドレインとソースがそれぞれ接続されると
共に、コンデンサ３５と抵抗３７とが接続されている。
また、直流電源入力端Ｖddと差動増幅器３３の反転入力
端には定電流源３１が、直流電源入力端Ｖddと差動増幅
器３３の非反転入力端には定電流源３２がそれぞれ接続
されている。差動増幅器３３から出力される信号が位相
制御信号として位相可変回路１２のスイッチ制御回路１
８に入力される。
【００２９】ＮＭＯＳトランジスタＮ0〜Ｎnにおいて、
シフトレジスタ１４から入力される非反転信号Ｓ0〜Ｓn
の内、Ｈｉｇｈレベルの信号の数だけＯＮし、同様に、
ＮＭＯＳトランジスタ／Ｎ0〜／Ｎnにおいて、シフトレ
ジスタ１４から入力される反転信号／Ｓ0〜／Ｓnの内、
Ｈｉｇｈレベルの信号の数だけＯＮする。このことか
ら、差動増幅器３３の反転入力端と非反転入力端の入力
電圧が決まり、差動増幅器３３の比較結果が位相可変回
路１２に出力される。
シフトレジスタ１４から入力される非反転信号Ｓ0〜Ｓn
の内、Ｈｉｇｈレベルの信号の数だけＯＮし、同様に、
ＮＭＯＳトランジスタ／Ｎ0〜／Ｎnにおいて、シフトレ
ジスタ１４から入力される反転信号／Ｓ0〜／Ｓnの内、
Ｈｉｇｈレベルの信号の数だけＯＮする。このことか
ら、差動増幅器３３の反転入力端と非反転入力端の入力
電圧が決まり、差動増幅器３３の比較結果が位相可変回
路１２に出力される。
【００３０】このような構成において、例えば、位相比
較回路１３によって行われた過去（ｎ＋１）回の比較結
果において、内部クロック信号intclkの位相が外部クロ
ック信号extclkの位相よりも進んでいると判定した比較
結果が多かった場合、シフトレジスタ１４の非反転信号
Ｓ0〜Ｓnは、Ｈｉｇｈレベルである信号の数が多くな
り、逆に、シフトレジスタ１４の反転信号／Ｓ0〜／Ｓn
は、Ｌｏｗレベルである信号の数が多くなる。このた
め、位相制御回路１５における差動増幅器３３の反転入
力端の電位が、差動増幅器３３の非反転入力端の電位よ
りも小さくなり、差動増幅器３３の出力はＨｉｇｈレベ
ルとなる。
較回路１３によって行われた過去（ｎ＋１）回の比較結
果において、内部クロック信号intclkの位相が外部クロ
ック信号extclkの位相よりも進んでいると判定した比較
結果が多かった場合、シフトレジスタ１４の非反転信号
Ｓ0〜Ｓnは、Ｈｉｇｈレベルである信号の数が多くな
り、逆に、シフトレジスタ１４の反転信号／Ｓ0〜／Ｓn
は、Ｌｏｗレベルである信号の数が多くなる。このた
め、位相制御回路１５における差動増幅器３３の反転入
力端の電位が、差動増幅器３３の非反転入力端の電位よ
りも小さくなり、差動増幅器３３の出力はＨｉｇｈレベ
ルとなる。
【００３１】位相可変回路１２は、クロック信号ＣＬＫ
の(ｎ＋１）サイクルごとに、すなわちシフトレジスタ
１４のレジスタＲ0から順にレジスタＲnまでデータが格
納されるまでを１サイクルとし、該サイクルごとに位相
制御回路１５からの位相制御信号を取り込む。位相可変
回路１２は、Ｈｉｇｈレベルの位相制御信号が入力され
ると、内部クロック信号intclkの位相を遅らせて出力す
る。すなわち、位相可変回路１２におけるスイッチ制御
回路１８は、位相可変回路１２の入力端ＩＮと出力端Ｏ
ＵＴとの間に直列に接続されるインバータ回路の数が１
つ増えるように、現在ＯＮしているスイッチが接続され
ている入力端を有するインバータ回路の出力端に接続さ
れたスイッチを排他的にＯＮさせる。
の(ｎ＋１）サイクルごとに、すなわちシフトレジスタ
１４のレジスタＲ0から順にレジスタＲnまでデータが格
納されるまでを１サイクルとし、該サイクルごとに位相
制御回路１５からの位相制御信号を取り込む。位相可変
回路１２は、Ｈｉｇｈレベルの位相制御信号が入力され
ると、内部クロック信号intclkの位相を遅らせて出力す
る。すなわち、位相可変回路１２におけるスイッチ制御
回路１８は、位相可変回路１２の入力端ＩＮと出力端Ｏ
ＵＴとの間に直列に接続されるインバータ回路の数が１
つ増えるように、現在ＯＮしているスイッチが接続され
ている入力端を有するインバータ回路の出力端に接続さ
れたスイッチを排他的にＯＮさせる。
【００３２】このように、本実施の形態１における内部
クロック信号発生回路は、シフトレジスタ１４に過去
（ｎ＋１）回の位相比較回路１３による位相が進んでい
る又は位相が遅れているかの２値の比較結果を格納し、
位相制御回路１５によって、該（ｎ＋１）回の比較結果
の内、多い方の比較結果が位相制御信号として位相可変
回路１２に出力され、入力された位相制御信号に基づい
て位相可変回路１２は、内部クロック信号intclkの位相
調整を行うようにした。このことから、電源等の揺らぎ
によって位相比較回路の位相比較分解能が低下し、位相
比較回路が誤動作した場合に発生する発振を防止するこ
とができる。
クロック信号発生回路は、シフトレジスタ１４に過去
（ｎ＋１）回の位相比較回路１３による位相が進んでい
る又は位相が遅れているかの２値の比較結果を格納し、
位相制御回路１５によって、該（ｎ＋１）回の比較結果
の内、多い方の比較結果が位相制御信号として位相可変
回路１２に出力され、入力された位相制御信号に基づい
て位相可変回路１２は、内部クロック信号intclkの位相
調整を行うようにした。このことから、電源等の揺らぎ
によって位相比較回路の位相比較分解能が低下し、位相
比較回路が誤動作した場合に発生する発振を防止するこ
とができる。
【００３３】実施の形態２．上記実施の形態１におい
て、内部クロック信号発生回路を備えた半導体記憶装置
における消費電流を低下させるパワーダウンモードから
通常動作モードに復帰した直後から所定の間、又は電源
投入から所定の間は、位相比較回路１３による比較結果
のサンプル数を削減するようにして、位相可変回路１２
による位相調整のスピードを速くするようにしてもよ
く、このようにしたものを本発明の実施の形態２とす
る。
て、内部クロック信号発生回路を備えた半導体記憶装置
における消費電流を低下させるパワーダウンモードから
通常動作モードに復帰した直後から所定の間、又は電源
投入から所定の間は、位相比較回路１３による比較結果
のサンプル数を削減するようにして、位相可変回路１２
による位相調整のスピードを速くするようにしてもよ
く、このようにしたものを本発明の実施の形態２とす
る。
【００３４】なお、本実施の形態２における内部クロッ
ク信号発生回路の例を示した概略のブロック図は、図２
の位相制御回路１５を位相制御回路４１にし、図２の内
部クロック信号発生回路６を内部クロック信号発生回路
４０にする以外は図２と同じであるので省略する。
ク信号発生回路の例を示した概略のブロック図は、図２
の位相制御回路１５を位相制御回路４１にし、図２の内
部クロック信号発生回路６を内部クロック信号発生回路
４０にする以外は図２と同じであるので省略する。
【００３５】内部クロック信号発生回路を備えた半導体
記憶装置において、電源投入時等は、外部クロック信号
extclkと内部クロック信号intclkとの位相差が大きい。
このことから、本実施の形態２における内部クロック信
号発生回路４０の位相制御回路４１は、電源投入から所
定の間は、通常よりも少ない比較結果のサンプル数で、
内部クロック信号intclkの位相状態の判定を行うように
した。
記憶装置において、電源投入時等は、外部クロック信号
extclkと内部クロック信号intclkとの位相差が大きい。
このことから、本実施の形態２における内部クロック信
号発生回路４０の位相制御回路４１は、電源投入から所
定の間は、通常よりも少ない比較結果のサンプル数で、
内部クロック信号intclkの位相状態の判定を行うように
した。
【００３６】このように、本実施の形態２における内部
クロック信号発生回路は、実施の形態１における内部ク
ロック信号発生回路６の位相制御回路のみが異なること
から、以下、本実施の形態２における位相制御回路につ
いて説明する。図８は、本発明の実施の形態２における
内部クロック信号発生回路における位相制御回路の例を
示した回路図である。なお、図８において、図７と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に、図７との相違点のみ説明する。
クロック信号発生回路は、実施の形態１における内部ク
ロック信号発生回路６の位相制御回路のみが異なること
から、以下、本実施の形態２における位相制御回路につ
いて説明する。図８は、本発明の実施の形態２における
内部クロック信号発生回路における位相制御回路の例を
示した回路図である。なお、図８において、図７と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に、図７との相違点のみ説明する。
【００３７】図８における図７との相違点は、ＮＭＯＳ
トランジスタＮm+1〜Ｎnの各ドレインと、差動増幅器３
３の反転入力端との間に、対応するＮＭＯＳトランジス
タＮ１m+1〜Ｎ１nのドレインとソースを接続し、同様
に、ＮＭＯＳトランジスタ／Ｎ m+1〜／Ｎnの各ドレイン
と、差動増幅器３３の非反転入力端との間に、対応する
ＮＭＯＳトランジスタ／Ｎ１m+1〜／Ｎ１nのドレインと
ソースを接続したことにあり、これに伴って、図７の位
相制御回路１５を位相制御回路４１としたことにある。
なお、上記ｍは、０＜ｍ＜ｎの自然数である。
トランジスタＮm+1〜Ｎnの各ドレインと、差動増幅器３
３の反転入力端との間に、対応するＮＭＯＳトランジス
タＮ１m+1〜Ｎ１nのドレインとソースを接続し、同様
に、ＮＭＯＳトランジスタ／Ｎ m+1〜／Ｎnの各ドレイン
と、差動増幅器３３の非反転入力端との間に、対応する
ＮＭＯＳトランジスタ／Ｎ１m+1〜／Ｎ１nのドレインと
ソースを接続したことにあり、これに伴って、図７の位
相制御回路１５を位相制御回路４１としたことにある。
なお、上記ｍは、０＜ｍ＜ｎの自然数である。
【００３８】図８において、位相制御回路４１は、ＮＭ
ＯＳトランジスタＮ0〜Ｎn，／Ｎ0〜／Ｎnと、電源投入
の監視を行う回路（例えば、図１におけるメモリ制御回
路４）で生成される、電源投入から所定の間Ｌｏｗレベ
ルになる電源投入信号／ＰＯＲがそれぞれゲートに入力
されるＮＭＯＳトランジスタＮ１m+1〜Ｎ１n，／Ｎ１
m+1〜／Ｎ１nとを備えている。更に、位相制御回路４１
は、定電流源３１，３２と、差動増幅器３３と、コンデ
ンサ３４，３５と、抵抗３６，３７とを備えている。
ＯＳトランジスタＮ0〜Ｎn，／Ｎ0〜／Ｎnと、電源投入
の監視を行う回路（例えば、図１におけるメモリ制御回
路４）で生成される、電源投入から所定の間Ｌｏｗレベ
ルになる電源投入信号／ＰＯＲがそれぞれゲートに入力
されるＮＭＯＳトランジスタＮ１m+1〜Ｎ１n，／Ｎ１
m+1〜／Ｎ１nとを備えている。更に、位相制御回路４１
は、定電流源３１，３２と、差動増幅器３３と、コンデ
ンサ３４，３５と、抵抗３６，３７とを備えている。
【００３９】差動増幅器３３の反転入力端と接地との間
には、ＮＭＯＳトランジスタＮ0〜Ｎmのドレインとソー
スがそれぞれ接続されると共に、コンデンサ３４と抵抗
３６とが接続されている。同様に、差動増幅器３３の非
反転入力端と接地との間には、ＮＭＯＳトランジスタ／
Ｎ0〜／Ｎmのドレインとソースがそれぞれ接続されると
共に、コンデンサ３５と抵抗３７とが接続されている。
には、ＮＭＯＳトランジスタＮ0〜Ｎmのドレインとソー
スがそれぞれ接続されると共に、コンデンサ３４と抵抗
３６とが接続されている。同様に、差動増幅器３３の非
反転入力端と接地との間には、ＮＭＯＳトランジスタ／
Ｎ0〜／Ｎmのドレインとソースがそれぞれ接続されると
共に、コンデンサ３５と抵抗３７とが接続されている。
【００４０】更に、差動増幅器３３の反転入力端とＮＭ
ＯＳトランジスタＮm+1〜Ｎnの各ドレインとの間には、
ＮＭＯＳトランジスタＮ１m+1〜Ｎ１nのドレインとソー
スが対応して接続されている。同様に、差動増幅器３３
の非反転入力端とＮＭＯＳトランジスタ／Ｎm+1〜／Ｎn
の各ドレインとの間には、ＮＭＯＳトランジスタ／Ｎ１
m+1〜／Ｎ１nのドレインとソースが対応して接続されて
いる。ＮＭＯＳトランジスタＮm+1〜Ｎn，／Ｎm+1〜／
Ｎnの各ソースは接地され、ＮＭＯＳトランジスタＮ１
m+1〜Ｎ１n及び／Ｎ１m+1〜／Ｎ１nの各ゲートにはそれ
ぞれ電源投入信号／ＰＯＲが入力されている。
ＯＳトランジスタＮm+1〜Ｎnの各ドレインとの間には、
ＮＭＯＳトランジスタＮ１m+1〜Ｎ１nのドレインとソー
スが対応して接続されている。同様に、差動増幅器３３
の非反転入力端とＮＭＯＳトランジスタ／Ｎm+1〜／Ｎn
の各ドレインとの間には、ＮＭＯＳトランジスタ／Ｎ１
m+1〜／Ｎ１nのドレインとソースが対応して接続されて
いる。ＮＭＯＳトランジスタＮm+1〜Ｎn，／Ｎm+1〜／
Ｎnの各ソースは接地され、ＮＭＯＳトランジスタＮ１
m+1〜Ｎ１n及び／Ｎ１m+1〜／Ｎ１nの各ゲートにはそれ
ぞれ電源投入信号／ＰＯＲが入力されている。
【００４１】このような構成において、電源投入信号／
ＰＯＲは、図９で示すように、電源投入時から所定の間
Ｌｏｗレベルとなり、その後Ｈｉｇｈレベルに立ち上が
る。位相制御回路４１において、電源投入信号／ＰＯＲ
がＬｏｗレベルのとき、ＮＭＯＳトランジスタＮ１m+1
〜Ｎ１n及び／Ｎ１m+1〜／Ｎ１nがオフし、シフトレジ
スタ１４のレジスタＲm+1〜Ｒnに格納された比較結果
が、差動増幅器３３の各入力端電位に反映されなくな
る。すなわち、位相制御回路４１は、電源投入信号／Ｐ
ＯＲがＬｏｗレベルのとき、レジスタＲ0〜Ｒmに格納さ
れている比較結果だけを用いて、内部クロック信号intc
lkの位相状態の判定を行い、位相可変回路１２に該判定
結果に応じた位相制御信号を出力する。
ＰＯＲは、図９で示すように、電源投入時から所定の間
Ｌｏｗレベルとなり、その後Ｈｉｇｈレベルに立ち上が
る。位相制御回路４１において、電源投入信号／ＰＯＲ
がＬｏｗレベルのとき、ＮＭＯＳトランジスタＮ１m+1
〜Ｎ１n及び／Ｎ１m+1〜／Ｎ１nがオフし、シフトレジ
スタ１４のレジスタＲm+1〜Ｒnに格納された比較結果
が、差動増幅器３３の各入力端電位に反映されなくな
る。すなわち、位相制御回路４１は、電源投入信号／Ｐ
ＯＲがＬｏｗレベルのとき、レジスタＲ0〜Ｒmに格納さ
れている比較結果だけを用いて、内部クロック信号intc
lkの位相状態の判定を行い、位相可変回路１２に該判定
結果に応じた位相制御信号を出力する。
【００４２】電源投入時と同様に、内部クロック信号発
生回路を備えた半導体記憶装置における消費電流を低下
させるパワーダウンモードから通常動作モードに復帰し
た直後においても、外部クロック信号extclkと内部クロ
ック信号intclkとの位相差が大きい。このことから、電
源投入信号／ＰＯＲの代わりに、半導体記憶装置の消費
電流を低下させるパワーダウンモードから通常動作モー
ドへの動作モードの切り替わりを監視する回路（例え
ば、図１におけるメモリ制御回路４）で生成される、パ
ワーダウンモードから通常動作モードへ復帰してから所
定の間Ｌｏｗレベルになる復帰信号／ＰＷＥＸＴを使用
してもよい。
生回路を備えた半導体記憶装置における消費電流を低下
させるパワーダウンモードから通常動作モードに復帰し
た直後においても、外部クロック信号extclkと内部クロ
ック信号intclkとの位相差が大きい。このことから、電
源投入信号／ＰＯＲの代わりに、半導体記憶装置の消費
電流を低下させるパワーダウンモードから通常動作モー
ドへの動作モードの切り替わりを監視する回路（例え
ば、図１におけるメモリ制御回路４）で生成される、パ
ワーダウンモードから通常動作モードへ復帰してから所
定の間Ｌｏｗレベルになる復帰信号／ＰＷＥＸＴを使用
してもよい。
【００４３】この場合、該復帰信号／ＰＷＥＸＴは、図
１０で示すように、パワーダウンモードから通常動作モ
ードへ復帰してから所定の間Ｌｏｗレベルとなり、その
後Ｈｉｇｈレベルに立ち上がる。なお、復帰信号／ＰＷ
ＥＸＴを使用した場合の位相制御回路４１の動作は、電
源投入信号／ＰＯＲを使用したときと同様であるのでそ
の説明を省略する。
１０で示すように、パワーダウンモードから通常動作モ
ードへ復帰してから所定の間Ｌｏｗレベルとなり、その
後Ｈｉｇｈレベルに立ち上がる。なお、復帰信号／ＰＷ
ＥＸＴを使用した場合の位相制御回路４１の動作は、電
源投入信号／ＰＯＲを使用したときと同様であるのでそ
の説明を省略する。
【００４４】このように、本実施の形態２における内部
クロック信号発生回路は、電源投入から所定の間、又は
半導体記憶装置における消費電流を低下させるパワーダ
ウンモードから通常動作モードに復帰した直後から所定
の間は、位相制御回路４１が、レジスタＲ0〜Ｒmに格納
されている比較結果だけを用いて、内部クロック信号in
tclkの位相状態の判定を行い、位相可変回路１２に該判
定結果に応じた位相制御信号を出力するようにした。
クロック信号発生回路は、電源投入から所定の間、又は
半導体記憶装置における消費電流を低下させるパワーダ
ウンモードから通常動作モードに復帰した直後から所定
の間は、位相制御回路４１が、レジスタＲ0〜Ｒmに格納
されている比較結果だけを用いて、内部クロック信号in
tclkの位相状態の判定を行い、位相可変回路１２に該判
定結果に応じた位相制御信号を出力するようにした。
【００４５】このことから、上記実施の形態１と同様の
効果を得ることができると共に、電源投入直後、又はパ
ワーダウンモードから通常動作モードへの復帰直後等の
ように、外部クロック信号extclkと内部クロック信号in
tclkの位相差が大きい場合に、外部クロック信号extclk
と内部クロック信号intclkとの位相比較を行った比較結
果のサンプル数を削減することにより、位相可変回路１
２による位相調整のスピードを速くすることができ、内
部クロック信号intclkの早期安定化を図ることができ
る。
効果を得ることができると共に、電源投入直後、又はパ
ワーダウンモードから通常動作モードへの復帰直後等の
ように、外部クロック信号extclkと内部クロック信号in
tclkの位相差が大きい場合に、外部クロック信号extclk
と内部クロック信号intclkとの位相比較を行った比較結
果のサンプル数を削減することにより、位相可変回路１
２による位相調整のスピードを速くすることができ、内
部クロック信号intclkの早期安定化を図ることができ
る。
【００４６】実施の形態３．上記実施の形態２では、他
の回路からの信号である電源投入信号／ＰＯＲ又は復帰
信号／ＰＷＥＸＴを使用して、内部クロック信号intclk
と外部クロック信号extclkの位相差が大きい状態を検出
するようにしたが、位相制御回路４１における差動増幅
器３３の各入力端間の電位差が大きいとき、内部クロッ
ク信号intclkと外部クロック信号extclkの位相差が大き
い状態であると判定して、比較結果のサンプル数を削減
するようにしてもよく、このようにしたものを本発明の
実施の形態３とする。
の回路からの信号である電源投入信号／ＰＯＲ又は復帰
信号／ＰＷＥＸＴを使用して、内部クロック信号intclk
と外部クロック信号extclkの位相差が大きい状態を検出
するようにしたが、位相制御回路４１における差動増幅
器３３の各入力端間の電位差が大きいとき、内部クロッ
ク信号intclkと外部クロック信号extclkの位相差が大き
い状態であると判定して、比較結果のサンプル数を削減
するようにしてもよく、このようにしたものを本発明の
実施の形態３とする。
【００４７】なお、本実施の形態３における内部クロッ
ク信号発生回路の例を示した概略のブロック図は、図２
の位相制御回路１５を位相制御回路５１にし、図２の内
部クロック信号発生回路６を内部クロック信号発生回路
５０とする以外は図２と同じであるので省略する。
ク信号発生回路の例を示した概略のブロック図は、図２
の位相制御回路１５を位相制御回路５１にし、図２の内
部クロック信号発生回路６を内部クロック信号発生回路
５０とする以外は図２と同じであるので省略する。
【００４８】外部クロック信号extclkの位相と内部クロ
ック信号intclkの位相が大きく異なっている場合は、差
動増幅器３３の各入力端間の電位差が大きくなる。この
ことから、本実施の形態３における内部クロック信号発
生回路５０の位相制御回路５１は、差動増幅器３３の各
入力端の電位差が所定値ΔＶを超えると、通常よりも少
ない比較結果のサンプル数で、内部クロック信号intclk
の位相状態の判定を行うようにした。
ック信号intclkの位相が大きく異なっている場合は、差
動増幅器３３の各入力端間の電位差が大きくなる。この
ことから、本実施の形態３における内部クロック信号発
生回路５０の位相制御回路５１は、差動増幅器３３の各
入力端の電位差が所定値ΔＶを超えると、通常よりも少
ない比較結果のサンプル数で、内部クロック信号intclk
の位相状態の判定を行うようにした。
【００４９】このように、本実施の形態３における内部
クロック信号発生回路は、実施の形態１における内部ク
ロック信号発生回路６の位相制御回路のみが異なること
から、以下、本実施の形態３における位相制御回路につ
いて説明する。図１１は、本発明の実施の形態３におけ
る内部クロック信号発生回路における位相制御回路の例
を示した回路図である。なお、図１１において、図８と
同じものは同じ符号で示しており、ここではその説明を
省略すると共に、図８との相違点のみ説明する。
クロック信号発生回路は、実施の形態１における内部ク
ロック信号発生回路６の位相制御回路のみが異なること
から、以下、本実施の形態３における位相制御回路につ
いて説明する。図１１は、本発明の実施の形態３におけ
る内部クロック信号発生回路における位相制御回路の例
を示した回路図である。なお、図１１において、図８と
同じものは同じ符号で示しており、ここではその説明を
省略すると共に、図８との相違点のみ説明する。
【００５０】図１１における図８との相違点は、図８の
抵抗３６の代わりに抵抗６１と抵抗６２の直列回路を接
続し、図８の抵抗３７の代わりに抵抗６３と抵抗６４の
直列回路を接続したことと、比較器をなす差動増幅器６
５，６６及びＮＯＲ回路６７を追加し、ＮＭＯＳトラン
ジスタＮ１m+1〜Ｎ１n，／Ｎ１m+1〜／Ｎ１nの各ゲート
をＮＯＲ回路６７の出力端に接続したことにあり、これ
らに伴って、図８の位相制御回路４１を位相制御回路５
１としたことにある。
抵抗３６の代わりに抵抗６１と抵抗６２の直列回路を接
続し、図８の抵抗３７の代わりに抵抗６３と抵抗６４の
直列回路を接続したことと、比較器をなす差動増幅器６
５，６６及びＮＯＲ回路６７を追加し、ＮＭＯＳトラン
ジスタＮ１m+1〜Ｎ１n，／Ｎ１m+1〜／Ｎ１nの各ゲート
をＮＯＲ回路６７の出力端に接続したことにあり、これ
らに伴って、図８の位相制御回路４１を位相制御回路５
１としたことにある。
【００５１】図１１において、差動増幅器３３の非反転
入力端と接地との間には、抵抗６１と抵抗６２の直列回
路が接続され、同様に、差動増幅器３３の反転入力端と
接地との間には、抵抗６３と抵抗６４の直列回路が接続
されている。抵抗６１と抵抗６２との接続部は差動増幅
器６５の反転入力端に、抵抗６３と抵抗６４との接続部
は差動増幅器６６の反転入力端にそれぞれ接続され、抵
抗６１及び抵抗６３による電圧降下がそれぞれ所定の電
圧ΔＶとなるように、抵抗６１〜６４の抵抗値が設定さ
れている。
入力端と接地との間には、抵抗６１と抵抗６２の直列回
路が接続され、同様に、差動増幅器３３の反転入力端と
接地との間には、抵抗６３と抵抗６４の直列回路が接続
されている。抵抗６１と抵抗６２との接続部は差動増幅
器６５の反転入力端に、抵抗６３と抵抗６４との接続部
は差動増幅器６６の反転入力端にそれぞれ接続され、抵
抗６１及び抵抗６３による電圧降下がそれぞれ所定の電
圧ΔＶとなるように、抵抗６１〜６４の抵抗値が設定さ
れている。
【００５２】また、差動増幅器６５の非反転入力端には
差動増幅器３３の反転入力端が、差動増幅器６６の非反
転入力端には差動増幅器３３の非反転入力端がそれぞれ
接続されている。更に、ＮＯＲ回路６７の各入力端に
は、差動増幅器６５及び６６の出力端が対応して接続さ
れ、ＮＯＲ回路６７の出力端は、ＮＭＯＳトランジスタ
Ｎ１m+1〜Ｎ１n，／Ｎ１m+1〜／Ｎ１nの各ゲートに接続
されている。
差動増幅器３３の反転入力端が、差動増幅器６６の非反
転入力端には差動増幅器３３の非反転入力端がそれぞれ
接続されている。更に、ＮＯＲ回路６７の各入力端に
は、差動増幅器６５及び６６の出力端が対応して接続さ
れ、ＮＯＲ回路６７の出力端は、ＮＭＯＳトランジスタ
Ｎ１m+1〜Ｎ１n，／Ｎ１m+1〜／Ｎ１nの各ゲートに接続
されている。
【００５３】このような構成において、位相制御回路５
１では、外部クロック信号extclkと内部クロック信号in
tclkとの位相が大きく異なっている場合、シフトレジス
タ１４に蓄積されている位相比較回路１３による比較結
果はどちらかに大きく片寄っており、差動増幅器３３の
各入力端の電位差は大きくなる。ここで、差動増幅器３
３の非反転入力端の電圧をＶ１とし、差動増幅器３３の
反転入力端の電圧をＶ２とすると、（Ｖ２−Ｖ１）＞Δ
Ｖのとき、差動増幅器６５の出力端はＨｉｇｈレベルと
なり、（Ｖ１−Ｖ２）＞ΔＶのとき、差動増幅器６６の
出力端はＨｉｇｈレベルとなる。
１では、外部クロック信号extclkと内部クロック信号in
tclkとの位相が大きく異なっている場合、シフトレジス
タ１４に蓄積されている位相比較回路１３による比較結
果はどちらかに大きく片寄っており、差動増幅器３３の
各入力端の電位差は大きくなる。ここで、差動増幅器３
３の非反転入力端の電圧をＶ１とし、差動増幅器３３の
反転入力端の電圧をＶ２とすると、（Ｖ２−Ｖ１）＞Δ
Ｖのとき、差動増幅器６５の出力端はＨｉｇｈレベルと
なり、（Ｖ１−Ｖ２）＞ΔＶのとき、差動増幅器６６の
出力端はＨｉｇｈレベルとなる。
【００５４】すなわち、差動増幅器３３の各入力端の電
圧差がΔＶを超えると、ＮＯＲ回路６７の出力端はＬｏ
ｗレベルとなり、ＮＭＯＳトランジスタＮ１m+1〜Ｎ
１n，／Ｎ１m+1〜／Ｎ１nはすべてオフする。このこと
から、シフトレジスタ１４のレジスタＲm+1〜Ｒnに格納
された比較結果が、差動増幅器３３の各入力端電位に反
映されなくなり、位相制御回路５１は、図８の位相制御
回路４１の電源投入信号／ＰＯＲがＬｏｗレベルのとき
と同様に、レジスタＲ0〜Ｒmに格納されている比較結果
だけを用いて、内部クロック信号intclkの位相状態の判
定を行い、位相可変回路１２に該判定結果に応じた位相
制御信号を出力する。
圧差がΔＶを超えると、ＮＯＲ回路６７の出力端はＬｏ
ｗレベルとなり、ＮＭＯＳトランジスタＮ１m+1〜Ｎ
１n，／Ｎ１m+1〜／Ｎ１nはすべてオフする。このこと
から、シフトレジスタ１４のレジスタＲm+1〜Ｒnに格納
された比較結果が、差動増幅器３３の各入力端電位に反
映されなくなり、位相制御回路５１は、図８の位相制御
回路４１の電源投入信号／ＰＯＲがＬｏｗレベルのとき
と同様に、レジスタＲ0〜Ｒmに格納されている比較結果
だけを用いて、内部クロック信号intclkの位相状態の判
定を行い、位相可変回路１２に該判定結果に応じた位相
制御信号を出力する。
【００５５】このように、本実施の形態３における内部
クロック信号発生回路は、位相制御回路５１内で、内部
クロック信号intclkと外部クロック信号extclkの位相差
が大きい状態を検出し、位相制御回路５１は、該状態を
検出するとレジスタＲ0〜Ｒmに格納されている比較結果
だけを用いて、内部クロック信号intclkの位相状態の判
定を行い、位相可変回路１２に該判定結果に応じた位相
制御信号を出力するようにした。このことから、上記実
施の形態２と同様の効果を得ることができると共に、内
部クロック信号intclkと外部クロック信号extclkの位相
差が大きい状態を他の回路で検出する必要がなく、突発
的な内部クロック信号intclkの不安定状態を内部で検出
することができ、内部クロック信号intclkを更に高速に
安定化させることができる。
クロック信号発生回路は、位相制御回路５１内で、内部
クロック信号intclkと外部クロック信号extclkの位相差
が大きい状態を検出し、位相制御回路５１は、該状態を
検出するとレジスタＲ0〜Ｒmに格納されている比較結果
だけを用いて、内部クロック信号intclkの位相状態の判
定を行い、位相可変回路１２に該判定結果に応じた位相
制御信号を出力するようにした。このことから、上記実
施の形態２と同様の効果を得ることができると共に、内
部クロック信号intclkと外部クロック信号extclkの位相
差が大きい状態を他の回路で検出する必要がなく、突発
的な内部クロック信号intclkの不安定状態を内部で検出
することができ、内部クロック信号intclkを更に高速に
安定化させることができる。
【００５６】なお、上記実施の形態１から実施の形態３
では、クロック信号ＣＬＫをＣＬＫ発生回路１６で内部
クロック信号intclkを基にして生成する場合を例にして
説明したが、クロック信号ＣＬＫとして、内部クロック
信号intclk又は外部クロック信号extclkを使用するよう
にしてもよい。
では、クロック信号ＣＬＫをＣＬＫ発生回路１６で内部
クロック信号intclkを基にして生成する場合を例にして
説明したが、クロック信号ＣＬＫとして、内部クロック
信号intclk又は外部クロック信号extclkを使用するよう
にしてもよい。
【００５７】
【発明の効果】請求項１に係る内部クロック信号発生回
路は、比較結果格納部に過去所定数回の位相比較部によ
る位相が進んでいる又は位相が遅れているかの２値の比
較結果を格納し、位相判定部によって、該所定数回の比
較結果の内、多い方を内部クロック信号の位相状態であ
ると判定され、該判定結果に基づいて位相可変部で、内
部クロック信号の位相調整を行うようにした。このこと
から、過去所定数回の位相比較結果を用いて内部クロッ
ク信号の位相状態を判定するようにしたことから、電源
等の揺らぎによって位相比較分解能が低下し、誤った位
相比較結果によって発生する発振を防止することができ
る。
路は、比較結果格納部に過去所定数回の位相比較部によ
る位相が進んでいる又は位相が遅れているかの２値の比
較結果を格納し、位相判定部によって、該所定数回の比
較結果の内、多い方を内部クロック信号の位相状態であ
ると判定され、該判定結果に基づいて位相可変部で、内
部クロック信号の位相調整を行うようにした。このこと
から、過去所定数回の位相比較結果を用いて内部クロッ
ク信号の位相状態を判定するようにしたことから、電源
等の揺らぎによって位相比較分解能が低下し、誤った位
相比較結果によって発生する発振を防止することができ
る。
【００５８】請求項２に係る内部クロック信号発生回路
は、請求項１において、外部クロック信号と内部クロッ
ク信号との位相差が所定値を超えると、位相状態を判定
するために使用する比較結果数を減らして内部クロック
信号の位相状態を判定するようにした。このことから、
外部クロック信号と内部クロック信号の位相差が大きい
ときに、位相調整のスピードを速くすることができ、内
部クロック信号の早期安定化を図ることができる。
は、請求項１において、外部クロック信号と内部クロッ
ク信号との位相差が所定値を超えると、位相状態を判定
するために使用する比較結果数を減らして内部クロック
信号の位相状態を判定するようにした。このことから、
外部クロック信号と内部クロック信号の位相差が大きい
ときに、位相調整のスピードを速くすることができ、内
部クロック信号の早期安定化を図ることができる。
【００５９】請求項３に係る内部クロック信号発生回路
は、請求項２において、具体的には、外部クロック信号
と内部クロック信号の位相差が大きくなると判明してい
る所定期間、位相状態を判定するために使用する比較結
果数を減らして内部クロック信号の位相状態を判定する
ようにした。このことから、外部クロック信号と内部ク
ロック信号の位相差が大きくなっているか否かを調べる
ことなく、外部クロック信号と内部クロック信号の位相
差が大きくなっている状態を検出することができる。
は、請求項２において、具体的には、外部クロック信号
と内部クロック信号の位相差が大きくなると判明してい
る所定期間、位相状態を判定するために使用する比較結
果数を減らして内部クロック信号の位相状態を判定する
ようにした。このことから、外部クロック信号と内部ク
ロック信号の位相差が大きくなっているか否かを調べる
ことなく、外部クロック信号と内部クロック信号の位相
差が大きくなっている状態を検出することができる。
【００６０】請求項４に係る内部クロック信号発生回路
は、請求項３において、具体的には、電源投入から所定
の時間、外部クロック信号と内部クロック信号の位相差
が大きくなっている期間とした。このことから、外部ク
ロック信号と内部クロック信号の位相差が大きくなって
いるか否かを調べることなく、外部クロック信号と内部
クロック信号の位相差が大きくなっている状態を容易に
検出することができる。
は、請求項３において、具体的には、電源投入から所定
の時間、外部クロック信号と内部クロック信号の位相差
が大きくなっている期間とした。このことから、外部ク
ロック信号と内部クロック信号の位相差が大きくなって
いるか否かを調べることなく、外部クロック信号と内部
クロック信号の位相差が大きくなっている状態を容易に
検出することができる。
【００６１】請求項５に係る内部クロック信号発生回路
は、請求項３において、具体的には、半導体記憶装置に
おける低消費電流動作モードから通常動作モードに復帰
してから所定の時間、外部クロック信号と内部クロック
信号の位相差が大きくなっている期間とした。このこと
から、外部クロック信号と内部クロック信号の位相差が
大きくなっているか否かを調べることなく、外部クロッ
ク信号と内部クロック信号の位相差が大きくなっている
状態を容易に検出することができる。
は、請求項３において、具体的には、半導体記憶装置に
おける低消費電流動作モードから通常動作モードに復帰
してから所定の時間、外部クロック信号と内部クロック
信号の位相差が大きくなっている期間とした。このこと
から、外部クロック信号と内部クロック信号の位相差が
大きくなっているか否かを調べることなく、外部クロッ
ク信号と内部クロック信号の位相差が大きくなっている
状態を容易に検出することができる。
【００６２】請求項６に係る内部クロック信号発生回路
は、請求項１において、具体的には、比較結果格納部に
格納された各比較結果に対して、いずれか一方の比較結
果数と他方の比較結果数との差が所定数を超えると、位
相状態を判定するために使用する比較結果数を減らして
内部クロック信号の位相状態を判定するようにした。こ
のことから、外部クロック信号と内部クロック信号の位
相差が大きくなっている期間を他の回路で検出する必要
がなく、外部クロック信号と内部クロック信号の位相差
が大きいときに、位相調整のスピードを速くすることが
でき、内部クロック信号の早期安定化を図ることができ
る。更に、突発的な内部クロック信号の不安定状態を内
部で検出することができ、内部クロック信号を更に高速
に安定化させることができる。
は、請求項１において、具体的には、比較結果格納部に
格納された各比較結果に対して、いずれか一方の比較結
果数と他方の比較結果数との差が所定数を超えると、位
相状態を判定するために使用する比較結果数を減らして
内部クロック信号の位相状態を判定するようにした。こ
のことから、外部クロック信号と内部クロック信号の位
相差が大きくなっている期間を他の回路で検出する必要
がなく、外部クロック信号と内部クロック信号の位相差
が大きいときに、位相調整のスピードを速くすることが
でき、内部クロック信号の早期安定化を図ることができ
る。更に、突発的な内部クロック信号の不安定状態を内
部で検出することができ、内部クロック信号を更に高速
に安定化させることができる。
【図１】 本発明の内部クロック信号発生回路を使用す
るクロック同期型半導体記憶装置の例を示した概略のブ
ロック図である。
るクロック同期型半導体記憶装置の例を示した概略のブ
ロック図である。
【図２】 本発明の実施の形態１における内部クロック
信号発生回路の例を示した概略のブロック図である。
信号発生回路の例を示した概略のブロック図である。
【図３】 図１における制御信号と外部クロック信号ex
tclkとの関係を示した図である。
tclkとの関係を示した図である。
【図４】 外部クロック信号extclkと内部クロック信号
intclkとの関係を示した図である。
intclkとの関係を示した図である。
【図５】 図２の位相可変回路１２の回路例を示した図
である。
である。
【図６】 図２のシフトレジスタ１４の回路例を示した
図である。
図である。
【図７】 図２の位相制御回路１５の回路例を示した図
である。
である。
【図８】 本発明の実施の形態２における内部クロック
信号発生回路における位相制御回路の例を示した回路図
である。
信号発生回路における位相制御回路の例を示した回路図
である。
【図９】 電源投入信号／ＰＯＲの例を示した図であ
る。
る。
【図１０】 復帰信号／ＰＷＥＸＴの例を示した図であ
る。
る。
【図１１】 本発明の実施の形態３における内部クロッ
ク信号発生回路における位相制御回路の例を示した回路
図である。
ク信号発生回路における位相制御回路の例を示した回路
図である。
【図１２】 従来のクロック同期型の半導体記憶装置に
おける内部クロック信号発生回路の例を示した概略のブ
ロック図である。
おける内部クロック信号発生回路の例を示した概略のブ
ロック図である。
【図１３】 図１２の位相可変回路１０１の回路例を示
した図である。
した図である。
６，４０，５０ 内部クロック信号発生回路、 １２
位相可変回路、 １３位相比較回路、 １４ シフトレ
ジスタ、 １５，４１，５１ 位相制御回路、 １６
ＣＬＫ発生回路。
位相可変回路、 １３位相比較回路、 １４ シフトレ
ジスタ、 １５，４１，５１ 位相制御回路、 １６
ＣＬＫ発生回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/081 Ｈ０３Ｌ 7/08 Ｅ Ｈ０４Ｌ 7/033 Ｊ Ｈ０４Ｌ 7/02 Ｂ Ｆターム(参考） 5B015 JJ15 KB82 NN03 5B024 AA03 BA21 CA11 5B079 BA20 BB10 BC03 CC02 CC05 CC14 DD06 DD13 DD20 5J106 AA04 CC21 CC59 DD24 GG10 HH02 HH08 KK03 KK14 KK29 5K047 AA03 AA05 AA13 GG02 GG09 GG29 MM63
Claims (6)
- 【請求項１】 半導体記憶装置における各部のクロック
信号をなす内部クロック信号を、外部から入力される外
部クロック信号から生成して出力する内部クロック信号
発生回路において、 上記外部クロック信号と生成した内部クロック信号の各
位相を所定のサイクルごとに比較し、内部クロック信号
の位相が外部クロック信号の位相に対して進んでいる
か、又は遅れているかの２値の比較結果を出力する位相
比較部と、 該位相比較部で比較された２値の比較結果を順次格納
し、所定数の比較結果を格納する比較結果格納部と、 該比較結果格納部に格納された各比較結果に対して、数
が多い方の比較結果を外部クロック信号に対する内部ク
ロック信号の位相状態として判定する位相判定部と、 上記比較結果格納部に所定数の比較結果が格納されるご
とに、該位相判定部の判定結果に応じて、生成する内部
クロック信号の位相調整を行って出力する位相可変部
と、を備えることを特徴とする内部クロック信号発生回
路。 - 【請求項２】 上記位相判定部は、外部クロック信号と
内部クロック信号との位相差が所定値を超えると、位相
状態を判定するために使用する比較結果数を減らして内
部クロック信号の位相状態を判定することを特徴とする
請求項１に記載の内部クロック信号発生回路。 - 【請求項３】 上記位相判定部は、外部クロック信号と
内部クロック信号との位相差が所定値を超える所定の期
間、位相状態を判定するために使用する比較結果数を減
らして内部クロック信号の位相状態を判定することを特
徴とする請求項２に記載の内部クロック信号発生回路。 - 【請求項４】 上記位相判定部は、電源投入から所定の
時間、位相状態を判定するために使用する比較結果数を
減らして内部クロック信号の位相状態を判定することを
特徴とする請求項３に記載の内部クロック信号発生回
路。 - 【請求項５】 上記位相判定部は、半導体記憶装置にお
ける低消費電流動作モードから通常動作モードに復帰し
てから所定の時間、位相状態を判定するために使用する
比較結果数を減らして内部クロック信号の位相状態を判
定することを特徴とする請求項３に記載の内部クロック
信号発生回路。 - 【請求項６】 上記位相判定部は、比較結果格納部に格
納された各比較結果に対して、いずれか一方の比較結果
数と他方の比較結果数との差が所定数を超えると、位相
状態を判定するために使用する比較結果数を減らして内
部クロック信号の位相状態を判定することを特徴とする
請求項１に記載の内部クロック信号発生回路。
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|---|---|---|---|
| JP2000007762A JP2001195149A (ja) | 2000-01-17 | 2000-01-17 | 内部クロック信号発生回路 |
| US09/694,252 US6456129B1 (en) | 2000-01-17 | 2000-10-24 | Internal clock signal generator |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001195149A true JP2001195149A (ja) | 2001-07-19 |
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Cited By (2)
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|---|---|---|---|---|
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| JP2011061457A (ja) * | 2009-09-09 | 2011-03-24 | Elpida Memory Inc | クロック生成回路及びこれを備える半導体装置並びにデータ処理システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061212 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20061212 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091006 |