JPH11238379A - 電源回路およびクロック信号検出回路 - Google Patents

電源回路およびクロック信号検出回路

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JPH11238379A
JPH11238379A JP10055974A JP5597498A JPH11238379A JP H11238379 A JPH11238379 A JP H11238379A JP 10055974 A JP10055974 A JP 10055974A JP 5597498 A JP5597498 A JP 5597498A JP H11238379 A JPH11238379 A JP H11238379A
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clock signal
circuit
charge
synchronization
voltage
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Hidekazu Noguchi
英和 野口
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 安定した電力を出力することが可能であると
ともに，省電力化が図られた電源回路を提供する。 【解決手段】 電源回路１は，内部電圧調整部１１，応
答時間調整部１３，電圧変換部としてのＰチャネル形ト
ランジスタＴ１，Ｐチャネル形トランジスタＴ２，Ｔ
３，Ｔ４，Ｔ５，およびクロック信号検出回路２１から
構成されている。かかる構成によれば，外部電圧ＥＶｃ
ｃは，基準電圧Ｖｒｅｆによって設定される内部電圧Ｉ
Ｖｃｃに変換され，内部電圧が変動する場合であって
も，内部電圧調整部によって変動分は補償される。ま
た，内部電圧の変動に対する内部電圧調整部の応答速度
は，応答速度時間調整部によって調整可能とされてい
る。クロック信号検出回路は，クロック信号ＣＬＫを検
出し，Ｎチャネル形トランジスタＴ１２をアクティブと
して，内部電圧調整部の応答速度を高める。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，特に半導体メモリ
に用いることが可能な電源回路およびクロック信号検出
回路に関する。
【０００２】
【従来の技術】近年，半導体メモリの微細化および大容
量化に伴いメモリ内部の電気的耐圧が低下している。そ
こで，通常，例えばクロック信号に同期して動作するＳ
ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等の半
導体メモリは，電源回路を備えており，外部から供給さ
れる電圧，例えば３．３Ｖを内部電圧２．７Ｖに降圧し
ている。
【０００３】ところで，ＳＤＲＡＭに対してアクティブ
コマンドが入力され，かつデータの書き込みコマンドま
たは読み出しコマンドなどの入力待ち状態であるいわゆ
るアクティブスタンバイモードにある場合，省電力の観
点から，従来より，ＳＤＲＡＭへのクロック信号の供給
を中断するか，もしくはクロックイネーブル信号によっ
て，入力されるクロック信号を無効として，クロック信
号によって動作する回路を停止させるようにしていた。
【０００４】また，例えば，ＳＤＲＡＭに対するデータ
書き込み／読み出し動作時には，ＳＤＲＡＭの消費電力
が増加するため，内部電圧の電圧値の変動が生じるおそ
れがある。かかる観点から，ＳＤＲＡＭに内蔵される従
来の電源回路は，この内部電圧の電圧値の変動を監視
し，変動があった場合には，この変動分を瞬間的に補償
し，接続される回路に対して常に安定した電力を供給可
能なように構成されていた。
【０００５】
【発明が解決しようとする課題】しかしながら，内部電
圧の電圧値の変動に対する電源回路の応答速度を高める
には，電源回路の出力電力を増幅するための増幅回路
等，電源回路を構成する回路における内部電流の電流値
を増加させる必要があり，これによって電源回路の消費
電力が増加し，ＳＤＲＡＭ全体の省電力化が阻害されて
いた。
【０００６】さらに，アクティブスタンバイモードにお
けるＳＤＲＡＭは，データの書き込み／読み出し動作を
行っていないにも関わらず，従来の電源回路は，データ
の書き込み／読み出し動作に備えて，内部電圧の電圧値
の変動に対する応答速度を高めるべく内部電流の電流値
を増加させていた。すなわち，ＳＤＲＡＭは，アクティ
ブスタンバイモードを繰り返す度に無駄な電力を消費し
ていた。
【０００７】本発明は，従来の電源回路が有する上記の
ような問題点に鑑みてなされたものであり，本発明の第
１の目的は，常に安定した電力を出力することが可能で
あるとともに，省電力化が図られた電源回路を提供する
ことにある。
【０００８】また，本発明の第２の目的は，クロック信
号を検出することによって，例えば，ＳＤＲＡＭ等の半
導体メモリがアクティブスタンバイモードであるか否か
を判断するための検出信号を，かかるＳＤＲＡＭに内蔵
される電源回路に対して供給することが可能なクロック
信号検出回路を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，半導体メモリに備え
られ，前記半導体メモリの外部から印加される外部電圧
を所定の電圧値の内部電圧に変換する電源回路が提供さ
れる。そして，この電源回路は，請求項１に記載のよう
に，前記外部電圧を前記内部電圧に変換する電圧変換部
と，前記内部電圧の電圧値を監視し，前記内部電圧の電
圧値の変動に対応した電圧変換制御信号を前記電圧変換
部に対して出力する内部電圧調整部と，前記内部電圧の
電圧値の変動に対する前記内部電圧調整部の電圧変換制
御信号の出力応答時間を，前記半導体メモリの複数の動
作モードに対応するモード信号に基づいて調整する応答
時間調整部とを備えたことを特徴としている。かかる構
成によれば，半導体メモリの動作モードに応じて，内部
電圧の電圧値の変動に対する内部電圧調整部の応答速度
を設定することが可能となる。すなわち，半導体メモリ
がデータの書き込み／読み出し動作など，内部電圧の電
圧値の変動が大きくなるおそれのある動作モードにある
場合，内部電圧調整部の応答速度を速めて瞬間的に内部
電圧を所定の電圧値に復帰させるようにし，その他，内
部電圧の電圧値がほとんど変動しないモードにある場
合，内部電圧調整部の応答速度を低下させることが可能
となる。
【００１０】そして，請求項２に記載のように，前記応
答時間調整部の出力応答時間を，前記内部電圧調整部の
内部電流の電流値を制御することによって調整可能なよ
うにすれば，電源回路の内部電流の電流値は，半導体メ
モリの動作モードに応じて適正化されるため，結果的に
半導体メモリの消費電力の低減が実現される。
【００１１】また，請求項３に記載のように前記内部電
圧調整部を，基準電圧の電圧値に基づいて前記内部電圧
の電圧値を監視するように構成すれば，基準電圧を調整
することによって，内部電圧の電圧値を容易に変更する
ことが可能となる。
【００１２】そして，請求項４に記載のように，前記半
導体メモリの複数の動作モードに少なくともアクティブ
スタンバイモードを含むようにすれば，このアクティブ
スタンバイモードにおける内部電圧調整部の応答速度を
低下させ，電源回路の消費電力を低減させることが可能
となる。
【００１３】以上の電源回路に対して，請求項５に記載
のように，前記半導体メモリ内部におけるクロック信号
を検出し，検出結果を前記モード信号として出力するこ
とが可能なクロック信号検出回路を備えるようにしても
よい。かかる構成によれば，クロック信号を検出するこ
とによって，半導体メモリの動作モード，特にアクティ
ブスタンバイモードであるか否かを容易に判断すること
が可能となる。
【００１４】そして，請求項６のように，前記クロック
信号検出回路を，前記クロック信号の立ち上がりエッ
ジ，および立ち下がりエッジに同期して出力ノードを充
電する充放電回路から構成し，さらに請求項７に記載の
ように前記充放電回路の出力ノードの放電時間を，前記
クロック信号の周期より長く設定すれば，簡単な回路構
成でクロック信号を確実に検出することが可能となる。
【００１５】また，請求項８に記載のように，請求項
６，７に記載のクロック信号検出回路に対して，前記ク
ロック信号の立ち上がりエッジに同期してワンショット
パルスを出力する第１のワンショットパルス発生回路と
前記クロック信号の立ち下がりエッジに同期してワンシ
ョットパルスを出力する第２のワンショットパルス発生
回路とを備えるようにすれば，前記充放電回路の動作を
安定化させることが可能となる。
【００１６】ところで，前記クロック信号検出回路を，
請求項６の他，請求項９に記載のように，前記クロック
信号の立ち下がりエッジに同期して出力ノードを充電
し，前記クロック信号の立ち上がりエッジに同期して放
電を開始する第１の充放電回路と，前記クロック信号の
立ち上がりエッジに同期して出力ノードを充電し，前記
クロック信号の立ち下がりエッジに同期して放電を開始
する第２の充放電回路と，第１の入力端子には，前記第
１の充放電回路の出力ノードが接続され，第２の入力端
子には，前記第２の充放電回路の出力ノードが接続され
た排他的論理和ゲートとから構成し，さらに，請求項１
０に記載のように前記第１の充放電回路の出力ノード，
および前記第２の充放電回路の出力ノードの放電時間
を，前記クロック信号の周期より長く設定すれば，より
少ない回路規模でクロック信号を確実に検出することが
可能となる。
【００１７】上記課題を解決するために，本発明の第２
の観点によれば，クロック信号を検出し，検出信号を出
力するクロック信号検出回路が提供される。そして，こ
のクロック信号検出回路は，請求項１１に記載のように
前記クロック信号の立ち上がりエッジ，および立ち下が
りエッジに同期して出力ノードを充電する充放電回路を
備えたことを特徴としている。かかる構成によれば，回
路規模を押さえつつ，クロック信号を検出することが可
能となる。さらに，請求項１２に記載のように，前記充
放電回路の出力ノードの放電時間を，前記クロック信号
の周期より長く設定することによって，クロック信号を
確実に検出することが可能となる。
【００１８】そして，請求項１３に記載のように，請求
項１１，１２に記載のクロック信号検出回路に対して，
前記クロック信号の立ち上がりエッジに同期してワンシ
ョットパルスを出力する第１のワンショットパルス発生
回路と，前記クロック信号の立ち下がりエッジに同期し
てワンショットパルスを出力する第２のワンショットパ
ルス発生回路とを備えるようにすれば，前記充放電回路
の動作を安定化させることが可能となる。
【００１９】また，請求項１４に記載のように，クロッ
ク信号検出回路を，前記クロック信号の立ち下がりエッ
ジに同期して出力ノードを充電し，前記クロック信号の
立ち上がりエッジに同期して放電を開始する第１の充放
電回路と，前記クロック信号の立ち上がりエッジに同期
して出力ノードを充電し，前記クロック信号の立ち下が
りエッジに同期して放電を開始する第２の充放電回路
と，第１の入力端子に前記第１の充放電回路の出力ノー
ドが接続され，第２の入力端子に前記第２の充放電回路
の出力ノードが接続された排他的論理和ゲートとから構
成するようにしてもよい。そして，請求項１５に記載の
ように前記第１の充放電回路の出力ノード，および前記
第２の充放電回路の出力ノードの放電時間を，前記クロ
ック信号の周期より長く設定すれば，より少ない回路規
模でクロック信号を確実に検出することが可能となる。
【００２０】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる電源回路およびクロック信号検出回路の
好適な実施の形態について詳細に説明する。なお，以下
の説明において，略同一の機能および構成を有する構成
要素については，同一符号を付することにより，重複説
明を省略することにする。
【００２１】本発明の実施の形態にかかる電源回路１の
構成を図１に示す。電源回路１は，内部電圧調整部１
１，応答時間調整部１３，電圧変換部としてのＰチャネ
ル形トランジスタＴ１，Ｐチャネル形トランジスタＴ
２，Ｔ３，Ｔ４，Ｔ５，およびクロック信号検出回路２
１から構成されている。そして，内部電圧調整部１１
は，Ｐチャネル形トランジスタＴ６，Ｔ７，およびＮチ
ャネル形トランジスタＴ８，Ｔ９から構成され，応答時
間調整部１３は，Ｎチャネル形トランジスタＴ１０，Ｔ
１１，Ｔ１２から構成されている。
【００２２】次に電源回路１の各構成要素の接続内容に
ついて説明する。まず，Ｐチャネル形トランジスタＴ１
のソースは，外部電圧ＥＶｃｃに接続されており，ドレ
インは，Ｐチャネル形トランジスタＴ２のソースととも
にノードＮ１に接続されている。そして，ノードＮ１か
らは内部電圧ＩＶｃｃが出力されるように構成されてい
る。また，Ｐチャネル形トランジスタＴ１のゲートは，
Ｐチャネル形トランジスタＴ６のドレインおよびＰチャ
ネル形トランジスタＴ８のソースとともにノードＮ２に
接続されている。
【００２３】Ｐチャネル形トランジスタＴ２のゲート，
ドレイン，Ｐチャネル形トランジスタＴ３のソース，お
よびＮチャネル形トランジスタＴ９のゲートは，ノード
Ｎ３に接続されている。そして，Ｐチャネル形トランジ
スタＴ３のゲート，ドレインは，グランドに接続されて
いる。
【００２４】Ｐチャネル形トランジスタＴ６，Ｔ７のソ
ースは，外部電圧ＥＶｃｃに接続されており，ゲート
は，ノードＮ４に接続されている。また，ノードＮ４に
は，Ｐチャネル形トランジスタＴ７のドレインおよびＮ
チャネル形トランジスタＴ９のドレインも接続されてい
る。また，Ｎチャネル形トランジスタＴ８，Ｔ９のソー
スとＮチャネル形トランジスタＴ１０，Ｔ１１のドレイ
ンは，すべてノードＮ５に接続されている。
【００２５】Ｎチャネル形トランジスタＴ１０のソース
は，Ｎチャネル形トランジスタＴ１２のドレインに接続
されている。また，Ｎチャネル形トランジスタＴ１１，
Ｔ１２のソースは，ともにグランドに接続されている。
【００２６】そして，Ｎチャネル形トランジスタＴ１１
のゲートには，常時，第１制御信号Ｓｃｎｔ１が入力さ
れるように構成されている。一方，Ｎチャネル形トラン
ジスタＴ１０のゲートには，第２制御信号Ｓｃｎｔ２が
所定のタイミングで入力されるように構成されている。
なお，第１制御信号Ｓｃｎｔ１は，Ｎチャネル形トラン
ジスタＴ１１のスレショルド電圧に調整されている。
【００２７】Ｎチャネル形トランジスタＴ８のゲートに
は，ノードＮ６が接続されており，さらに，このノード
Ｎ６には，Ｐチャネル形トランジスタＴ４のドレインと
ゲート，およびＰチャネル形トランジスタＴ５のソース
も接続されている。そして，Ｐチャネル形トランジスタ
Ｔ５のゲートとドレインは，ともにグランドに接続され
ている。また，Ｐチャネル形トランジスタＴ４のソース
には，基準電圧Ｖｒｅｆが入力されている。なお，この
基準電圧Ｖｒｅｆは，内部電圧ＩＶｃｃの電圧値を設定
するものである。
【００２８】Ｎチャネル形トランジスタＴ１２のゲート
には，本発明の実施の形態にかかるクロック信号検出回
路２１が接続され，第３制御信号Ｓｃｎｔ３が入力され
るように構成されている。また，クロック信号検出回路
２１には，クロック信号ＣＬＫが入力されるように構成
されている。
【００２９】次に，クロック信号検出回路２１の構成に
ついて，図２を参照しながら説明する。このクロック信
号検出回路２１は，第１のワンショットパルス発生回路
３１，第２のワンショットパルス発生回路４１，充放電
回路５１，ＮＯＲゲート６１，２つのインバータゲート
６２，６３から構成されている。
【００３０】そして，第１のワンショットパルス発生回
路３１は，３つのインバータゲート３３，３４，３５，
およびＡＮＤゲート３６を備え，第２のワンショットパ
ルス発生回路４１は，４つのインバータゲート４２，４
３，４４，４５，およびＡＮＤゲート４６を備えてい
る。
【００３１】また，充放電回路５１は，Ｐチャネル形ト
ランジスタＴ５２，Ｎチャネル形トランジスタＴ５３，
抵抗素子５４，および容量素子５５を備えている。
【００３２】このクロック信号検出回路２１は，外部か
らのクロック信号ＣＬＫがインバータゲート３３の入力
端子，ＡＮＤゲート３６の一方の入力端子，およびイン
バータゲート４２の入力端子に入力されるように構成さ
れている。また，インバータゲート３３の出力端子は，
インバータゲート３４の入力端子に接続され，さらにイ
ンバータゲート３４の出力端子は，インバータゲート３
５の入力端子に接続されている。そして，インバータゲ
ート３５の出力端子は，ＡＮＤゲート３６の他方の入力
端子に接続されている。一方，インバータゲート４２の
出力端子は，インバータゲート４３の入力端子およびＡ
ＮＤゲート４６の一方の入力端子に接続されている。そ
して，インバータゲート４３の出力端子は，インバータ
ゲート４４の入力端子に接続され，さらにインバータゲ
ート４４の出力端子は，インバータゲート４５の入力端
子に接続されている。そして，インバータゲート４５の
出力端子は，ＡＮＤゲート４６の他方の入力端子に接続
されている。
【００３３】また，ＡＮＤゲート３６の出力端子は，ノ
ードＮ３１を介してＮＯＲゲート６１の一方の入力端子
に接続されており，ＡＮＤゲート４６の出力端子は，ノ
ードＮ４１を介してＮＯＲゲート６１の他方の入力端子
に接続されている。
【００３４】ＮＯＲゲート６１の出力端子は，ノードＮ
５１を介してＰチャネル形トランジスタＴ５２およびＮ
チャネル形トランジスタＴ５３のゲートに接続されてい
る。Ｐチャネル形トランジスタＴ５２のソースは，電源
Ｖｃｃに接続されており，ドレインはノードＮ５２に接
続されている。また，Ｎチャネル形トランジスタＴ５３
のソースは，グランドに接続されており，ドレインは，
抵抗素子５４の一端に接続されている。そして，この抵
抗素子５４の他端は，ノードＮ５２に接続されている。
また，ノードＮ５２には，容量素子５５の一端とインバ
ータゲート６２の入力端子が接続されている。そして，
容量素子５５の他端は，グランドに接続されている。
【００３５】インバータゲート６２の出力端子は，イン
バータゲート６３の入力端子に接続されており，このイ
ンバータゲート６３の出力端子からは，応答時間調整部
１３に備えられたＮチャネル形トランジスタＴ１２を制
御するための第３制御信号Ｓｃｎｔ３が出力されるよう
に構成されている。
【００３６】以上の構成を有する本発明の実施の形態に
かかる電源回路１およびクロック信号検出回路２１の動
作について説明する。外部電圧ＥＶｃｃは，電源回路１
が内蔵されている例えばＳＤＲＡＭ等の半導体メモリの
外部から供給されており，通常，その値は３．３Ｖ〜
５．０Ｖである。これに対して，電源回路１は，出力す
る内部電圧ＩＶｃｃの値を基準電圧Ｖｒｅｆに一致する
ように設定されており，例えば，基準電圧Ｖｒｅｆを
２．７Ｖとすれば，内部電圧ＩＶｃｃは，約２．７Ｖと
される。
【００３７】まず，電源回路１が内蔵されるＳＤＲＡＭ
等の半導体メモリに対してＲＡＳ（Ｒｏｗ Ａｄｄｒｅ
ｓｓ Ｓｔｒｏｂｅ）信号およびＣＡＳ（Ｃｏｌｕｍｎ
Ａｄｄｒｅｓｓ Ｓｔｏｒｏｂｅ）信号が入力されて
おらず，かかる半導体メモリが，メモリセルに格納され
ているデータを保持している状態である場合，電源回路
１は，かかるＳＤＲＡＭのメモリセルに格納されている
データの保持のために必要な電力を出力すればよく，ま
た，この場合，内部電圧の変動は，ほとんど発生しな
い。このため第２制御信号Ｓｃｎｔ２をロウレベルとす
ることによって，応答時間調整部１３におけるＮチャネ
ル形トランジスタＴ１０をオフ状態として，内部電圧調
整部１１における内部電流のほとんどをＮチャネル形ト
ランジスタＴ１１を経由させるようにする。ところで，
上述の通り第１制御信号Ｓｃｎｔ１は，Ｎチャネル形ト
ランジスタＴ１１のスレショルド電圧に調整されている
ために，電源回路１の内部電流は，Ｎチャネル形トラン
ジスタＴ１１によって制限され，結果的に電源回路１を
備える半導体メモリ消費電力は低減されることとなる。
【００３８】次に，ＳＤＲＡＭがデータの書き込み動作
やデータの読み出し動作などの各種動作を行う場合，か
かるＳＤＲＡＭは所定の電力を必要とする。このため電
源回路１は，Ｎチャネル形トランジスタＴ１０，Ｔ１２
をオンすることによって内部電圧調整部１１の内部電流
を増加させ，ＳＤＲＡＭの動作に必要な内部電圧ＩＶｃ
ｃを安定的に出力しなければならない。したがって，Ｎ
チャンネル形トランジスタＴ１０をオンさせるために，
電源回路１に対して，ハイレベルの第２制御信号Ｓｃｎ
ｔ２が入力される。さらに，ＳＤＲＡＭはクロック信号
ＣＬＫに同期して動作するために，ＳＤＲＡＭに対して
クロック信号ＣＬＫが入力され，クロック信号検出回路
２１は，クロック信号ＣＬＫを検出する。
【００３９】クロック信号ＣＬＫがクロック信号検出回
路２１に入力されると，図３のタイミングチャートに示
すように，第１のワンショットパルス発生回路３１は，
ノードＮ３１に対してクロック信号ＣＬＫの立ち上がり
エッジに同期したパルス信号を出力する。また，第２の
ワンショットパルス発生回路４１は，ノードＮ４１に対
してクロック信号ＣＬＫの立ち下がりエッジに同期した
パルス信号を出力する。そして，ＮＯＲゲート６１は，
ノードＮ３１およびノードＮ４１のパルス信号に同期し
たロウアクティブのパルス信号をノードＮ５１に対して
出力する。さらに，充放電回路５１は，ノードＮ５１の
パルス信号に同期した急峻な立ち上がりエッジを有する
のこぎり波パルスをノードＮ５２に出力する。ところ
で，充放電回路５１が出力するのこぎり波パルスの立ち
下がり時間Ｔｄは，抵抗素子５４および容量素子５５に
よって設定することができ，その値をクロック信号ＣＬ
Ｋの周期に対して十分に長い，例えば１００ｎｓとする
ことによってクロック信号ＣＬＫがＳＤＲＡＭに入力さ
れている間，ノードＮ５２の電圧は，インバータゲート
６２，６３をアクティブ状態とするに十分な値に維持さ
れることとなる。
【００４０】以上のように，クロック信号検出回路２１
は，クロック信号ＣＬＫを検出すると，ハイレベルの第
３制御信号Ｓｃｎｔ３をＮチャネル形トランジスタＴ１
２に対して出力することとなる。したがって，ＳＤＲＡ
Ｍがデータの書き込み動作やデータの読み出し動作など
の各種動作を行う場合，Ｎチャネル形トランジスタＴ１
２は，上述のＮチャネル形トランジスタＴ１０とともに
オン状態とされ，電源回路１の内部電圧調整部１１にお
ける内部電流の電流値は増大する。
【００４１】ここで，ＳＤＲＡＭが動作を開始し，電源
回路１に接続され，内部電圧ＩＶｃｃが供給される回路
が急激に電力を消費した場合の電源回路１の動作につい
て説明する。内部電圧ＩＶｃｃは，外部電圧ＥＶｃｃを
Ｐチャネル形トランジスタＴ１によって降圧することに
よって生成されるが，ノードＮ１からこの電源回路１に
接続されている回路に対する電流が瞬間的に増大した場
合，ノードＮ１における電圧は，所定の内部電圧ＩＶｃ
ｃに対して低下しようとする。このようなノードＮ１に
おける電圧低下は，Ｐチャネル形トランジスタＴ２とＰ
チャネル形トランジスタＴ３との接続点であるノードＮ
３に反映される。なお，本実施の形態において，ノード
Ｎ３における電圧は，例えばノードＮ１の電圧の約半分
となるように設定されているものとする。
【００４２】ところで，内部電圧調整部１１は，いわゆ
るカレント・ミラー回路の構成とされており，ノードＮ
３における電圧と，ノードＮ６における電圧すなわち基
準電圧Ｖｒｅｆの１／２の電圧を比較し，その結果から
ノードＮ２の電圧が調整されるような機能を有してい
る。上述のように，ノードＮ３の電圧が低下しようとし
ている場合，ノードＮ２の電圧は，それに応じて低下傾
向となり，Ｐチャネル形トランジスタＴ１は，より強い
オン状態となる。したがって，ノードＮ１の電圧低下は
補償され，ノードＮ１から出力される内部電圧ＩＶｃｃ
は，常に安定した電圧値を維持することとなる。また，
内部電圧ＩＶｃｃが所定の電圧値に復帰するために要す
る時間は，内部電圧調整部１１の内部電流の電流値に依
存する。したがって，上述のようにＳＤＲＡＭのデータ
書き込み／読み出し動作時のような，急激な電力消費が
見込まれるときには，Ｎチャネル形トランジスタＴ１
０，Ｔ１２をオンさせることによって内部電圧調整部１
１の内部電流の電流値を増加させ，内部電圧ＩＶｃｃの
電圧値が常に一定となるように，内部電圧ＩＶｃｃが低
下した後の所定値への復帰時間が短縮化されている。
【００４３】ところで，通常，ＳＤＲＡＭにおいて，例
えばデータの書き込み動作が所定のインターバルをおい
て繰り返されている場合，かかるインターバル期間は，
ＳＤＲＡＭに対してクロック信号ＣＬＫを入力しないよ
うにするか，もしくは入力されたクロック信号ＣＬＫを
ＳＤＲＡＭ内部においてクロックイネーブル信号（図示
せず。）によって無効化するようにしている。これは，
インターバル期間中ＳＤＲＡＭは動作しておらず，クロ
ック信号ＣＬＫが不要となるためであり，クロック信号
ＣＬＫの無効化によりＳＤＲＡＭの消費電力も低減され
ている。
【００４４】クロック信号ＣＬＫがＳＤＲＡＭ内部にお
いて無効化されると，本実施の形態にかかるクロック信
号検出回路２１は，クロック信号ＣＬＫを検出しなくな
る。したがって，図３のタイミングチャートに示したと
おり，第３制御信号Ｓｃｎｔ３はロウレベルとなり，応
答時間調整部１３におけるＮチャネル形トランジスタＴ
１２はオフ状態となる。ＳＤＲＡＭがデータの書き込み
動作等の各種動作のためのコマンド待ち状態，いわゆる
アクティブスタンバイ状態にある場合，第２制御信号Ｓ
ｃｎｔ２によってＮチャネル形トランジスタＴ１０は，
オン状態にあるが，Ｎチャネル形トランジスタＴ１２
は，オフ状態であるために，本実施の形態にかかる電源
回路１の内部電圧調整部１１の内部電流は，Ｎチャネル
形トランジスタＴ１１側を経由することとなる。すなわ
ち，クロック信号検出回路２１によって，電源回路１
は，ＳＤＲＡＭがアクティブスタンバイ状態であること
を判断し，内部電圧調整部１１の内部電流を低下させて
おり，これによって，電源回路１の消費電力は，効果的
に低減されることとなる。なお，ＳＤＲＡＭに対して例
えばデータの書き込み動作のためのコマンドが入力され
た場合，実際にデータの書き込み動作が行われる前に
は，ＳＤＲＡＭ内部においてクロック信号ＣＬＫはアク
ティブとなるために，ＳＤＲＡＭのデータ書き込み動作
開始の時点では，電源回路１の内部電圧調整部１１の内
部電流の電流値は増加しており，内部電圧調整部１１の
応答速度は，内部電圧ＩＶｃｃの変動が大きい場合でも
十分に追従可能なように調整される。
【００４５】ところで，クロック信号検出回路２１の代
わりに，図４に示すクロック信号検出回路７１を用いる
ことができる。以下，クロック信号検出回路７１を説明
する。
【００４６】このクロック検出部７１は，第１の充放電
回路８１，第２の充放電回路９１，２つのインバータゲ
ート１０１，１０３，およびＥｘ（Ｅｘｃｌｕｓｉｖ
ｅ）・ＮＯＲゲート１０５から構成されている。また，
第１の充放電回路８１は，Ｐチャネル形トランジスタＴ
８２，Ｎチャネル形トランジスタＴ８３，抵抗素子８
４，および容量素子８５を備えており，第２の充放電回
路９１は，Ｐチャネル形トランジスタＴ９２，Ｎチャネ
ル形トランジスタＴ９３，インバータゲート９３，抵抗
素子９４，および容量素子９５を備えている。
【００４７】このクロック信号検出回路７１の外部から
のクロック信号ＣＬＫは，第１の充放電回路８１のノー
ドＮ８１，および第２の充放電回路９１のインバータゲ
ート９３の入力端子に入力されるように構成されてい
る。
【００４８】そして，第１の充放電回路８１のノードＮ
８１には，Ｐチャネル形トランジスタＴ８２のゲート，
およびＮチャネル形トランジスタＴ８３のゲートが接続
されている。Ｐチャネル形トランジスタＴ８２のソース
は，電源Ｖｃｃに接続されており，ドレインはノードＮ
８２に接続されている。また，Ｎチャネル形トランジス
タＴ８３のソースは，グランドに接続されており，ドレ
インは，抵抗素子８４の一端に接続されている。そし
て，この抵抗素子８４の他端は，ノードＮ８２に接続さ
れている。また，ノードＮ８２には，容量素子８５の一
端とインバータゲート１０１の入力端子が接続されてい
る。そして，容量素子８５の他端は，グランドに接続さ
れている。
【００４９】一方，充放電回路９１のインバータゲート
９３の出力端子には，Ｐチャネル形トランジスタＴ９２
のゲート，およびＮチャネル形トランジスタＴ９３のゲ
ートが接続されている。Ｐチャネル形トランジスタＴ９
２のソースは，電源Ｖｃｃに接続されており，ドレイン
はノードＮ９２に接続されている。また，Ｎチャネル形
トランジスタＴ９３のソースは，グランドに接続されて
おり，ドレインは，抵抗素子９４の一端に接続されてい
る。そして，この抵抗素子９４の他端は，ノードＮ９２
に接続されている。また，ノードＮ９２には，容量素子
９５の一端とインバータゲート１０３の入力端子が接続
されている。そして，容量素子９５の他端は，グランド
に接続されている。
【００５０】さらに，インバータゲート１０１の出力端
子は，Ｅｘ・ＮＯＲゲート１０５の一方の入力端子に接
続され，インバータゲート１０３の出力端子は，Ｅｘ・
ＮＯＲゲート１０５の他方の入力端子に接続されてお
り，このＥｘ・ＮＯＲゲート１０５の出力端子からは，
応答時間調整部１１に備えられたＮチャネル形トランジ
スタＴ１２を制御するための第３制御信号Ｓｃｎｔ３が
出力されるように構成されている。
【００５１】クロック信号ＣＬＫがクロック信号検出回
路７１に入力されると，図５のタイミングチャートに示
すように，第１の充放電回路８１は，ノードＮ８２に対
してクロック信号ＣＬＫの立ち下がりエッジに同期して
急峻に立ち上がり，クロック信号ＣＬＫの立ち上がりエ
ッジに同期してなだらかに立ち下がる信号を出力する。
一方，第２の充放電回路９１は，ノードＮ９２に対し
て，充放電回路８１とは逆にクロック信号ＣＬＫの立ち
上がりエッジに同期して急峻に立ち上がり，クロック信
号ＣＬＫの立ち下がりエッジに同期してなだらかに立ち
下がる信号を出力する。
【００５２】そして，ノードＮ８２からの信号は，イン
バータゲート１０１を介してＥｘ・ＮＯＲゲート１０５
の一方の入力端子に入力され，ノードＮ９２からの信号
は，インバータゲート１０３を介してＥｘ・ＮＯＲゲー
ト１０５の他方の入力端子に入力される。ところで，第
１，２の充放電回路８１，９１が出力する信号の立ち下
がり時間Ｔｄは，それぞれ，抵抗素子８４，容量素子８
５，および抵抗素子９４，容量素子９５によって設定す
ることができ，その値をクロック信号ＣＬＫの周期に対
して十分に長い，例えば１００ｎｓとすることによって
クロック信号ＣＬＫがＳＤＲＡＭに入力されている間，
第３制御信号Ｓｃｎｔ３は，アクティブ状態に維持され
ることとなる。そして，図３，図５から明らかなよう
に，応答時間調整部１３に備えられたＮチャネル形トラ
ンジスタＴ１２は，上述のクロック信号検出回路２１か
ら出力される第３制御信号Ｓｃｎｔ３と略同一のタイミ
ングで，クロック信号検出回路７１から出力される第３
制御信号Ｓｃｎｔ３によって制御される。
【００５３】以上のように，クロック信号検出回路２１
に変えて，クロック信号検出回路７１を用いることによ
って，クロック信号検出回路２１を用いた場合と同様の
効果を得ることが可能となるとともに，クロック信号掲
出回路２１に対して，クロック信号検出回路７１は，よ
り少ない素子によって構成されており，一層の省電力化
が実現される。
【００５４】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【００５５】例えば，上記の実施の形態においては，応
答時間調整部１３にＮチャネル形トランジスタＴ１０と
Ｎチャネル形トランジスタＴ１２を直列に配置した場合
について説明したが，本発明はこれに限らず，例えば，
クロック信号検出回路２１，７１によって，Ｎチャネル
トランジスタＴ１０を直接制御するようにして，Ｎチャ
ネル形トランジスタＴ１２を省略することも可能であ
る。
【００５６】
【発明の効果】以上説明したように，請求項１〜１０の
電源回路によれば，半導体メモリの動作モードに応じ
て，内部電圧の電圧値の変動に対する内部電圧調整部の
応答速度を設定することが可能となり，内部電圧の安定
化が達成される。また，電源回路の内部電流の電流値
は，半導体メモリの動作モードに応じて適正化されるた
め，電源回路を備える半導体メモリの消費電力の低減が
実現される。
【００５７】そして，請求項１１〜１５のクロック信号
検出回路によれば，単純な回路構成で，クロック信号を
確実に検出することが可能となる。かかるクロック信号
を例えばＳＤＲＡＭに用いれば，ＳＤＲＡＭの動作モー
ド，特にアクティブスタンバイモードを容易に検出する
ことが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる電源回路の構成を
示す回路図である。
【図２】本発明の実施の形態にかかるクロック信号検出
回路の構成を示す回路図である。
【図３】図２に示したクロック信号検出回路の動作を示
すタイミングチャート図である。
【図４】本発明の実施の形態にかかる他のクロック信号
検出回路の構成を示す回路図である。
【図５】図４に示したクロック信号検出回路の動作を示
すタイミングチャート図である。
【符号の説明】
１ 電源回路 １１ 内部電圧調整部 １３ 応答時間調整部 ２１ クロック信号検出回路 ３１ 第１のワンショットパルス発生回路 ４１ 第２のワンショットパルス発生回路 ５１ 充放電回路 ７１ クロック信号検出回路 ８１ 第１の充放電回路 ９１ 第２の充放電回路 ＣＬＫ クロック信号 ＥＶｃｃ 外部電圧 ＩＶｃｃ 内部電圧 Ｓｃｎｔ１ 第１制御信号 Ｓｃｎｔ２ 第２制御信号 Ｓｃｎｔ３ 第３制御信号 Ｖｒｅｆ 基準電圧

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリに備えられ，前記半導体メ
    モリの外部から印加される外部電圧を所定の電圧値の内
    部電圧に変換する電源回路であって：前記外部電圧を前
    記内部電圧に変換する電圧変換部と；前記内部電圧の電
    圧値を監視し，前記内部電圧の電圧値の変動に対応した
    電圧変換制御信号を前記電圧変換部に対して出力する内
    部電圧調整部と；前記内部電圧の電圧値の変動に対する
    前記内部電圧調整部の電圧変換制御信号の出力応答時間
    を，前記半導体メモリの複数の動作モードに対応するモ
    ード信号に基づいて調整する応答時間調整部と；を備え
    たことを特徴とする電源回路。
  2. 【請求項２】 前記応答時間調整部は，前記内部電圧調
    整部の内部電流の電流値を制御することによって，前記
    出力応答時間を調整することを特徴とする請求項１に記
    載の電源回路。
  3. 【請求項３】 前記内部電圧調整部は，基準電圧の電圧
    値に基づいて前記内部電圧の電圧値を監視することを特
    徴とする請求項１または２に記載の電源回路。
  4. 【請求項４】 前記半導体メモリの複数の動作モード
    は，少なくともアクティブスタンバイモードを含むこと
    を特徴とする請求項１，２，または３のいずれかに記載
    の電源回路。
  5. 【請求項５】 さらに，前記半導体メモリ内部における
    クロック信号を検出し，検出結果を前記モード信号とし
    て出力することが可能なクロック信号検出回路を備えた
    ことを特徴とする請求項１，２，３，または４のいずれ
    かに記載の電源回路。
  6. 【請求項６】 前記クロック信号検出回路は，前記クロ
    ック信号の立ち上がりエッジ，および立ち下がりエッジ
    に同期して出力ノードを充電する充放電回路を備えたこ
    とを特徴とする請求項５に記載の電源回路。
  7. 【請求項７】 前記充放電回路の出力ノードの放電時間
    は，前記クロック信号の周期より長く設定されているこ
    とを特徴とする請求項６に記載の電源回路。
  8. 【請求項８】 さらに，前記クロック信号検出回路は：
    前記クロック信号の立ち上がりエッジに同期してワンシ
    ョットパルスを出力する第１のワンショットパルス発生
    回路と；前記クロック信号の立ち下がりエッジに同期し
    てワンショットパルスを出力する第２のワンショットパ
    ルス発生回路と；を備えたことを特徴とする請求項６ま
    たは７に記載の電源回路。
  9. 【請求項９】 前記クロック信号検出回路は：前記クロ
    ック信号の立ち下がりエッジに同期して出力ノードを充
    電し，前記クロック信号の立ち上がりエッジに同期して
    放電を開始する第１の充放電回路と；前記クロック信号
    の立ち上がりエッジに同期して出力ノードを充電し，前
    記クロック信号の立ち下がりエッジに同期して放電を開
    始する第２の充放電回路と；第１の入力端子には，前記
    第１の充放電回路の出力ノードが接続され，第２の入力
    端子には，前記第２の充放電回路の出力ノードが接続さ
    れた排他的論理和ゲートと；を備えたことを特徴とする
    請求項５に記載の電源回路。
  10. 【請求項１０】 前記第１の充放電回路の出力ノード，
    および前記第２の充放電回路の出力ノードの放電時間
    は，前記クロック信号の周期より長く設定されているこ
    とを特徴とする請求項９に記載の電源回路。
  11. 【請求項１１】 クロック信号を検出し，検出信号を出
    力するクロック信号検出回路であって：前記クロック信
    号の立ち上がりエッジ，および立ち下がりエッジに同期
    して出力ノードを充電する充放電回路を備えたことを特
    徴とするクロック信号検出回路。
  12. 【請求項１２】 前記充放電回路の出力ノードの放電時
    間は，前記クロック信号の周期より長く設定されている
    ことを特徴とする請求項１１に記載のクロック信号検出
    回路。
  13. 【請求項１３】 さらに，前記クロック信号の立ち上が
    りエッジに同期してワンショットパルスを出力する第１
    のワンショットパルス発生回路と，前記クロック信号の
    立ち下がりエッジに同期してワンショットパルスを出力
    する第２のワンショットパルス発生回路とを備えたこと
    を特徴とする請求項１１または１２に記載のクロック信
    号検出回路。
  14. 【請求項１４】 クロック信号を検出し，検出信号を出
    力するクロック信号検出回路であって：前記クロック信
    号の立ち下がりエッジに同期して出力ノードを充電し，
    前記クロック信号の立ち上がりエッジに同期して放電を
    開始する第１の充放電回路と；前記クロック信号の立ち
    上がりエッジに同期して出力ノードを充電し，前記クロ
    ック信号の立ち下がりエッジに同期して放電を開始する
    第２の充放電回路と；第１の入力端子に前記第１の充放
    電回路の出力ノードが接続され，第２の入力端子に前記
    第２の充放電回路の出力ノードが接続された排他的論理
    和ゲートと；を備えたことを特徴とするクロック信号検
    出回路。
  15. 【請求項１５】 前記第１の充放電回路の出力ノード，
    および前記第２の充放電回路の出力ノードの放電時間
    は，前記クロック信号の周期より長く設定されているこ
    とを特徴とする請求項１４に記載のクロック信号検出回
    路。
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