KR20090112412A - 반도체 소자의 내부전압 생성회로 - Google Patents

반도체 소자의 내부전압 생성회로 Download PDF

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Abstract

본 발명은 외부클록의 주파수가 변동하는 것과 상관없이 항상 안정적인 전위레벨을 유지하는 반도체 소자의 내부전압을 생성하기 위한 회로에 관한 것으로서, 예정된 타겟레벨을 기준으로 내부전압단의 전위레벨을 검출하고, 검출결과에 따라 변동하는 활성화구간을 갖는 제1구동제어펄스를 생성하기 위한 제1구동제어펄스 생성부와, 상기 제1구동제어펄스에 응답하여 상기 내부전압단을 풀 업 구동하기 위한 제1구동부와, 외부클록의 주파수에 대응하는 주기마다 예정된 활성화구간을 갖는 제2구동제어펄스를 생성하기 위한 제2구동제어펄스 생성부, 및 상기 제2구동제어펄스에 응답하여 상기 내부전압단을 풀 업 구동하기 위한 제2구동부를 구비하는 반도체 소자의 내부전압 생성회로를 제공한다.
내부전압단, 주파수 변동, 구동력

Description

반도체 소자의 내부전압 생성회로{INTERNAL VOLTAGE GENERATOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 소자의 내부전압 생성회로에 관한 것이며, 더 자세히는, 외부클록의 주파수가 변동하는 것과 상관없이 항상 안정적인 전위레벨을 유지하는 반도체 소자의 내부전압을 생성하기 위한 회로에 관한 것이다.
DRAM을 비롯한 대부분의 반도체 소자는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전압레벨을 갖는 다수의 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 다수의 내부전압을 자체적으로 공급하고 있다.
이러한, 다수의 내부전압을 생성하는 과정에는 일반적으로, 기준(Reference)전압레벨을 갖는 기준전압을 생성하는 과정과, 발생된 기준전압을 사용하여 차지 펌핑(charge pumping) 또는 다운 컨버팅(down converting)등의 방식을 통해 내부전 압을 생성하는 과정이 포함된다.
여기서, 차지 펌핑(charge pumping) 방식을 사용하여 생성하는 대표적인 내부전압으로는 승압전압(VPP)과 백 바이어스 전압(VBB)이 있고, 다운 컨버팅(down converting) 방식을 사용하여 생성하는 대표적인 내부전압으로는 코어전압(VCORE)이 있다.
간단히 설명하면, 승압전압(VPP)은 외부전원전압(VDD)보다 높은 전압레벨을 갖는 전압으로써, 셀을 액세스할 때 셀 트랜지스터의 게이트와 접속되어 있는 워드라인(word line)에 공급하여 셀 트랜지스터의 문턱전압(Threshold voltage : Vth)에 의해 발생하는 셀 데이터의 손실을 방지하기 위해 생성한다.
그리고, 백 바이어스 전압(VBB)은 외부접지전압(VSS)보다 낮은 전압레벨을 갖는 전압으로써, 셀 트랜지스터에 대한 바디 이펙트(body effect) 효과에 의해 셀 트랜지스터의 문턱전압(Vth)이 변화하는 것을 감소시켜 셀 트랜지스터 동작의 안전성을 높이고, 셀 트랜지스터에서 발생하는 채널 누설 전류(channel leakage current)를 감소시키기 위해 생성한다.
또한, 코어전압(VCORE)은 외부전원전압(VDD)보다 낮은 전압레벨을 갖고 접지전압(VSS)보다 높은 전압레벨을 갖는 전압으로써, 셀에 저장된 데이터의 전압레벨을 유지하는데 필요한 전력의 크기를 줄이고 셀 트랜지스터의 안정적인 동작을 위해 생성한다.
전술한 내부전압(VPP, VBB, VCORE)을 생성하는 내부전압 생성기는 반도체 소자의 동작 전압 영역 및 동작 범위 온도 내에서 일정 편차의 값을 갖고 동작하도록 설계된다.
도 1은 종래기술에 따라 반도체 소자의 내부전압을 생성하는 과정을 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따라 반도체 소자의 내부전압(VINT)을 생성하는 과정은, 반도체 소자의 PVT(process, voltage, temperature)변동에 상관없이 항상 예정된 타겟 레벨을 유지하는 기준전압(VREF_INT)을 생성하기 위한 밴드 갭 기준전압 발생부(140), 및 기준전압(VREF_INT)의 전위레벨을 기준으로 내부전압(VINT)단의 레벨을 검출하여 내부전압 검출신호(VINT_DET)를 생성하기 위한 내부전압 검출부(100), 및 내부전압 검출신호(VINT_DET)에 응답하여 내부전압(VINT)단을 풀 업 구동하기 위한 내부전압 구동부(120)를 포함한다.
이때, 전술한 바와 같은 과정을 통해 생성된 내부전압(VINT)은 반도체 소자의 내부회로(160)로 입력되어 예정된 내부동작을 수행하는데 사용된다.
구체적으로, 내부전압 검출부(100)는, PVT(process, voltage, temperature)변동에 상관없이 항상 예정된 타겟 레벨에 대응하는 기준전압(VREF_INT)의 전위레벨보다 내부전압(VINT)단의 전위레벨이 낮아지는 시점에서 내부전압 검출신호(VINT_DET)를 활성화시키고, 기준전압(VREF_INT)의 전위레벨보다 내부전압(VINT)단의 전위레벨이 높아지는 시점에서 내부전압 검출신호(VINT_DET)를 비활성화시킨다.
그리고, 내부전압 구동부(120)는, 내부전압 검출신호(VIN_DET)가 활성화상태 를 유지할 때 예정된 구동력으로 내부전압(VINT)단을 풀 업 구동한다.
정리하면, 내부전압 검출부(100) 및 내부전압 구동부(120)의 동작목표는, 내부회로(160)의 동작으로 인해 내부전압(VINT)단의 전위레벨이 낮아지게 되는 현상이 발생하는 경우 이를 감지하여 내부전압(VINT)단의 전위레벨이 항상 예정된 타겟 레벨에 대응하는 기준전압(VREF_INT)의 전위레벨과 같아질 수 있도록 해주는 것이다.
이때, 내부전압(VINT)단의 입장에서 내부회로(160)는 그 값이 어떻게 변동할지 모르는 전류 부하(current load)로서 반도체 소자의 동작모드에 따른 내부 동작의 변화로 인해 내부전압(VINT)의 전위레벨을 변동시킬 수 있는 구성요소이다.
예를 들면, 데이터 입/출력 동작이 발생하는 리드/라이트 동작에서는 내부회로(160)에서 내부전압(VINT)을 많이 사용하여 내부전압(VINT)단의 전위레벨을 상대적으로 크게 감소시키지만, 데이터 입/출력 동작이 발생하지 않는 파워다운 동작에서는 내부회로(160)가 내부전압(VINT)을 거의 사용하지 않으므로 내부전압(VINT)단의 전위레벨을 상대적으로 작게 감소시킬 수 있다.
따라서, 내부전압 검출부(100) 및 내부전압 구동부(120) 그리고 내부회로(160)의 동작에 따라 내부전압(VINT)단의 전위레벨은 예정된 타겟 레벨에 대응하는 기준전압(VREF_INT)의 전위레벨을 기준으로 상승했다 하강했다 하는 상태가 반복되게 된다.
이렇게, 기준전압(VREF_INT)의 전위레벨을 중심으로 내부전압(VINT)단의 전위레벨이 변동하는 폭이 예정된 레벨 폭 이하에서 발생하는 경우에는 반도체 소자 의 동작에 그리 큰 영향을 미치지 않을 수 있다.
하지만, 기준전압(VREF_INT)의 전위레벨을 중심으로 내부전압(VINT)단의 전위레벨이 변동하는 폭이 예정된 레벨 폭 이상으로 크게 발생하는 경우에는 반도체 소자가 정상적으로 동작하지 못하는 문제가 발생할 수 있다.
이러한 문제가 발생하는 것을 방지하기 위해서, 내부전압(VINT)단의 전위레벨이 기준전압(VREF_INT)의 전위레벨을 기준으로 상승했다 하강했다 하는 레벨 폭이 항상 예정된 레벨 폭 이하가 되도록 해주어야 한다.
이를 위해서 종래기술에서는 내부전압 검출부(100)의 동작속도를 상대적으로 빠르게 해주는 방법을 사용하였는데, 즉, 동일한 시간동안에 내부전압 검출부(100)에서 내부전압(VINT)단을 검출하는 횟수를 상대적으로 더 빈번하게 해주는 방법을 사용하였는데, 이를 통해서 내부전압(VINT)단의 전위레벨이 기준전압(VREF_INT)의 전위레벨을 기준으로 상승했다 하강했다 하는 레벨 폭이 항상 예정된 레벨 폭 이하가 되도록 할 수 있었다.
예를 들어, 내부전압 검출부(100)에서 내부전압(VINT)단의 전위레벨이 변동하는 것을 상대적으로 빈번하게 검출하게 되면, 내부전압(VINT)단의 전위레벨이 급격하게 하강하는 경우에도 이를 상대적으로 빠르게 인식하여 내부전압 구동부(120)를 동작시킬 수 있고, 내부전압 구동부(120)가 동작을 시작하게 되는 순간 내부전압(VINT)단의 전위레벨이 더 이상 하강하는 것을 방지하고 곧이어 상승시켜 주므로 내부전압(VINT)단의 전위레벨이 기준전압(VREF_INT)의 전위레벨을 기준으로 하강하는 레벨 폭을 줄여 줄 수 있다.
마찬가지로, 내부전압 검출부(100)에서 내부전압(VINT)단의 전위레벨이 변동하는 것을 상대적으로 빈번하게 검출하게 되면, 내부전압 구동부(120)를 동작으로 인해 내부전압(VINT)단의 전위레벨이 급격하게 상승하는 경우에도 이를 상대적으로 빠르게 인식하여 내부전압 구동부(120)의 동작을 중지시킬 수 있고, 내부전압 구동부(120)의 동작이 중지되는 순간 내부전압(VINT)단의 전위레벨이 더 이상 상승하지 못하고 곧 이어 하강하게 되므로 내부전압(VINT)단의 전위레벨이 기준전압(VREF_INT)의 전위레벨을 기준으로 상승하는 레벨 폭을 줄여 줄 수 있다.
하지만, 내부전압 검출부(100)가 내부전압(VINT)단의 전위레벨을 검출하는 동작을 한 번 수행할 때마다 일정량의 전류가 소모되므로, 내부전압 검출부(100)가 내부전압(VINT)단의 전위레벨을 검출하는 동작을 상대적으로 빈번하게 수행함으로 인해 상대적으로 소모되는 전류의 크기가 늘어나게 되며, 무턱대고 내부전압 검출부(100)의 동작속도를 빠르게 하게 되면, 그로 인해 반도체 소자에서 소모되는 전류량의 크기가 너무 커지는 문제가 발생할 수 있다.
또한, 현실적으로는 내부전압(VINT)단의 전위레벨이 급격하게 변동하는 경우보다 내부전압(VINT)단의 전위레벨이 완만하게 변동하는 경우가 더 많은데도 불구하고, 내부전압(VINT)단의 전위레벨이 급격하게 변동하는 경우만을 위해 내부전압 검출부(100)의 동작속도를 빠르게 한다는 것은 실질적으로 얻는 것보다 잃는 것이 더 많은 설계가 된다.
이는, 내부전압 검출부(100)의 동작속도를 빠르게 하는 것은 어느 정도까지만 허용된다는 것을 의미하며, 내부전압(VINT)단의 전위레벨이 급격하게 변동하는 것을 방지하기 위해 내부전압 검출부(100)의 동작속도를 늘리는 것과 내부전압 검출부(100)에서 소모되는 전류의 크기가 늘어나는 것은 어찌할 수 없는 트레이드오프(trade-off) 관계이므로, 두 가지 문제를 한 번에 모두 해결하기 위해서는, 설계자가 여러 가지 테스트 동작을 통해 반도체 소자의 동작에서 오류가 발생할 확률이 비교적 적은 상태의 내부전압(VINT)단의 전위레벨 변동 폭을 찾아내는 과정과, 그에 대응하여 내부전압 검출부(100)의 동작속도를 적당히 유지하는 과정이 수행되어 전류의 소모량을 크게 늘어나지 않더라도 반도체 소자가 정상적으로 동작할 수 있도록 설계해주어야 했다.
한편, 반도체 소자로 공급되는 전원전압(VDD)의 전위레벨은 세대가 지날수록 점점 더 낮아지고, 동시에 반도체 소자의 동작속도는 세대가 지날수록 점점 빨라지는 것이 추세이다.
이때, 반도체 소자의 동작속도가 빠르다는 것은, 반도체 소자로 인가되는 외부클록의 주파수 크기가 크다는 것과 동일하다고 해도 큰 무리가 없다. 즉, 외부클록의 주파수가 높아지면 높아질수록 더욱 빠른 속도로 반도체 소자가 동작할 수 있다.
또한, 주파수가 높아져서 더욱 빠른 속도로 반도체 소자가 동작할 수 있다는 것은 그만큼 반도체 소자의 내부회로(160)에서 내부전압(VINT)을 더 많이 사용할 수 있다는 것을 의미한다. 즉, 내부전압(VINT)단의 전위레벨이 더욱 급격하게 변동할 수 있다는 것을 의미한다.
이렇게, 주파수가 높아지는 것으로 인해 내부전압(VINT)단의 전위레벨이 더 욱 급격하게 변동하게 되면, 기존과 동일한 속도로 내부전압 검출부(100) 및 내부전압 구동부(120)가 동작한다고 하여도 내부전압(VINT)단의 전위레벨이 기준전압(VREF_INT)의 전위레벨을 기준으로 상승했다 하강했다 하는 레벨 폭이 증가하게 되는 것을 막을 수 없다.
즉, 기존에 설계자가 찾아냈던 반도체 소자의 동작에서 오류가 발생할 확률이 비교적 적으면서 전류 소모량이 크게 늘어나지 않았던 상태의 내부전압 검출부(100)의 동작속도로는, 주파수가 높아지는 것으로 인해 증가하는 내부전압(VINT)단의 전위레벨 변동 폭을 방지할 수 없고, 이로 인해, 반도체 소자가 정상적으로 동작하지 못하고 오류가 발생할 확률이 높아지는 문제가 발생한다.
그렇다고, 무턱대고 내부전압 검출부(100)의 동작속도를 증가시키면 또다시 전술한 바와 같이 반도체 소자에서 소모되는 전류의 양이 필요이상으로 너무 커지는 문제점이 발생할 수 있다.
따라서, 종래기술에서는 반도체 소자의 동작속도가 변화할 때마다, 즉, 반도체 소자로 인가되는 외부클록의 주파수가 변화할 때마다 설계자는 전술한 두 가지 문제를 해결하기 위해 또다시 테스트 동작을 수행하여 반도체 소자의 동작에서 오류가 발생할 확률이 비교적 적은 상태의 내부전압(VINT)단의 전위레벨 변동 폭을 찾아내는 과정과, 그에 대응하여 내부전압 검출부(100)의 동작속도를 적당히 유지시켜 주는 과정이 수행되어 전류의 소모량을 크게 늘어나지 않더라도 반도체 소자가 정상적으로 동작할 수 있도록 설계해주어야 했다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 외부클록의 주파수에 대응하여 내부전압단을 구동하기 위한 드라이버를 구비함으로써, 내부전압이 외부클록의 주파수가 변동하는 것과 상관없이 항상 안정적인 전위레벨을 유지할 수 있도록 하는 반도체 소자의 내부전압 생성회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 내부전압단의 전위레벨이 예정된 타겟레벨보다 낮아지는 구간에서 상기 내부전압단을 풀 업 구동하기 위한 제1전압구동수단; 및 외부클록의 주파수에 대응하는 주기마다 예정된 시간동안 상기 내부전압단을 풀 업 구동하기 위한 제2전압구동수단을 구비하는 반도체 소자의 내부전압 생성회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 예정된 타겟레벨을 기준으로 내부전압단의 전위레벨을 검출하고, 검출결과에 따라 변동하는 활성화구간을 갖는 제1구동제어펄스를 생성하기 위한 제1구동제어펄스 생성수단; 상기 제1구동제어펄스에 응답하여 상기 내부전압단을 풀 업 구동하기 위한 제1구동수단; 외부클록의 주파수에 대응하는 주기마다 예정된 활성화구간을 갖는 제2구동제어펄스를 생성하기 위한 제2구동제어펄스 생성수단; 및 상기 제2구 동제어펄스에 응답하여 상기 내부전압단을 풀 업 구동하기 위한 제2구동수단을 구비하는 반도체 소자의 내부전압 생성회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 내부전압단의 전위레벨에 따라 선택적으로 상기 내부전압단을 풀 업 구동하는 단계; 외부클록의 주파수에 따라 상기 내부전압단을 풀 업 구동하는 단계를 포함하는 반도체 소자의 내부전압 생성방법을 제공한다.
전술한 본 발명은 내부전압단의 전위레벨 변동에 대응하여 내부전압단을 구동하기 위한 제1드라이버와 외부클록의 주파수에 대응하여 내부전압단을 구동하기 위한 제2드라이버를 동시에 구비함으로써, 외부클록의 주파수가 변동하는 경우에 제1드라이버의 구성 및 동작을 변경하지 않고도 내부전압단의 전위레벨이 안정적으로 타겟레벨을 유지할 수 있도록 하는 효과가 있다.
이로 인해, 반도체 소자를 개발하는데 있어서 주파수가 변동에 대해 유연하게 대처할 수 있으므로 개발시간 단축을 통한 비용절감 효과를 기대할 수 있다.
또한, 외부클록의 주파수가 변동하더라도 내부전압단의 전위레벨의 변동폭은 증가하지 않으므로, 내부전압단의 전위레벨을 검출하는 동작의 횟수를 줄여줌으로써 내부전압단의 전위레벨을 안정화시키기 위해 소모되는 전류의 크기를 최소화시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따라 반도체 소자의 내부전압을 생성하는 과정을 도시한 블록 다이어그램이다.
참고로, 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 생성회로는, 다운 컨버팅(down converting) 방식을 사용하여 반도체 소자의 내부전압을 생성하는 과정이 도시되어 있다. 하지만, 차지 펌핑(charge pumping) 방식으로 반도체 소자의 내부전압(VINT)을 생성하는 과정도 다운 컨버팅(down converting) 방식을 사용하는 과정과 큰 차이가 없다. 즉, 차지 펌핑(charge pumping) 방식도 내부전압(VINT)단의 전위레벨을 검출하는 과정과 검출결과에 따라 내부전압(VINT)단을 구동하는 것은 같다.
다만, 내부전압(VINT)단의 전위레벨을 검출하는 방식에 대응하는 상세 회로구성 및 내부전압(VINT)단을 구동하는 방식에 대응하는 상세 회로구성이 서로 다르다는 차이점이 있지만, 일반적으로 차지 펌핑(charge pumping) 방식을 구현하기 위한 회로구성보다 다운 컨버팅(down converting) 방식을 구현하기 위한 회로구성이 훨씬 간단하기 때문에 본 발명의 실시예에서는 다운 컨버팅(down converting) 방식으로 내부전압(VINT)을 생성하는 회로를 예를 들어 설명하도록 하겠다.
따라서, 본 발명의 실시예에 따른 내부전압(VINT) 생성회로에는 도면에 도시된 다운 컨버팅(down converting) 방식으로 내부전압(VINT)을 생성하는 회로뿐만 아니라 차지 펌핑(charge pumping) 방식으로 내부전압(VINT)을 생성하는 회로도 포함된다.
도 2를 참조하면, 본 발명의 실시예에 따라 반도체 소자의 내부전압(VINT)을 생성하는 과정은, 반도체 소자의 PVT(process, voltage, temperature) 변동에 상관없이 항상 예정된 타겟 레벨을 유지하는 기준전압(VREF_INT)을 생성하기 위한 밴드 갭 기준전압 발생부(240)와, 내부전압(VINT)단의 전위레벨이 예정된 타겟레벨에 대응하는 기준전압(VREF_INT)의 전위레벨보다 낮아지는 구간에서 내부전압(VINT)단을 풀 업 구동하기 위한 제1전압구동부(200, 220), 및 외부클록(CLK)의 주파수에 대응하는 주기마다 예정된 시간동안 내부전압(VINT)단을 풀 업 구동하기 위한 제2전압구동부(280, 290)를 포함한다.
여기서, 제1전압구동부(200, 220)는, 예정된 타겟레벨에 대응하는 기준전압(VREF_INT)의 전위레벨을 기준으로 내부전압(VINT)단의 레벨을 검출하고, 검출결과에 따라 변동하는 활성화구간을 갖는 제1구동제어펄스(DRIVING_CONB1)를 생성하기 위한 전위레벨 검출부(202)와, 제1구동제어펄스(DRIVING_CON1)에 응답하여 내부전압(VINT)단을 풀 업 구동하기 위한 제1내부전압 구동부(220)를 구비한다.
그리고, 제2전압구동부(280, 290)는, 외부클록(CLK)의 주파수를 감지하고, 감지결과에 대응하여 변동하는 주기마다 예정된 활성화구간을 갖는 제2구동제어펄스(DRIVING_CONB2)를 생성하기 위한 주파수 감지부(280), 및 제2구동제어펄스(DRIVING_CONB2)에 응답하여 내부전압(VINT)단을 풀 업 구동하기 위한 제2내부전압 구동부(290)을 구비한다.
이때, 전술한 바와 같은 과정을 통해 생성된 내부전압(VINT)은 반도체 소자의 내부회로(260)로 입력되어 예정된 내부동작을 수행하는데 사용된다.
구체적으로, 제1전압구동부(200, 220)의 구성요소 중 전위레벨 검출부(202)는, 내부전압(VINT)단의 전위레벨이 기준전압(VREF_INT)의 전위레벨보다 낮아지는 구간에서 제1구동제어펄스(DRIVING_CONB1)를 활성화시키고, 내부전압(VINT)단의 전위레벨이 기준전압(VREF_INT)의 전위레벨보다 높아지는 구간에서 제1구동제어펄스(DRIVING_CONB1)를 비활성화시킨다.
따라서, 제1구동제어펄스(DRIVING_CONB1)의 활성화구간 시점이나 활성화구간 길이는 예정된 값을 가지는 것이 아니라, 내부회로(260)가 예정된 내부동작을 수행함으로써 내부전압(VINT)단의 전위레벨이 기준전압(VREF_INT)의 전위레벨보다 낮아지는 순간에 활성화되어 제1내부전압 구동부(220)가 내부전압(VINT)단을 풀 업 구동을 수행할 수 있도록 해주고, 제1내부전압 구동부(220)의 풀 업 구동동작으로 인해 내부전압(VINT)단의 전위레벨이 기준전압(VREF_INT)의 전위레벨보다 높아지는 순간에 비활성화되어 제1내부전압 구동부(220)의 풀 업 구동동작을 정지시킨다.
그리고, 제2전압구동부(280, 290)의 구성요소 중 주파수 감지부(280)는, 외부클록(CLK)이 예정된 횟수만큼 토글링하는 것에 응답하여 제2구동제어펄 스(DRIVING_CONB2)를 활성화시키고, 활성화된 이후 예정된 시간이 흐르면 비활성화시킨다.
즉, 외부클록(CLK)의 한 주기(tCK)가 예정된 횟수만큼 반복될 때마다 제2구동제어펄스(DRIVING_CONB2)를 활성화시키고, 활성화되었던 제2구동제어펄스(DRIVING_CONB2)는 예정된 시간이 흐르면 자동으로 비활성화된다.
이때, 외부클록(CLK)의 주파수가 상대적으로 높은 상태라서 외부클록(CLK)의 한 주기(tCK)가 상대적으로 짧은 상태이면, 외부클록(CLK)의 예정된 횟수만큼 토글링하는데 필요한 시간이 상대적으로 짧아지게 된다. 이때에는, 제2구동제어펄스(DRIVING_CONB2)가 활성화된 이후 다시 활성화되기까지 걸리는 시간이 상대적으로 짧아지게 된다.
반면에, 외부클록(CLK)의 주파수가 상대적으로 낮은 상태라서 외부클록(CLK)의 한 주기(tCK)가 상대적으로 긴 상태이면, 외부클록(CLK)의 예정된 횟수만큼 토글링하는데 필요한 시간이 상대적으로 길어지게 된다. 이때에는, 제2구동제어펄스(DRIVING_CONB2)가 활성화된 이후 다시 활성화되기까지 걸리는 시간이 상대적으로 길어지게 된다.
예를 들어, 외부클록(CLK)이 16번 토글링할 때마다 제2구동제어펄스(DRIVING_CONB2)가 활성화된다고 하면, 외부클록(CLK)의 주파수가 1 기가헤르츠(GHz)라고 하면, 외부클록(CLK)의 한 주기(tCK)는 1 나노세컨드(ns)가 되고, 제2구동제어펄스(DRIVING_CONB2)는 16 나노세컨드(ns)마다 활성화된다.
똑같이 외부클록(CLK)이 16번 토글링할 때마다 제2구동제어펄 스(DRIVING_CONB2)가 활성화된다고 하여도, 외부클록(CLK)의 주파수가 250 메가헤르츠(MHz)라고 하면, 외부클록(CLK)의 한 주기(tCK)는 4 나노세컨드(ns)가 되고, 제2구동제어펄스(DRIVING_CONB2)는 64 나노세컨드(ns)마다 활성화된다.
따라서, 제2구동제어펄스(DRIVING_CONB)의 활성화구간 시점은 외부클록(CLK)의 주파수에 따라 예측할 수 있고, 활성화구간 길이 또한 미리 결정되어 있는 값이므로, 제2구동제어펄스(DRIVING_CONB)는 내부회로(260)의 동작이나 내부전압(VINT)단의 전위레벨과 상관없이 외부클록(CLK)의 주파수에 대응하여 변화하는 주기마다 활성화되어 제2내부전압 구동부(290)가 내부전압(VINT)단을 풀 업 구동을 수행할 수 있도록 해주고, 예정된 시간이 흐르면 비활성화되어 제2내부전압 구동부(290)의 풀 업 구동동작을 정지시킨다.
도 3은 도 2에 도시된 본 발명의 실시예에 따라 반도체 소자의 내부전압(VINT)을 생성하는 과정 중 주파수 감지부를 상세히 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 주파수 감지부(280)는, 외부클록(CLK)을 버퍼링하여 출력하되, 동작제어신호(ENABLE)에 응답하여 그 동작이 온/오프(On/Off) 제어되는 버퍼링부(282)와, 버퍼링부(282)의 출력클록(BUF_CLK)을 예정된 배수로 분주하여 출력하기 위한 주파수 분주부(284), 및 주파수 분주부(284)에서 출력되는 클록(DIV_CLK)의 에지마다 예정된 활성화구간을 갖는 제2구동제어펄스(DRIVING_CONB2)를 생성하기 위한 펄스 생성부(280)를 구비한다. 또한, 주파수 감지부(280)는, 동작제어신호(ENABLE)에 응답하여 주파수 분주부(284) 및 펄스 생성부(280)를 리셋(reset) 시키기 위한 리셋 제어부(288)를 더 구비한다.
도 4a는 도 3에 도시된 본 발명의 실시예에 따른 주파수 감지부의 구성요소 중 버퍼링부를 상세히 도시한 회로도이다.
도 4a를 참조하면, 본 발명의 실시예에 따른 주파수 감지부(280)의 구성요소 중 버퍼링부(282)는, 외부클록(CLK)과 동작제어신호(ENABLE)를 입력받아 부정논리곱하여 출력하기 위한 낸드게이트(NAND)와 낸드게이트(NAND)의 출력신호를 입력받아 위상을 반전하여 버퍼링 클록(BUF_CLK)로서 출력하기 위한 인버터(INV)를 구비한다.
즉, 버퍼링부(282)는, 동작제어신호(ENABLE)가 로직'하이'(High)로 활성화된 상태일 때에만 외부클록(CLK)을 버퍼링하여 버퍼링 클록(BUF_CLK)로서 출력하고, 동작제어신호(ENABLE)가 로직'로우'(Low)로 비활성화된 상태에서는 외부클록(CLK)을 버퍼링하지 않는다.
이때, 동작제어신호(ENABLE)는 반도체 소자의 파워다운모드(power down mode) 진입 상태에 따라 그 논리레벨이 변동하는 클록 인에이블 신호(clock enable : CKE)가 될 수도 있고, 반도체 소자의 데이터 입/출력 동작에 따라 그 논리레벨이 변동하는 컬럼 인에이블 신호(column enable)일 수도 있다.
예를 들어, 동작제어신호(ENABLE)가 클록 인에이블 신호(CKE)와 동일한 신호가 되면, 반도체 소자가 파워다운모드(power down mode)에 진입(entry)하게 되면 외부클록(CLK)을 버퍼링하지 않고, 반도체 소자가 파워다운모드(power down mode)에서 탈출(exit)하게 되면 외부클록(CLK)을 버퍼링한다.
마찬가지로, 동작제어신호(ENABLE)가 컬럼 인에이블 신호(column enable)와 동일한 신호가 되면, 반도체 소자로 리드 커맨드(RD)나 라이트 커맨드(WR)가 인가되어 데이터 입/출력 동작이 수행되는 도중에는 외부클록(CLK)을 버퍼링하고, 데이터 입/출력 동작이 수행되지 않는 상태에서는 외부클록(CLK)을 버퍼링하지 않는다.
도 4b는 도 3에 도시된 본 발명의 실시예에 따른 주파수 감지부의 구성요소 중 주파수 분주부를 상세히 도시한 회로도이다.
참고로, 본 발명의 실시예에 따른 주파수 분주부(284)에는 도 4b에 도시된 것과 같은 회로가 다수개 구비되어 시리얼(serial)하게 연결되어 있다.
예를 들면, 도 4b에는 버퍼링 클록(BUF_CLK)에 응답하여 버퍼링 클록(BUF_CLK)한 주기(tCK)보다 2배 긴 한 주기(tCK)를 갖는 2배 분주클록(DIV_CLK(2))을 출력하는 것만 도시되어 있는데, 본 발명의 실시예에 따른 주파수 분주부(284)에는 도 4b에 도시된 것과 동일한 구성을 갖되, 2배 분주클록(DIV_CLK(2))의 한 주기(tCK)보다 2배 긴 한 주기(tCK)를 가짐으로써 버퍼링 클록(BUF_CLK)한 주기(tCK)보다 4배 긴 한 주기(tCK)를 갖는 4배 분주클록(DIV_CLK(3))을 출력하는 회로도 포함될 수 있고, 4배 분주클록(DIV_CLK(3))의 한 주기(tCK)보다 2배 긴 한 주기(tCK)를 가짐으로써 버퍼링 클록(BUF_CLK)한 주기(tCK)보다 8배 긴 한 주기(tCK)를 갖는 8배 분주클록(DIV_CLK(4))을 출력하는 회 로도 포함될 수 있으며, 이를 정리하면, 2N-1배 분주클록(DIV_CLK(N-1))의 한 주기보다 2배 긴 한 주기(tCK)를 가짐으로써 버퍼링 클록(BUF_CLK)의 한 주기(tCK)보다 2N배 긴 한 주기(tCK)를 갖는 2N배 분주클록(DIV_CLK(N))을 출력하는 회로도 포함될 수 있다.
도 4b를 참조하면, 본 발명의 실시예에 따른 주파수 감지부(280)의 구성요소 중 주파수 분주부(284)의 상세회로가 이미 공지된 일반적인 회로라는 것을 알 수 있다. 즉, 본 발명의 실시예에 따른 주파수 감지부(280)의 구성요소 중 주파수 분주부(284)는 입력받은 주파수를 예정된 배수만큼 분주할 수 있는 회로라면 어떠한 회로든 적용가능하다.
도 4b에 도시된 본 발명의 실시예에 따른 주파수 감지부(280)의 구성요소 중 주파수 분주부(284)의 동작을 간단히 설명하면 다음과 같다.
버퍼링 클록(BUF_CLK)이 로직'하이'(High)로 활성화된 상태에서 결정된 2배 분주클록(DIV_CLK(2))의 논리레벨을 버퍼링 클록(BUF_CLK)이 로직'로우'(Low)로 비활성화된 상태에서도 그대로 유지하게 하고, 2배 분주클록(DIV_CLK(2))이 오실레이팅(oscillating) 하도록 제어함으로써, 버퍼링 클록(BUF_CLK)의 두 주기(2tCK)가 2배 분주클록(DIV_CLK(2))의 한 주기(tCK)가 될 수 있도록 해준다.
또한, 리셋 제어부(288)에서 출력되는 리셋 신호(RESETB)가 로직'로우'(Low)로 활성화되면 모든 동작이 초기화되어 버린다.
도 4c는 본 발명의 실시예에 따른 주파수 감지부의 구성요소 중 펄스 생성부를 상세히 도시한 회로도이다.
도 4c를 참조하면, 본 발명의 실시예에 따른 주파수 감지부(280)의 구성요소 중 펄스 생성부(286)는, 주파수 감지부(280)의 구성요소 중 주파수 분주부(284)에서 출력되는 N배 분주클록(DIV_CLK(N))의 에지(edge)를 감지하기 위한 클록에지 감지부(2862), 및 클록에지 감지부(2862)의 출력신호(EG_SENS_PUL)에 응답하여 제2구동제어펄스(DRIVING_CONB2)를 예정된 시간동안 활성화시켜 출력하기 위한 펄스 출력부(2864)를 구비한다.
여기서, 클록에지 감지부(2862)는, N배 분주클록(DIV_CLK(N))을 입력받아 예정된 제1시간만큼 지연하기고, 그 위상을 반전하여 출력하기 위한 제1지연소자(DELAY1), 및 N배 분주클록(DIV_CLK(N))과 제1지연소자(DELAY1)의 출력클록을 입력받아 부정논리곱하여 클록에지 감지펄스(EG_SENS_PUL)로서 출력하기 위한 제1낸드게이트(NAND1)를 구비한다.
이때, 도면에 도시된 클록에지 감지부(2862)를 동작시키게 되면, N배 분주클록(DIV_CLK(N))의 상승에지(rising edge)에 응답하여 토글링하는 클록에지 감지펄스(EG_SENS_PUL)를 출력한다.
하지만, 본 발명의 실시예에 따른 클록에지 감지부(2862)는, N배 분주클록(DIV_CLK(N))의 하강에지(falling edge)에 응답하여 토글링하는 클록에지 감지펄스(EG_SENS_PUL)를 출력하는 경우와, N배 분주클록(DIV_CLK(N))의 상승에지(rising edge) 및 하강에지(falling edge)에 각각 응답하여 토글링하는 클록에지 감지펄 스(EG_SENS_PUL)를 출력하는 경우도 포함한다.
그리고, 펄스 출력부(2864)는, 피드백 펄스(FEEDBACK_PUL)에 응답하여 클록에지 감지펄스(EG_SENS_PUL)에 대응하는 펄스(LAT_EG_SENS_PUL)을 래치하기 위한 제2낸드게이트(NAND2) 및 제3낸드게이트(NAND3)와, 클록에지 감지펄스(EG_SENS_PUL)에 대응하는 펄스(LAT_EG_SENS_PUL)를 입력받아 예정된 제2시간만큼 지연하기고, 그 위상을 반전하여 출력하기 위한 제2지연소자(DELAY2), 및 클록에지 감지펄스(EG_SENS_PUL)에 대응하는 펄스(LAT_EG_SENS_PUL)과 제2지연소자(DELAY2)의 출력클록을 입력받아 부정논리곱하여 제2구동제어펄스(DRIVING_CONB2)로서 출력하기 위한 제4낸드게이트(NAND4)를 구비한다.
구체적으로, 펄스 출력부(2864)로 입력되는 클록에지 감지펄스(EG_SENS_PUL)가 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 순간에, 클록에지 감지펄스(EG_SENS_PUL)에 대응하는 펄스(LAT_EG_SENS_PUL)는 로직'로우'(Low)에서 로직'하이'(High)로 활성화되지만, 제2지연소자(DELAY2)로 인해 제2시간동안 피드백 펄스(FEEDBACK_PUL)가 로직'하이'(High) 상태를 그대로 유지하므로 제2구동제어펄스(DRIVING_CONB2)는 로직'하이'(High)에서 로직'로우'(Low)로 활성화되어, 제2지연소자(DELAY2)에 대응하는 제2시간동안 활성화상태를 유지한다.
이때, 펄스 출력부(2864)로 입력되는 클록에지 감지펄스(EG_SENS_PUL)가 로직'로우'(Low)에서 로직'하이'(High)로 천이하더라도 제2시간이 흐르기 전이라서 피드백 펄스(FEEDBACK_PUL)가 로직'하이'(High) 상태를 그대로 유지하는 상태이면, 제2낸드게이트(NAND2) 및 제3낸드게이트(NAND3)가 래칭 동작을 하는 중이므로 클록 에지 감지펄스(EG_SENS_PUL)에 대응하는 펄스(LAT_EG_SENS_PUL)는 로직'하이'(High)로 활성화된 상태를 계속 유지한다.
이러한 상태에서, 클록에지 감지펄스(EG_SENS_PUL)에 대응하는 펄스(LAT_EG_SENS_PUL)는 로직'로우'(Low)에서 로직'하이'(High)로 활성화된 이후 제2시간이 흘러 피드백 펄스(FEEDBACK_PUL)가 로직'하이'(High)에서 로직'로우'(Low)로 천이하게 되면, 그에 따라 제2구동제어펄스(DRIVING_CONB2)는 로직'로우'(Low)에서 로직'하이'(High)로 비활성화된다.
이때, 펄스 출력부(2864)로 입력되는 클록에지 감지펄스(EG_SENS_PUL)가 로직'로우'(Low)에서 로직'하이'(High)로 천이된 상태이면, 제2구동제어펄스(DRIVING_CONB2)는 로직'로우'(Low)에서 로직'하이'(High)로 비활성화되는 것과 거의 동시 - 아주 약간 늦게 - 에 제2낸드게이트(NAND2) 및 제3낸드게이트(NAND3)의 래칭 동작이 종료되어 클록에지 감지펄스(EG_SENS_PUL)에 대응하는 펄스(LAT_EG_SENS_PUL)가 로직'로우'(Low)로 비활성화된다.
그리고, 리셋 제어부(288)에서 출력되는 리셋 신호(RESETB)가 로직'로우'(Low)로 활성화되어 입력되면, 제2낸드게이트(NAND2) 및 제3낸드게이트(NAND3)의 래칭 동작이 무조건 종료되어 제2구동제어펄스(DRIVING_CONB2)는 무조건 로직'하이'(High)의 초기상태로 천이된다.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 주파수 감지부에서 입/출력되는 신호를 도시한 타이밍 다이어그램이다.
도 5를 참조하면, 본 발명의 실시예에 따른 주파수 감지부(280)로 입력되는 신호는 외부클록(CLK)을 버퍼링하여 생성하므로 클록에지가 외부클록(CLK)과 동기된 상태의 버퍼링 클록(BUF_CLK)이 있고, 출력되는 신호는 제2내부전압 구동부(290)의 풀 업 구동 동작을 온/오프(On/Off) 제어하기 위한 제2구동제어펄스(DRIVING_CONB)가 있다.
구체적으로, 외부클록(CLK)과 동기된 상태의 버퍼링 클록(BUF_CLK)이 제1주파수를 가질 때, 2배 분주클록(DIV_CLK(2))은 제1주파수를 1/2 으로 나눈 제2주파수를 가지게 되고, 4배 분주클록(DIV_CLK(4))은 제1주파수를 1/4 로 제2주파수를 1/2 로 나눈 제3주파수를 가지게 되며, 8배 분주클록(DIV_CLK(8))은 제1주파수를 1/8 로 제2주파수를 1/4 로 제3주파수를 1/2로 나눈 제4주파수를 가지게 된다는 것을 알 수 있다.
또한, 상기와 같이 계속 진행되어 주파수 감지부(280)의 구성요소 중 주파수 분주부(284)에서 출력되는 N배 분주클록(DIV_CLK(N))은 제1주파수를 1/2N 로 나눈 제N주파수를 가지게 된다는 것을 알 수 있다.
이렇게, 주파수 감지부(280)의 구성요소 중 주파수 분주부(284)에서 출력되는 N배 분주클록(DIV_CLK(N))이 생성되면, 또 다른 구성요소인 펄스 생성부(286)는, N배 분주클록(DIV_CLK(N))의 클록에지에 응답하여 제2구동제어펄스(DRIVING_CONB)를 로직'로우'(Low)로 활성화시키는 것을 알 수 있다.
그리고, 제2구동제어펄스(DRIVING_CONB)의 경우 로직'로우'(Low)로 활성화가 된 시점에서 예정된 시간이 흐르게 되면, 자동으로 로직'하이'(High)로 비활성화되는 것을 알 수 있다.
또한, 제2구동제어펄스(DRIVING_CONB)가 로직'로우'(Low)로 활성화되는 구간은 제2전압구동부(280, 290)가 내부전압(VINT)단을 풀 업 구동하는 구간이고, 제2구동제어펄스(DRIVING_CONB)가 로직'하이'(High)로 비활성화되는 구간은 제2전압구동부(280, 290)가 내부전압(VINT)단을 풀 업 구동하지 않는 구간인 것을 알 수 있다.
그리고, 도면에 직접적으로 도시되지는 않았지만, 제1전압구동부(200, 220)는, 제2전압구동부(280, 290)의 동작과는 별개로 내부전압(VINT)단의 전위레벨에 따라 수시로 내부전압(VINT)단을 풀 업 구동한다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 내부전압(VINT)단의 전위레벨이 변동하는 것에 대응하여 내부전압(VINT)단을 구동하기 위한 제1전압구동부(200, 220)를 그대로 구비한 상태에서, 내부전압(VINT)단의 전위레벨 변동과 상관없이 외부클록(CLK)의 주파수에 대응하여 변동하는 주기로 내부전압(VINT)단을 구동하기 위한 제2전압구동부(280, 290)를 추가로 더 구비함으로써, 외부클록(CLK)의 주파수가 변동하더라도, 특히, 외부클록(CLK)의 주파수가 높아지더라도 내부전압(VINT)단의 전위레벨이 기준전압(VREF_INT)의 전위레벨을 기준으로 상승했다 하강했다 하는 레벨 폭이 커지는 것을 방지할 수 있다.
즉, 외부클록(CLK)의 주파수가 높아지더라도 그에 대응하여 제2전압구동부(280, 290)가 자동으로 내부전압(VINT)단을 적절히 구동해 주기 때문에 내부전 압(VINT)단의 전위레벨이 불안정하게 스윙하는 것을 방지할 수 있다.
이로 인해, 외부클록(CLK)의 주파수가 변동하더라도 내부전압(VINT)단의 전위레벨의 변동폭이 증가하지 않으므로, 제1전압구동부(200, 220)의 설계를 변경할 필요가 없기 때문에 외부클록(CLK) 주파수가 변동에 대해 반도체 소자의 구성 및 동작이 크게 변경될 필요가 없다. 즉, 반도체 소자를 개발하는데 있어서 주파수가 변동에 대해 유연하게 대처할 수 있으므로 개발시간 단축을 통한 비용절감 효과를 기대할 수 있다.
또한, 외부클록(CLK)의 주파수가 변동하더라도 내부전압(VINT)단의 전위레벨의 변동폭이 증가하지 않으므로, 내부전압(VINT)단의 전위레벨이 예정된 변동 범위를 벗어나는 것을 검출하는 동작의 횟수를 빈번하게 할 필요가 없다. 따라서, 검출하는 동작으로 인해 소모되는 전류량을 최소화할 수 있다.
또한, 제2전압구동부(280, 290)의 동작을 제어하기 위한 동작제어신호(ENABLE)를 적절히 조절함으로써 제2전압구동부(280, 290)가 동작되는 구간이 내부회로(260)에서 내부전압(VINT)이 상대적으로 많이 사용되는 동작되는 구간으로 한정되도록 할 수 있다.
예를 들면, 데이터 입/출력 동작이 활발하게 발생하는 컬럼 인에이블 신호(column enable)의 활성화구간에서만 제2전압구동부(280, 290)가 동작하도록 하고, 나머지 구간에서는 제2전압구동부(280, 290)가 동작하지 않도록 함으로써 불필요한 동작으로 인해 소모되는 전류량을 최소화할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따라 반도체 소자의 내부전압을 생성하는 과정을 도시한 블록 다이어그램.
도 2는 본 발명의 실시예에 따라 반도체 소자의 내부전압을 생성하는 과정을 도시한 블록 다이어그램.
도 3은 도 2에 도시된 본 발명의 실시예에 따라 반도체 소자의 내부전압(VINT)을 생성하는 과정 중 주파수 감지부를 상세히 도시한 블록 다이어그램.
도 4a는 도 3에 도시된 본 발명의 실시예에 따른 주파수 감지부의 구성요소 중 버퍼링부를 상세히 도시한 회로도.
도 4b는 도 3에 도시된 본 발명의 실시예에 따른 주파수 감지부의 구성요소 중 주파수 분주부를 상세히 도시한 회로도.
도 4c는 본 발명의 실시예에 따른 주파수 감지부의 구성요소 중 펄스 생성부를 상세히 도시한 회로도.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 주파수 감지부에서 입/출력되는 신호를 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 200 : 전위레벨 검출부 120 : 내부전압 구동부
220 : 제1내부전압 구동부
140, 240 : 밴드 갭 기준전압 발생부 160, 260 : 내부회로
280 : 주파수 감지부 290 : 제2내부전압 구동부
282 : 버퍼링부 284 : 주파수 분주부
286 : 펄스 생성부 288 : 리셋 제어부
2862 : 클록에지 감지부 2864 : 펄스 출력부

Claims (25)

  1. 내부전압단의 전위레벨이 예정된 타겟레벨보다 낮아지는 구간에서 상기 내부전압단을 풀 업 구동하기 위한 제1전압구동수단; 및
    외부클록의 주파수에 대응하는 주기마다 예정된 시간동안 상기 내부전압단을 풀 업 구동하기 위한 제2전압구동수단
    을 구비하는 반도체 소자의 내부전압 생성회로.
  2. 제1항에 있어서,
    상기 제1전압구동수단은,
    상기 예정된 타겟레벨을 기준으로 상기 내부전압단의 전위레벨을 검출하기 위한 전위레벨 검출부; 및
    상기 전위레벨 검출부의 출력신호에 응답하여 상기 내부전압단을 풀 업 구동하기 위한 구동부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  3. 제1항에 있어서,
    상기 제2전압구동수단은,
    상기 외부클록의 주파수를 감지하고, 감지결과에 대응하여 변동하는 주기마다 예정된 활성화구간을 갖는 감지펄스를 생성하기 위한 주파수 감지부; 및
    상기 감지펄스에 응답하여 상기 내부전압단을 풀 업 구동하기 위한 구동부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  4. 제3항에 있어서,
    상기 주파수 감지부는,
    상기 외부클록을 버퍼링하여 출력하되, 동작제어신호에 응답하여 동작이 온/오프(On/Off) 제어되는 버퍼링부;
    상기 버퍼링부의 출력클록을 예정된 배수로 분주하여 출력하기 위한 주파수 분주부; 및
    상기 주파수 분주부에서 출력되는 클록의 에지마다 예정된 활성화구간을 갖는 상기 감지펄스를 생성하기 위한 감지펄스 생성부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  5. 제4항에 있어서,
    상기 주파수 감지부는,
    상기 동작제어신호에 응답하여 상기 주파수 분주부 및 상기 감지펄스 생성부 를 리셋(reset) 시키기 위한 리셋 제어부를 더 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  6. 제4항 또는 제5항에 있어서,
    상기 동작제어신호는 클록 인에이블 신호인 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  7. 제4항 또는 제5항에 있어서,
    상기 동작제어신호는 컬럼 인에이블 신호인 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  8. 제4항에 있어서,
    상기 감지펄스 생성부는,
    상기 주파수 분주부에서 출력되는 클록의 에지를 감지하기 위한 클록에지 감지부; 및
    상기 클록에지 감지부의 출력신호에 응답하여 상기 감지펄스를 예정된 시간동안 활성화시켜 출력하기 위한 감지펄스 출력부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  9. 제8항에 있어서,
    상기 클록에지 감지부는,
    상기 주파수 분주부에서 출력되는 클록의 상승에지(rising edge)에 응답하여 토글링하는 상승에지 감지신호를 출력하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  10. 제8항에 있어서,
    상기 클록에지 감지부는,
    상기 주파수 분주부에서 출력되는 클록의 하강에지(falling edge)에 응답하여 토글링하는 하강에지 감지신호를 출력하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  11. 제8항에 있어서,
    상기 클록에지 감지부는,
    상기 주파수 분주부에서 출력되는 클록의 상승에지(rising edge) 및 하강에 지(falling edge)에 각각 응답하여 토글링하는 클록에지 감지신호를 출력하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  12. 예정된 타겟레벨을 기준으로 내부전압단의 전위레벨을 검출하고, 검출결과에 따라 변동하는 활성화구간을 갖는 제1구동제어펄스를 생성하기 위한 제1구동제어펄스 생성수단;
    상기 제1구동제어펄스에 응답하여 상기 내부전압단을 풀 업 구동하기 위한 제1구동수단;
    외부클록의 주파수에 대응하는 주기마다 예정된 활성화구간을 갖는 제2구동제어펄스를 생성하기 위한 제2구동제어펄스 생성수단; 및
    상기 제2구동제어펄스에 응답하여 상기 내부전압단을 풀 업 구동하기 위한 제2구동수단
    을 구비하는 반도체 소자의 내부전압 생성회로.
  13. 제12항에 있어서,
    상기 제1구동제어펄스 생성수단은,
    상기 내부전압단의 전위레벨이 상기 예정된 타겟레벨보다 낮아지는 구간에서 상기 제1구동제어펄스를 활성화시키고, 상기 내부전압단의 전위레벨이 상기 예정된 타겟레벨보다 높아지는 구간에서 상기 제1구동제어펄스를 비활성화시키는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  14. 제13항에 있어서,
    상기 제1구동수단은,
    상기 제1구동제어펄스의 활성화구간에서 예정된 제1구동력으로 상기 내부전압단을 풀 업 구동하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  15. 제12항에 있어서,
    상기 제2구동제어펄스 생성수단은,
    상기 외부클록이 예정된 횟수만큼 토글링하는 것에 응답하여 상기 제2구동제어펄스를 예정된 시간동안 활성화시키는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  16. 제15항에 있어서,
    상기 제2구동수단은,
    상기 외부클록의 활성화구간에서 예정된 제2구동력으로 상기 내부전압단을 풀 업 구동하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  17. 제12항에 있어서,
    상기 제2구동제어펄스 생성수단은,
    상기 외부클록을 버퍼링하여 출력하되, 동작제어신호에 응답하여 동작이 온/오프(On/Off) 제어되는 버퍼링부;
    상기 버퍼링부의 출력클록을 예정된 배수로 분주하여 출력하기 위한 주파수 분주부; 및
    상기 주파수 분주부에서 출력되는 클록의 에지마다 상기 제2구동제어펄스가 예정된 활성화구간을 갖도록 하여 출력하는 제2구동제어펄스 출력부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  18. 제17항에 있어서,
    상기 제2구동제어펄스 생성수단은,
    상기 동작제어신호에 응답하여 상기 주파수 분주부 및 상기 제2구동제어펄스 출력부를 리셋(reset) 시키기 위한 리셋 제어부를 더 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  19. 제17항에 있어서,
    상기 제2구동제어펄스 출력부는,
    상기 주파수 분주부에서 출력되는 클록의 에지를 감지하기 위한 클록에지 감지부; 및
    상기 클록에지 감지부의 출력신호에 응답하여 상기 제2구동제어펄스를 활성화시키고, 예정된 시간이 흐른 후에 비활성화시키기 위한 제2구동제어펄스 구간결정부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  20. 내부전압단의 전위레벨에 따라 선택적으로 상기 내부전압단을 풀 업 구동하는 단계;
    외부클록의 주파수에 따라 상기 내부전압단을 풀 업 구동하는 단계
    를 포함하는 반도체 소자의 내부전압 생성방법.
  21. 제20항에 있어서,
    상기 내부전압단의 전위레벨에 따라 구동하는 단계는,
    예정된 타겟 레벨을 기준으로 상기 내부전압단의 전위레벨을 검출하고, 검출 결과에 따라 활성화시점 및 비활성화시점이 변경되는 검출펄스를 생성하는 단계; 및
    상기 검출펄스에 응답하여 선택적으로 내부전압단을 풀 업 구동하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  22. 제21항에 있어서,
    상기 검출펄스를 생성하는 단계는,
    상기 내부전압단의 전위레벨이 상기 예정된 타겟 레벨보다 낮아지는 시점에서 상기 검출펄스를 활성화시키는 단계; 및
    상기 내부전압단의 전위레벨이 상기 예정된 타겟 레벨보다 높아지는 시점에서 상기 검출펄스를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  23. 제22항에 있어서,
    상기 선택적으로 구동하는 단계는,
    상기 검출펄스의 활성화구간에서 상기 내부전압단을 풀 업 구동하는 단계; 및
    상기 검출펄스의 비활성화구간에서 상기 내부전압단을 구동하지 않는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 생성방법.
  24. 제20항에 있어서,
    상기 외부클록의 주파수에 따라 구동하는 단계는,
    상기 외부클록의 주파수를 감지하고, 감지결과에 대응하는 주기마다 예정된 시간동안 활성화되는 감지펄스를 생성하는 단계; 및
    상기 감지펄스에 응답하여 선택적으로 내부전압단을 풀 업 구동하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 생성회로.
  25. 제24항에 있어서,
    상기 선택적으로 구동하는 단계는,
    상기 감지펄스의 활성화구간에서 상기 내부전압단을 풀 업 구동하는 단계; 및
    상기 감지펄스의 비활성화구간에서 상기 내부전압단을 구동하지 않는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 생성방법.
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