KR100331547B1 - 레지스터의 저장값에 따라 리프레쉬 사이클을 조정하는 리프레쉬 제어 회로 및 이를 구비하는 동적 메모리 장치의 리프레쉬 방법 - Google Patents
레지스터의 저장값에 따라 리프레쉬 사이클을 조정하는 리프레쉬 제어 회로 및 이를 구비하는 동적 메모리 장치의 리프레쉬 방법 Download PDFInfo
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Abstract
메모리 셀 데이터의 리프레쉬 수행을 위해 레지스터의 저장값에 따라 리프레쉬 사이클을 조정하는 리프레쉬 제어 회로 및 이를 구비하는 동적 메모리 장치의 리프레쉬 방법이 개시된다. 본 발명은 행과 열로 배열되는 복수개의 메모리 셀들로 구성되는 메모리 블락을 가지며, 일정 시간마다 메모리 셀에 저장된 데이터를 리프레쉬하도록 리프레쉬 사이클을 조정하는 리프레쉬 제어 회로를 갖는 동적 메모리 장치에 있어서, 리프레쉬 제어 회로는 리프레쉬를 지시하는 리프레쉬 신호에 응답하고 클럭 신호를 분할하여 다수개의 분주 신호들을 발생하는 리프레쉬 카운터와, 분주 신호들을 수신하여 리프레쉬 사이클을 선정하는 레지스터의 저장값과 매칭되는 구간에서 리프레쉬 사이클에 해당하는 리프레쉬 활성화 신호를 발생하는 리프레쉬 활성화 신호 발생기를 구비한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리 셀 데이터의 리프레쉬를 수행하는 리프레쉬 사이클을 조정하는 리프레쉬 제어 회로 및 이를 구비하는 동적 메모리 장치의 리프레쉬 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 동적 메모리 장치(Dynamic RAM, 이하 DRAM이라 함)와 정적 메모리 장치(Static RAM, 이하 SRAM이라 함)으로 분류된다. SRAM은 래치를 구성하는 4개의 트랜지스터로 기본 셀을 구현한다. 그러므로 전원이 제거되지 않는 한, 저장된 데이터는 손상없이 보존된다. 따라서 데이터를 재충전시키는 리프레쉬(REFRESH) 동작은 요구되지 않는다. 그러나, DRAM은 1개의 트랜지스터와 1개의 커패시터로 기본 셀을 구성하고, 커패시터에 셀 데이터를 저장한다. 그런데 반도체 기판 위에 형성된 커패시터는 주변과 완벽하게 전기적으로 분리되지 않기 때문에 커패시터 주변으로 누설 전류가 발생하여 커패시터에 저장된 셀의 데이터가 손상될 수 있다. 따라서, DRAM은 정기적으로 메모리 셀 내의 데이터를 재충전하는 리프레쉬 동작이 요구된다.
이러한 리프레쉬 동작은 다음과 같은 일련의 과정을 통하여 수행된다. 즉, 일정 시간마다 순차적으로 행번지를 바꿔가면서 메모리 셀의 워드라인이 선택된다. 그리고 이 워드라인에 대응하는 커패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭되어 다시 캐패시터에 저장된다. 이러한 일련의 리프레쉬 과정을 통하여, 저장된 데이터가 손상없이 보존된다. 이 일련의 리프레쉬 과정은 일정 시간 마다 수행되며, 이 일정 시간을 리프레쉬 사이클이라고 한다.
그런데, 종래의 리프레쉬 사이클은 DRAM 내에 내장되는 발진기(oscillator)와 연관되는 카운터에 의하여 정해지는 주기로 결정되는 데, 카운터는 발진기의 클럭을 분주하여 클럭 주기 λ에 대하여 주로 2의 승수배의 분주율을 가지는 즉, x2,x4, x8, x16 …의 분주 신호들을 발생한다. 그리하여, DRAM 셀의 특성, 칩 구조(chip architecture) 등을 고려하여 이들 분주 신호들 중에서 어느 하나를 선택하여 리프레쉬 사이클을 결정한다. 예컨대, 발진기의 클럭 주기 λ에 대하여 8λ의 리프레쉬 사이클로 리프레쉬를 수행한다고 가정했을 때, DRAM 셀 특성을 고려하여 리프레쉬 사이클을 늘려야 할 경우 리프레쉬 사이클은 16λ로 결정된다. 다시 말하면, 리프레쉬 사이클을 늘려야 할 경우에 8λ 와 16λ 사이의 리프레쉬 사이클을 선택할 수 없고, 불가피하게 8λ의 배수에 해당하는 16λ를 선택해야만 하는 고유한 단점이 있다.
따라서, 리프레쉬 사이클을 선택함에 있어서 발진기의 λ주기에 대해 2의 승수배의 x2, x4, x6, x8, …주기 이외에 x1, x2, x3, x4, … 의 주기를 선택할 수 있도록 리프레쉬 사이클 변화를 용이하게 조정할 수 있는 리프레쉬 제어 회로가 요구된다.
본 발명의 목적은 클럭 신호에 대하여 분주율을 조정할 수 있는 카운터 회로 및 이를 채용하여 리프레쉬 사이클 변화를 조정할 수 있는 리프레쉬 제어 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 리프레쉬 제어 회로를 구비하는 동적 메모리 장치의 리프레쉬 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 리프레쉬 제어 회로를 나타내는 도면이다.
도 2는 도 1의 리프레쉬 카운터를 나타내는 도면이다.
도 3은 도 1의 리프레쉬 활성화 신호 발생기를 나타내는 도면이다.
도 4는 도 1의 리프레쉬 리셋팅기를 나타내는 도면이다.
도 5는 도 1의 리프레쉬 제어 회로의 동작 타이밍도를 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 행과 열로 배열되는 복수개의 메모리 셀들로 구성되는 메모리 블락을 가지며, 일정 시간마다 메모리 셀에 저장된 데이터를 리프레쉬하도록 리프레쉬 사이클을 조정하는 리프레쉬 제어 회로를 갖는 동적 메모리 장치에 있어서, 리프레쉬 제어 회로는 리프레쉬를 지시하는 리프레쉬 신호에 응답하고 클럭 신호를 분할하여 다수개의 분주 신호들을 발생하는 리프레쉬 카운터와, 분주 신호들을 수신하여 리프레쉬 사이클을 선정하는 레지스터의 저장값과 매칭되는 구간에서 리프레쉬 사이클에 해당하며 메모리 셀을 선택하는 리프레쉬 활성화 신호를 발생하는 리프레쉬 활성화 신호 발생기를 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 행과 열로 배열되는 복수개의 메모리 셀들로 구성되는 메모리 블락을 가지며, 일정 시간마다 메모리 셀에 저장된 데이터를 리프레쉬하는 동적 메모리 장치의 리프레쉬 방법은 리프레쉬 신호에 응답하여 소정의 분주율들을 갖는 다수개의 분주 신호를 발생하는 리프레쉬 카운터를 활성화시키는 제1 단계와, 분주 신호들을 수신하고 리프레쉬 사이클을 선정하는 레지스터의 저장값과 비교하여 저장값과 매칭되는 구간에서 리프레쉬 활성화 신호를 발생하는 제2 단계와, 리프레쉬 활성화 신호에 응답하여 소정의 펄스폭을 갖는 리프레쉬 리셋 신호가 발생되어 리프레쉬 카운터를 초기화시키는 제3 단계를 구비하며, 제1 내지 제3 단계를 반복 수행하여 리프레쉬 사이클을 갖는 리프레쉬 활성화 신호에 의하여 리프레쉬를 수행한다.
이와 같은 본 발명에 의하면, 리프레쉬 사이클이 레지스터의 저장값에 따라 결정되기 때문에 선택할 수 있는 리프레쉬 사이클이 다양하고 선택폭이 넓어 리프레쉬 사이클을 용이하게 조정할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 행과 열로 배열되는 복수개의 메모리 셀들로 구성되는 메모리 블락을 가지고 일정 시간마다 메모리 셀의 데이터를 리프레쉬하는 동적 메모리 장치(DRAM)에 있어서, 리프레쉬 동작은 리프레쉬 사이클을 결정하는 리프레쉬 제어 회로에 의하여 수행되는 데 이 리프레쉬 사이클을 결정하는 방법에 대하여 기술된다.
도 1은 본 발명의 일실시예에 따른 리프레쉬 제어 회로를 나타내는 도면이다. 이를 참조하면, 리프레쉬 제어 회로(10)는 리프레쉬 카운터(20), 리프레쉬 활성화 신호 발생기(30) 및 리프레쉬 리셋팅기(50)를 구비한다.
리프레쉬 카운터(20)는 동적 메모리 장치(미도시) 내에 내장된 발진기(미도시)에서 발생되는 클럭 신호(POSC)를 수신하고 리프레쉬를 지시하는 리프레쉬 신호(PSELF)에 응답하여 클럭 신호(POSC)를 분할해서 다수개의 분주 신호들(x2,x4,x8,x16,x32)을 발생한다. 발진기(미도시)는 일반적으로 출력 신호의 일부를 입력 측으로 궤환을 거는 방법으로 클럭 신호(POSC)를 주기적으로 발생하는 것으로서 당업자라면 용이하게 구현할 수 있으므로, 본 명세서에서는 그 구성 및 작용에 대한 구체적인 기술은 생략된다. 클럭 신호(POSC)는 동적 메모리 장치(미도시) 내에 내장된 발진기(미도시)에 의하여 제공되지 않고 동적 메모리 장치(미도시)의 외부에서 제공되는 외부 클럭 신호일 수도 있다. 분주 신호들(x2,x4,x8,x16,x32)은 다양하게 발생될 수 있는 데, 본 명세서에서는 설명의편의상 5개의 분주 신호들(x2,x4,x8,x16,x32)로 구성되는 예에 대하여 기술된다.
도 2는 도 1의 리프레쉬 카운터(20)를 구체적으로 나타내는 도면이다. 이를 참조하면, 리프레쉬 카운터(20)는 리프레쉬 카운터(20)의 동작을 억제하고 리프레쉬 카운터(20)를 초기화시키는 리프레쉬 리셋 신호(RESETB) 및 리프레쉬 신호(PSELF)에 응답하여 리프레쉬 인에이블 신호(CT_en)가 발생되는 데, 이 리프레쉬 인에이블 신호(CT_en)에 응답하여 클럭 신호(POSC)를 분할하는 다수개의 분주기들(21,22,23,24,25)을 구비한다. 리프레쉬 인에이블 신호(CT_en)는 리프레쉬 카운터(20)의 동작을 활성화시키는 "하이레벨"의 리프레쉬 리셋 신호(RESETB) 및 리프레쉬 동작을 지시하는 "하이레벨"의 리프레쉬 신호(PSELF)에 응답하여 "하이레벨"이 된다. "하이레벨"의 리프레쉬 인에이블 신호(CT_en)는 다수개의 분주기들(21,22,23,24,25)의 동작을 활성화시킨다.
분주기들(21,22,23,24,25)은 2분주기(21), 4분주기(22), 8분주기(23), 16분주기(24), 및 32분주기(25)로 구성된다.
2분주기(21)는 "하이레벨"의 리프레쉬 인에이블 신호(CT_en)에 의하여 활성화되어 클럭 신호(POSC)의 2주기(cycle)를 1주기로 하는 2분주 신호(x2)를 발생한다. 2분주기(21)의 동작을 살펴보면 다음과 같다.
리프레쉬 인에이블 신호(CT_en)가 "하이레벨"일 때 클럭 신호(POSC)의 상승구간에 응답하여 전송 게이트(TG1)가 "턴-온"되어 노드 n2b의 전압 레벨 예컨대, "하이레벨"이 래치(LAT1) 및 인버터(INV1)를 통하여 노드 n2a의 "하이레벨"로 전달된다. 그리고, 클럭 신호(POSC)의 하강구간에 응답하여 전송 게이트(TG2)가 "턴-온"되어 노드 n2a의 "하이레벨"은 래치(LAT2)에 의하여 반전되어 노드 n2b는 "로우레벨"이 된다. 이 때, 전송게이트(TG1)는 "턴-오프"되어 노드 n2b의 "로우레벨"을 노드 n2a로의 전달이 차단된다. 따라서, 노드 n2a는 클럭 신호(POSC)의 상승구간에서 노드 n2b의 전압레벨인 "하이레벨"이 되고, 노드 n2b는 클럭 신호(POSC)의 하강구간에서 노드 n2b의 이전 전압 레벨인 "하이레벨"이 반전되어 "로우레벨"이 된다. "로우레벨"의 노드 n2b는 인버터(INV2)를 통하여 "하이레벨"의 2분주 신호(x2)를 발생시킨다.
그리고, "로우레벨"의 노드 n2b는 다시 전송 게이트(TG1)로 전달되는 데, 클럭 신호(POSC)의 상승구간에 응답하여 노드 n2a는 "로우레벨"이 되고 클럭 신호(posc)의 하강구간에 응답하여 노드 n2b는 "하이레벨"이 된다. "하이레벨"의 노드 n2b는 인버터(INV2)를 통하여 "로우레벨"의 2분주 신호(x2)를 발생시킨다. 그리하여, 한 사이클의 2분주 신호(x2)가 구현된다. 따라서, 2분주기(21)은 클럭 신호(POSC)의 하강구간 마다 반전되어 클럭 신호(POSC)의 2주기(cycle)를 1주기로 하는 2분주 신호(x2)를 발생한다.
4분주기(22)는 "하이레벨"의 리프레쉬 인에이블 신호(CT_en)에 의하여 활성화되어 2분주 신호(x2)의 2주기(cycle)를 1주기로 하는 4분주 신호(x4)를 발생한다. 4분주기(22)는 앞서 설명한 2분주기(21)의 동작 설명에서 클럭 신호(POSC) 대신에 2분주 신호(x2)를 입력으로 한다는 점에서만 차이가 있다. 그러므로, 중복 설명을 피하고자 4분주기(22)의 동작 설명을 생략하고자 한다. 4분주기(22)는 간단히, 2분주 신호(x2)의 하강구간 마다 반전되어 2분주 신호(x2)의 2주기(cycle)를 1주기로 하는 즉, 클럭 신호(POSC)의 4주기(cycle)를 1주기로 하는 4분주 신호(x4)를 발생한다.
이하, 8분주기(23), 16분주기(24) 및 32분주기(25)에 대한 동작 설명은 4분주기(22)와 동일한 구성으로 주기만 차이가 있을 뿐이므로 설명의 중복을 피하고자 생략된다.
다시, 도 1을 참조하면, 리프레쉬 카운터(20)는 동적 메모리 장치의 내부 발진기(미도시) 또는 외부로부터 입력되는 클럭 신호(POSC)를 수신하고 리프레쉬를 지시하는 리프레쉬 신호(PSELF)에 응답하여 클럭 신호(POSC)를 분할해서 다수개의 분주 신호들(x2,x4,x8,x16,x32)을 발생한다. 이 후, 다수개의 분주 신호들(x2,x4,x8,x16,x32)은 리프레쉬 활성화 신호 발생기(30)로 입력되고 리프레쉬 활성화 신호 발생기(30)는 리프레쉬 동작을 수행하는 리프레쉬 활성화 신호(SRFHP)를 발생한다.
도 3은 도 1의 리프레쉬 활성화 신호 발생기(30)를 나타내는 도면이다. 이를 참조하면, 리프레쉬 활성화 신호 발생기(30)는 다수개의 레지스터들(31,32,33,34)을 구비하고 레지스터들(31,32,33,34)의 저장값에 응답하여 소정의 리프레쉬 사이클을 갖는 리프레쉬 활성화 신호(SRFHP)를 발생한다. 레지스터들(31,32,33,34)은 다양하게 구성될 수 있으나, 본 명세서는 4개의 레지스터들(31,32,33,34)로 구성되는 예에 대해서 기술된다.
리프레쉬 활성화 신호 발생기(30)는 구체적으로, 다수개의 레지스터들(31,32,33,34), 레지스터(31,32,33,34)의 저장값과레지스터(31,32,33,34)에 각각 대응되는 분주 신호(x2,x4,x8,x16,x32)을 비교하는 비교기들(41,42,43,44) 및 비교기들(41,42,43,44)의 출력값을 조합하는 게이트 회로부(46)를 구비한다.
레지스터들(31,32,33,34)은 소정의 퓨즈(FSi,i=1~4)를 가지고 퓨즈의 절단 상태 또는 절단되지 않은 상태에 따라 파워-업 신호(PVCCH)에 응답하여 소정의 값을 저장한다. 파워-업 신호(PVCCH)는 전원 전압(Vcc)이 인가되면 인가되는 전원 전압의 레벨이 일정한 값이 되기전까지는 "로우레벨"을 가지다가, 전원 전압(Vcc)이 소정의 전압 레벨 이상이 되면 "하이레벨"로 되는 신호이다. 예로서, 제1 내지 제4 레지스터(31,32,33,34)의 저장값을 "0110"이라고 가정하자. 그러면, 제1 및 제4 레지스터(31,34)의 퓨즈들(FS1,FS4)은 절단되지 않은 상태이고 제2 및 제3 레지스터(32,33)의 퓨즈들(FS2,FS3)은 절단된 상태이다.
제1 레지스터(31)에 "0"이 저장되는 동작을 설명하면 다음과 같다. 우선, 제1 퓨즈(FS1)는 절단되지 않은 상태이다. 파워-업 초기시 제1 레지스터(31)는 초기 파워-업 신호(PVCCH)의 "로우레벨"에 응답하여 노드 NA가 "하이레벨"이 되고, "하이레벨"의 노드 NA에 응답하여 트랜지스터(TN1)가 "턴-온"되어 노드 NB는 "로우레벨"이 된다. "로우레벨"의 노드 NB는 인버터(INV3)를 통하여 "하이레벨"의 제1 레지스터 값(reg1)을 발생한다. 제1 레지스터 값(reg1)은 궤환되어 트랜지스터(TN2)를 "턴-온"시켜 노드 NB를 "로우레벨"로 하고 그 자신의 "하이레벨"을 유지한다. 이후, 파워-업 후기시 제1 레지스터(31)는 후기 파워-업 신호(PVCCH)의 "하이레벨"에 응답하여 노드 NA가 "로우레벨"이 되고, "로우레벨"의노드 NA에 응답하여 트랜지스터(TP1)가 "턴-온"되고 제1 퓨즈(FS1)를 통하여 노드 NB는 "하이레벨"이 된다. "하이레벨"의 노드 NB는 인버터(INV3)를 통하여 "로우레벨"의 제1 레지스터 값(reg1)을 발생한다. 따라서, 제1 레지스터(31)에는 "로우레벨" 즉, "0"의 제1 레지스터 값(reg1)이 저장된다.
다음에, 제2 레지스터(32)에 "1"이 저장되는 동작을 설명하면 다음과 같다. 우선, 전원전압(VCC)이 인가되기 전에 제2 퓨즈(FS1)는 절단된 상태이다. 파워-업 초기시 제2 레지스터(32)는 초기 파워-업 신호(PVCCH)의 "로우레벨"에 응답하여 노드 NA가 "하이레벨"이 되고, "하이레벨"의 노드 NA에 응답하여 트랜지스터(TN1)가 "턴-온"되어 노드 NB는 "로우레벨"이 된다. "로우레벨"의 노드 NB는 인버터(INV3)를 통하여 "하이레벨"의 제2 레지스터 값(reg2)을 발생한다. 제2 레지스터 값(reg2)은 궤환되어 트랜지스터(TN2)를 "턴-온"시켜 노드 NB를 "로우레벨"로 하고 그 자신의 "하이레벨"을 유지한다. 이후, 파워-업 후기시 제2 레지스터(32)는 후기 파워-업 신호(PVCCH)의 "하이레벨"에 응답하여 노드 NA가 "로우레벨"이 되고, "로우레벨"의 노드 NA에 응답하여 트랜지스터(TP1)가 "턴-온"된다. 하지만, 제2 퓨즈(FS2)가 절단되어 있어 전원전압(VCC)으로부터 전원전압(VCC)이 더 이상 공급되지 않기 때문에 노드 NB는 파워-업 초기시의 즉, 이전의 "로우레벨"을 그대로 유지한다. 그리고, "하이레벨"의 제2 레지스터 값(reg2)에 궤환되는 트랜지스터(TN2)가 계속 "턴-온"되어 노드 NB는 "로우레벨"로 유지되고, 제2 레지스터 값(reg2)은 그 자신의 "하이레벨"을 그대로 유지한다. 따라서, 제2 레지스터(32)는 "하이레벨" 즉, "1"의 제2 레지스터 값(reg2)을 저장한다.
제3 레지스터(33)에 "1"이 저장되는 동작은 앞서 설명한 제2 레지스터(32)에 "1"이 저장되는 동작과 동일하므로, 설명의 중복을 피하고자 제3 레지스터(33)의 동작 설명을 생략하고자 한다. 제3 레지스터(33)에는 간단히, 전원전압(VCC)이 인가되기 전에 제3 퓨즈(FS3)가 절단된 상태에서 후기 파워-업 신호(PVCCH)의 "하이레벨"에 응답하여 "하이레벨" 즉, "1"의 제3 레지스터 값(reg3)이 저장된다.
제4 레지스터(34)에 "0"이 저장되는 동작은 앞서 설명한 제1 레지스터(31)에 "0"이 저장되는 동작과 동일하므로, 설명의 중복을 피하고자 제4 레지스터(34)의 동작 설명을 생략하고자 한다. 제4 레지스터(34)에는 간단히, 제4 퓨즈(FS4)가 절단되지 않은 상태에서 후기 파워-업 신호(PVCCH)의 "하이레벨"에 응답하여 "로우레벨" 즉, "0"의 제4 레지스터 값(reg4)이 저장된다.
따라서, 제1 내지 제4 레지스터들(31,32,33,34)에는 퓨즈들(FSi,i=1~4)의 절단 상태 또는 절단되지 않은 상태에 따라 후기 파워-업 신호(PVCCH)의 "하이레벨"에 응답하여 "0110"의 제1 내지 제4 레지스터 값(regi,i=1~4)이 저장된다.
이 후, 제1 내지 제4 레지스터 값(regi,i=1~4) 각각은 비교기(41,42,43,44)로 입력되어 레지스터(31,32,33,34)에 각각 대응되는 분주 신호(x4,x8,x16,x32)와 비교되는 데, 비교기들(41,42,43,44)은 부정 논리합 게이트들(G1,G2,G3,G4)로 구성된다.
제1 비교기(41)는 주기적으로 발생되는 4분주 신호(x4)에서 "0"의 제1 레지스터 값(reg1)과 매칭되는 구간, 부정 논리합 게이트(G1)의 출력이 "하이레벨"이 된다. 그외 구간에서는 부정 논리합 게이트(G1)의 출력이 "로우레벨"이 된다. 제2비교기(42)는 주기적으로 발생되는 8분주 신호(x8)에서 "1"의 제2 레지스터 값(reg2)과 매칭되는 구간, 부정 논리합 게이트(G2)의 출력이 "하이레벨"이 된다. 그외 구간에서는 부정 논리합 게이트(G2)의 출력이 "로우레벨"이 된다. 제3 비교기(43)는 주기적으로 발생되는 16분주 신호(x16)에서 "1"의 제3 레지스터 값(reg3)과 매칭되는 구간, 부정 논리합 게이트(G3)의 출력이 "하이레벨"이 된다. 그외 구간에서는 부정 논리합 게이트(G3)의 출력이 "로우레벨"이 된다. 제4 비교기(44)는 주기적으로 발생되는 32분주 신호(x32)에서 "0"의 제4 레지스터 값(reg4)과 매칭되는 구간, 부정 논리합 게이트(G4)의 출력이 "하이레벨"이 된다. 그외 구간에서는 부정 논리합 게이트(G4)의 출력이 "로우레벨"이 된다. 부정 논리합 게이트들(Gi,i=1~4)의 출력들은 이 후에 설명될 게이트 회로부(46)에서 리프레쉬 동작을 수행하는 리프레쉬 활성화 신호(SRFHP)를 발생한다.
게이트 회로부(46)는 비교기들(41,42,43,44)의 출력들 중에서 "0"의 제1 레지스터 값(reg1)과 매칭될 때의 4분주 신호(x4), "1"의 제2 레지스터 값(reg2)과 매될 때의 8분주 신호(x8), "1"의 제3 레지스터 값(reg3)과 매칭될 때의 16분주 신호(x16) 및 "0"의 제4 레지스터 값(reg4)과 매칭될 때의 32분주 신호(x32)가 동시에 만족되는 구간에서 4-입력 낸드 게이트(G5)의 출력이 "로우레벨"이 된다. "로우레벨"의 4-입력 낸드 게이트(G5)의 출력은 인버터(INV4)를 통하여 "하이레벨"의 리프레쉬 활성화 신호(SRFHP)가 발생되어 리프레쉬 동작을 수행한다.
반면, 게이트 회로부(46)는 레지스터(31,32,33,34)에 각각 대응되는 분주 신호(x4,x8,x16,x32)가 제1 내지 제4 레지스터 값 "0110"과 매칭되지 않는 구간에서는 "로우레벨"의 리프레쉬 활성화 신호(SRFHP)를 발생하는 데, 이 신호에 의하여 리프레쉬 동작이 정지된다. 이 후, 리프레쉬 활성화 신호(SRFHP)는 리프레쉬 리셋팅기(50)로 입력되어 리프레쉬 카운터(20, 도 1)를 리셋시키는 리프레쉬 리셋 신호(RESETB)를 발생한다.
도 4는 리프레쉬 리셋팅기를 나타내는 도면이다. 이를 참조하면, 리프레쉬 리셋팅기(50)는 리프레쉬 활성화 신호(SRFHP)를 입력으로 하는 직렬연결된 3단의 인버터들(INV_A,INV_B,INV_C), 인버터(INV_C)의 출력 및 리프레쉬 활성화 신호(SRFHP)를 입력으로 하는 노아(NOR) 게이트(G10) 및 노아 게이트(G10)의 출력을 수신하는 인버터(INV4)를 구비한다.
리프레쉬 활성화 신호(SRFHP)가 "하이레벨"에서 "로우레벨"로 천이하면, "로우레벨"의 리프레쉬 활성화 신호(SRFHP)는 노아 게이트(G10)의 한쪽 입력으로 제공되고 노아 게이트(G10)의 다른쪽 입력으로는 "로우레벨"의 리프레쉬 활성화 신호(SRFHP)가 3단의 인버터들(INV_A,INV_B,INV_C)을 통과해서 "하이레벨"이 되는 리프레쉬 활성화 신호(SRFHP)가 입력된다. 노아 게이트(G10)의 출력은 "로우레벨"의 리프레쉬 활성화 신호(SRFHP)가 3단의 인버터들(INV_A,INV_B,INV_C)을 통과하면서 지연되어 "하이레벨"로 되는 시간만큼의 펄스폭을 가지는 "하이레벨"이 된다. "하이레벨"의 노아 게이트(G10)의 출력은 인버터(INV4)를 통하여 소정의 펄스폭을 가지는 "로우레벨"의 리프레쉬 리셋 신호(RESETB)가 발생된다. "로우레벨"의 리프레쉬 리셋 신호(RESETB)는 리프레쉬 카운터(20, 도 2)로 입력되어 리프레쉬 인에이블 신호(CT_en)를 "로우레벨"로 비활성화시킨다. 그리하여, "로우레벨"로 비활성화인 리프레쉬 인에이블 신호(CT_en)는 분주기들(21,22,23,24,25)의 동작을 정지시켜 리프레쉬 카운터(20)가 초기화된다.
이와 같은 리프레쉬 제어 회로(도 1)의 동작을 타이밍도로 나타내면 도 5와 같다.
도 5를 참조하면, 리프레쉬 제어 회로(10)에는 리프레쉬 동작을 지시하는 리프레쉬 신호(PSELF)가 "하이레벨"인 동안에 그리고 리프레쉬 리셋 신호(RESETB)가 "하이레벨"인 구간에서, 발진기(미도시)로부터 클럭 신호(POSC)가 소정의 주기 예컨대, λ의 주기로 입력된다. 리프레쉬 카운터(20) 내 다수개의 분주기들(21,22,23,24,25)들이 활성화되어, 2분주 신호(x2), 4분주 신호(x4), 8분주 신호(x28), 16분주 신호(x16) 및 32분주 신호(x32)가 발생된다. 이 후, 레지스터들(31,32,33,34)에 저장된 값과, 예로서 "0110" 값과 각각의 레지스터(31,32,33,34)와 대응되는 각 분주 신호를 비교해서 동시에 매칭되는 구간에서 "하이레벨"의 리프레쉬 활성화 신호(SRFHP)를 발생한다.
다음에, "하이레벨"에서 "로우레벨"로 천이하는 리프레쉬 활성화 신호(SRFHP)에 응답하여 소정의 펄스폭을 갖는 "로우레벨"의 리프레쉬 리셋 신호(RESETB)가 발생된다. "로우레벨"의 리프레쉬 리셋 신호(RESETB)에 의하여 리프레쉬 카운터(20, 도 2) 내 분주기들(21,22,23,24,25)의 동작이 정지되고 리프레쉬 카운터(20)가 초기화된다.
계속하여, 리프레쉬 제어 회로(10)는 리프레쉬 리셋 신호(RESETB)가 "하이레벨"인 구간에서 리프레쉬 카운터(20) 내 다수개의 분주기들(21,22,23,24,25)이 다시 활성화되어 클럭 신호(POSC)를 분주하여 2분주 신호(x2), 4분주 신호(x4), 8분주 신호(x28), 16분주 신호(x16) 및 32분주 신호(x32)가 발생된다. 이 후, 레지스터들(31,32,33,34)에 저장된 값과, 예로서 "0110" 값과 각각의 레지스터(31,32,33,34)와 대응되는 각 분주 신호를 비교해서 동시에 매칭되는 구간에서 다시 "하이레벨"의 리프레쉬 활성화 신호(SRFHP)를 발생한다. 이러한 동작을 반복하여 리프레쉬 제어 회로는 소정의 주기를 갖는 리프레쉬 활성화 신호(SRFHP)를 발생하는 데, 리프레쉬 활성화 신호(SRFHP)는 클럭 신호(POSC)의 λ주기에 대하여 14λ의 주기를 갖는다.
따라서, 리프레쉬 활성화 신호(SRFHP)는 레지스터들(31,32,33,34)에 저장된 값에 따라 2λ, 4λ, 6λ, … , 32λ의 주기 즉, 16개의 주기들 중에서 어느 하나를 갖도록 설정된다. 본 실시예에서는 4개의 레지스터들(31,32,33,34)로 구성되는 예에 대하여 기술하였으나, 만약, 5개의 레지스터들로 구성된다면 리프레쉬 활성화 신호(SRFHP)는 λ, 2λ, 3λ, … , 32λ의 주기 즉, 32개의 주기들 중에서 선택되는 어느 하나의 주기를 가지도록 설정될 수도 있다. 이는 종래의 클럭 주기 λ에 대하여 2의 승수배의 분주율을 가지는 즉, x2, x4, x8, x16 …의 분주 신호들을 리프레쉬 사이클로 사용하는 것에 비하여 레지스터의 저장값에 따라 클럭 주기 λ에 대하여 x1, x2, x3, x4, …로 발생되도록 설정되는 리프레쉬 활성화 신호를 리프레쉬 사이클로 하기 때문에, 리프레쉬 사이클 선택시 선택폭이 넓어 리프레쉬 사이클을 용이하게 조정할 수 있다는 잇점을 의미한다.
앞에서, 본 발명의 리프레쉬 활성화 신호의 리프레쉬 사이클을 조정하는 예가 기술되었는 데, 이 예는 리프레쉬 동작을 위한 특정한 리프레쉬 사이클을 설정하는 것이다. 여기에 제시된 정보와 예로부터, 외부로부터 수신되는 클럭 신호의 주기에 대하여 소정의 분주율을 갖는 카운터 신호를 갖는 카운터 회로에 있어서, 카운터 회로는 카운터 회로 내 내장되는 레지스터의 저장값에 따라 분주율을 조정할 수 있다는 것은 명백하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 리프레쉬 제어 회로에 의하면, 종래의 클럭 주기 λ에 대하여 2의 승수배의 분주율을 가지는 즉, x2, x4, x8, x16, …의 분주 신호들을 리프레쉬 사이클로 사용하는 것에 비하여 레지스터의 저장값에 따라 클럭 주기 λ에 대하여 x1, x2, x3, x4, …로 발생되도록 설정되는 리프레쉬 활성화 신호를 리프레쉬 사이클로 하기 때문에 리프레쉬 사이클 선택시 선택폭이 넓어 리프레쉬 사이클을 용이하게 조정할 수 있다.
또한, 클럭 신호에 대하여 소정의 분주율을 갖는 카운터 신호를 발생하는 카운터 회로는 리프레쉬 활성화 신호 발생기 내에 저장되는 레지스터값에 의하여 분주율을 조정할 수도 있다.
Claims (9)
- 클럭 신호를 수신하여 상기 클럭 신호에 대해 소정의 분주율을 갖는 카운터 신호를 제공하는 카운터 회로에 있어서,상기 클럭 신호를 분할하여 다수개의 분주 신호들을 발생하는 분주기;상기 분주율을 선정하는 레지스터; 및상기 분주 신호들을 수신하여 상기 레지스터의 저장값과 매칭되는 구간들에서 발생되어 상기 분주율을 가지는 상기 카운터 신호들을 제공하는 카운터 신호 발생기를 구비하고,상기 레지스터는소정의 퓨즈를 가지고 상기 퓨즈가 절단 상태인지 아닌지에 의하여 상기 분주율이 결정되는 것을 특징으로 하는 카운터 회로.
- 삭제
- 제1 항에 있어서, 상기 카운터 회로는상기 분주기의 동작을 억제하여 상기 분주기의 동작을 초기화시키는 카운터 리셋 회로를 더 구비하는 것을 특징으로 하는 카운터 회로.
- 행과 열로 배열되는 복수개의 메모리 셀들로 구성되는 메모리 블락을 가지며, 일정한 시간마다 상기 메모리 셀에 저장된 데이터를 리프레쉬하도록 리프레쉬 사이클을 조정하는 리프레쉬 제어 회로를 구비한 동적 메모리 장치에 있어서, 상기 리프레쉬 제어 회로는상기 리프레쉬를 지시하는 리프레쉬 신호에 응답하고 클럭 신호를 분할하여 다수개의 분주 신호들을 발생하는 리프레쉬 카운터; 및상기 분주 신호들을 수신하여 상기 리프레쉬 사이클을 선정하는 레지스터의 저장값에 의하여 상기 리프레쉬 사이클에 해당하며 상기 메모리 셀을 선택하는 리프레쉬 활성화 신호를 발생하는 리프레쉬 활성화 신호 발생기를 구비하고,상기 레지스터는소정의 퓨즈를 가지고 상기 퓨즈가 절단 상태인지 아닌지에 의하여 상기 레지스터의 저장값이 결정되는 것을 특징으로 하는 리프레쉬 제어 회로.
- 삭제
- 제4 항에 있어서, 상기 리프레쉬 활성화 신호 발생기는상기 레지스터의 저장값과 매칭되는 상기 분주 신호들의 구간에서 상기 리프레쉬 활성화 신호를 발생하는 것을 특징으로 하는 리프레쉬 제어 회로.
- 제4 항에 있어서, 상기 리프레쉬 회로는상기 리프레쉬 카운터의 동작을 억제하고 상기 리프레쉬 카운터를 초기화시키는 리프레쉬 리셋 신호를 발생하는 리프레쉬 리셋팅기를 더 구비하는 것을 특징으로 하는 리프레쉬 제어 회로.
- 행과 열로 배열되는 복수개의 메모리 셀들로 구성되는 메모리 블락을 가지며, 일정 시간마다 상기 메모리 셀에 저장된 데이터를 리프레쉬하는 동적 메모리 장치의 리프레쉬 방법에 있어서,상기 리프레쉬 동작을 지시하는 리프레쉬 신호에 응답하여 클럭 신호에 대하여 소정의 분주율들을 갖는 다수개의 분주 신호들을 발생하는 리프레쉬 카운터를 활성화시키는 제1 단계;상기 분주 신호들을 수신하고 상기 리프레쉬 수행에 필요한 리프레쉬 사이클을 선정하는 레지스터의 저장값과 비교하여 상기 저장값과 매칭되는 구간에서 상기 리프레쉬 동작을 수행하는 리프레쉬 활성화 신호를 발생하는 제2 단계; 및상기 리프레쉬 활성화 신호에 응답하여 소정의 펄스폭을 갖는 리프레쉬 리셋 신호가 발생되어 상기 리프레쉬 카운터를 초기화시키는 제3 단계를 구비하며,상기 제1 내지 제3 단계를 반복 수행하여 상기 리프레쉬 사이클을 갖는 리프레쉬 활성화 신호에 의하여 상기 리프레쉬를 수행하는 것을 특징으로 하는 동적 메모리 장치의 리프레쉬 방법.
- 제8 항에 있어서, 상기 레지스터는소정의 퓨즈를 가지고 상기 퓨즈가 절단 상태인지 아닌지에 의하여 상기 레지스터의 저장값이 결정되는 것을 특징으로 하는 동적 메모리 장치의 리프레쉬 방법.
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