JPH07244984A

JPH07244984A - 半導体集積回路装置

Info

Publication number: JPH07244984A
Application number: JP6034968A
Authority: JP
Inventors: Taisuke Shimoyama; 泰典下山; Junichi Okamura; 淳一岡村
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1994-03-04
Filing date: 1994-03-04
Publication date: 1995-09-19

Abstract

(57)【要約】【目的】この発明は、集積回路が含む機能の制御に用い
られる信号の発生周期を、より細かく設定できる半導体
集積回路装置を提供しようとするものである。【構成】基本クロック信号VSRINGを分周する分周器６-0
と、分周器６-0の出力信号C0を分周する分周器６-1、同
様に信号C1を分周する分周器６-2、同様に信号C2を分周
する分周器６-3、信号C3から、これと同一周期のパルス
信号SET 、パルス信号SELFを生成するリフレッシュ周期
決定回路８を有する。さらに分周器６-0〜６-3が有する
出力信号リセット機能の活性、非活性を決定する信号BP
D1〜BPD4を出力するプログラム回路４を有する。この構
成であると、信号BPD1〜BPD4の入力状態によって、分周
器６-0〜６-3の出力信号がリセットされる時期を、信号
VSRINGの周期の整数倍となる時期毎に設定できる。この
ため、信号C3の発生周期と同一周期であるパルス信号SE
LFは、基本周期の整数倍に変えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
係わり、特に集積回路の特定機能の周期制御に用いられ
る信号の周期を、可変に設定できる半導体集積回路装置
に関する。

【０００２】

【従来の技術】一般に、大規模集積回路（ＬＳＩ）など
の半導体メモリ、特にダイナミック型ＲＡＭ（以下ＤＲ
ＡＭと称す）など、１トランジスタ／１キャパシタを基
本単位とするセル構成を持つメモリでは、そのメモリセ
ルの構造上、電荷のリークがあるため、セル内のデータ
を保持するためにデ−タリフレッシュ動作が必要であ
る。

【０００３】デ−タリフレッシュ動作には、例えばリフ
レッシュコントローラなどメモリ外部にある制御装置に
より、制御されるリフレッシュ（例えばＲＡＳオンリ−
リフレッシュ：RAS ONLY REFRESH、ＣＡＳビフォアＲＡ
Ｓリフレッシュ：CAS BEFORERAS REFRESH、ヒドンリフ
レッシュ：HIDDEN REFRESHなど）と、メモリ内部で自動
的に行わせるセルフリフレッシュの２通りがある。

【０００４】図15は、外部の制御装置によりデ−タリフ
レッシュを行う方式のうち、ＲＡＳオンリ−リフレッシ
ュを示すタイミングチャ−トである。ＲＡＳオンリ−リ
フレッシュは、基本的にＢＲＡＳ｛先頭のＢは反転信号
を示す。尚、図中では参照符号の上部に“−”（バ−）
を付す｝信号だけを入力して、デ−タのリフレッシュを
行うものである。

【０００５】即ち、図15に示すように、デ−タリフレッ
シュすべきロウに対応したロウアドレスＡａＲ〜ＡｃＲ
を、外部ＢＲＡＳのトグリングに同期させて順次、メモ
リ内部にとりこむ。そして、これらのロウアドレスＡａ
Ｒ〜ＡｃＲに対応した、図示せぬワード線を活性化させ
る。続いてビット線対間に接続されたセンスアンプを活
性化させることでビット線対に表れているセルデ−タを
増幅させ、メモリセルにデ−タを、再度書き込む。

【０００６】これに対して、セルフリフレッシュは、基
本的にリフレッシュ信号を印加している間、ＤＲＡＭチ
ップ内に設けられたアドレスカウンタを順次、自動的に
カウントアップさせてデ−タのリフレッシュを行う。

【０００７】図16は、セルフリフレッシュのうち、ＣＡ
ＳビフォアＲＡＳのタイミングにより、リフレッシュを
行う方式を示すタイミングチャ−トである。

【０００８】図16に示すように、ＣＡＳビフォアＲＡＳ
のタイミングでクロックを設定し、一定時間この状態を
保持することで、自動的にＤＲＡＭチップの内部でリフ
レッシュ動作を行う。ＤＲＡＭチップの内部では、内部
ＲＡＳに相当する信号（ＲＩＮＴ）をリフレッシュ用タ
イマーで規定される時間に同期させて動作させ、その際
に発生されるリフレッシュアドレスに相当するワード線
を活性化し、その後センスアンプを活性化させることで
ビット線対に表れているセルデ−タを増幅させ、メモリ
セルにデ−タを、再度書き込む。

【０００９】このようなセルフリフレッシュ機能を有す
るＤＲＡＭにおいて、従来、リフレッシュ周期を、チッ
プの内部に設けられたプログラム回路により、様々に設
定できるものがある。

【００１０】図17は、この種のＤＲＡＭにおける従来の
セルフリフレッシュ信号発生回路のブロック図である。

【００１１】図17に示すように、セルフリフレッシュ信
号発生回路１０３は、四個の分周器１０６-0〜１０６-3
が直列に接続されたタイマカウンタ回路１０７と、リフ
レッシュ周期決定回路１０８との二つから構成されてい
る。タイマカウンタ回路１０７および発生回路１０８は
それぞれ、図示せぬリフレッシュコントロ−ラから発生
された活性化信号ＢＳＴＲＧが入力されることで活性化
される。

【００１２】タイマカウンタ回路１０７の初段の分周器
１０６-1には、図示せぬ発振回路から発生された基本周
期信号ＶＳＲＩＮＧとその反転信号ＢＶＳＲＩＮＧが入
力される。各分周器１０６-1〜１０６-3からの出力Ｃ₀
〜Ｃ₃はそれぞれ、決定回路１０８に入力される。

【００１３】また、リフレッシュ周期をプログラムする
ためのプログラム回路１０４がある。このプログラム回
路１０４は、発生回路１０８などと同様、活性化信号Ｂ
ＳＴＲＧが入力されることで活性化される。プログラム
回路１０４の内部には、図18に示すように、ヒュ−ズ１
１０-1、１１０-2がそれぞれ設けられており、これらヒ
ュ−ズ１１０-1、１１０-2を選択して切断することによ
り、ヒュ−ズブロ−デ−タ信号ＰＤ１、ＢＰＤ１、ＰＤ
２、ＢＰＤ２を発生させる。これらヒュ−ズブロ−デ−
タ信号ＰＤ１、ＢＰＤ１、ＰＤ２、ＢＰＤ２からは信号
の組み合わせが四種類得られ、これら四種類の組み合わ
せうち、いずれか一つが決定回路１０８に入力される。
そして、決定回路１０８は、入力された組み合わせ信号
に基いて、あるリフレッシュ周期を選択し、その選択さ
れた周期で、セルフリフレッシュ信号ＳＥＬＦを出力す
る。

【００１４】図19は、図17に示す分周器１０６の回路図
である。

【００１５】タイマカウンタ回路１０７は、図19に示す
分周器を四個有している。これら各分周器の出力Ｃ₀〜
Ｃ₃の出力波形を、図20に示す。図20に示すように、初
段の分周器１０６-1が出力するＣ₀の周期Ｔ₀は、ＶＳ
ＲＩＮＧの周期、即ち基本周期Ｔの２¹倍、同様に第二
段の出力Ｃ₁の周期Ｔ₁は基本周期Ｔの２²倍、第三段
の出力Ｃ₂の周期Ｔ₁は基本周期Ｔの２³倍、第四段の
出力Ｃ₃の周期Ｔ₃は基本周期Ｔの２⁴倍である。

【００１６】図21は、図17に示す決定回路の回路図であ
る。

【００１７】決定回路１０８は、上記四種類の組み合わ
せ信号に応じて、その入力段に四個のＮＡＮＤゲ−ト１
１１-1〜１１１-4を有している。ＮＡＮＤゲ−ト１１１
-1〜１１１-4はそれぞれ三入力型であり、一つの入力
に、各分周器からの出力Ｃ0 〜Ｃ3 が供給される。決定
回路１０８は、四種類の組み合わせ信号のいずれか一つ
に基いて、セルフリフレッシュ周期として、上記出力Ｃ
₀〜Ｃ₃のいずれか一つを選択する。

【００１８】

【発明が解決しようとする課題】ＤＲＡＭなどのような
セル構造をもつメモリでは、リフレッシュ動作は必要不
可欠である。

【００１９】図22は、セルフリフレッシュ周期の決定方
法を説明するための図である。図22の横軸は、時間の経
過を示している。また、同図中、参照符号Ｔは基本周期
を示しており、参照符号Ｔａ，Ｔｂ，Ｔｃ，Ｔｄはそれ
ぞれ、基本周期Ｔを直列に繋いだ分周器により生成され
た周期を示している。

【００２０】ここで最もデータの保持特性が悪いセルが
不良となる時間（ポーズ時間）がＡ点に相当するＤＲＡ
Ｍと、同様にＢ点に相当するＤＲＡＭとの二個のＤＲＡ
Ｍを仮定する。

【００２１】デ−タのリフレッシュは、図中、参照符号
ｔＡおよびｔＢにより示されるポーズ時間よりも、短い
周期で行う必要がある。従って、Ａ点やＢ点のポーズ特
性をもつデバイスはいずれも、周期Ｔｃ、即ち基本周期
Ｔの２²倍（４倍）の周期でリフレッシュを行わなけれ
ばならない。即ち、Ａ点やＢ点のポーズ特性をもつデバ
イスはともに、周期Ｔｄ、即ち基本周期Ｔの２³倍（８
倍）の時間は、電荷を保持できない。

【００２２】もし、リフレッシュ周期を、基本周期の２
のベキ乗倍でなく、整数倍で決定できるならば、Ｂ点の
デバイスは、基本周期Ｔの６倍程度の周期でリフレッシ
ュを行うことが可能である。

【００２３】リフレッシュ周期は、基本周期の４倍より
も６倍、というように可能な限り長く設定されることが
望ましい。単位時間当たりのリフレッシュ回数が低減
し、必然的にリフレッシュ電流が減少するからである。
全てのセルのポ−ズ特性が一様に優れ、リフレッシュ周
期を長くでき、消費電力を小さくできたＤＲＡＭは、一
般にロ−パワ−バ−ジョン品と呼ばれている。従来の方
式では、リフレッシュサイクルが、基本周期が２のベキ
乗倍にしか設定できないため、上記ロ−パワ−バ−ジョ
ン品の収率は低く、希少品となっている。

【００２４】この発明は上記事情を考慮してなされたも
ので、その目的は、集積回路装置が含む機能の動作制御
に用いられる信号の発生周期を、より細かく設定できる
半導体集積回路装置を提供することにある。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置では、集積回路
部と、基本クロック信号が入力され、この基本クロック
信号を分周する第１の分周手段と、前記第１の分周手段
の出力信号が入力され、この出力信号を分周する第２の
分周手段と、前記第１、第２の分周手段がそれぞれ含む
リセット機能の、活性および非活性の組み合わせ中か
ら、選ばれた組み合わせがプログラムされるプログラム
手段と、前記第２の分周手段の出力信号に応じ、前記第
１、第２の分周手段をリセットさせるための第１の信
号、並びに集積回路部が含む機能の周期制御に用いられ
る第２の信号を生成する生成手段とを具備する。そし
て、前記第１、第２の信号の発生周期が、前記プログラ
ム手段にプログラムされた、前記第１、第２の分周手段
がそれぞれ含むリセット機能の活性および非活性の組み
合わせに応じて、変えられることを特徴としている。

【００２６】

【作用】上記構成の半導体集積回路装置であると、前記
第１、第２の分周手段がそれぞれ含むリセット機能の、
活性および非活性の組み合わせ中から、選ばれた組み合
わせがプログラムされることで、前記第１、第２の分周
手段のリセット時期を変えることができる。前記第１の
第２の分周手段のリセット時期を変えると、前記第２の
分周手段の出力信号の発生周期が変わる。このように、
前記第１、第２の分周手段がリセットされる時期を変え
ることで、生成手段が生成する、特に第２の信号の発生
周期を、より細かく設定することが可能となる。

【００２７】また、第２の信号を、ダイナミック型ＲＡ
Ｍのデ−タのセルフリフレッシュの周期制御に用いれ
ば、セルフリフレッシュの周期を、４倍、８倍、１６倍
というように２のベキ乗倍でなく、５倍、６倍、７倍、
８倍、さらには９倍、１０倍というように、基本クロッ
ク信号の周期の整数倍に設定することができる。このこ
とから、デ−タ保持特性の低いセルのデ−タ保持時間
（ポーズ特性）に極めて近い時間に、セルフリフレッシ
ュ周期を決定させることが可能となる。そして、今ま
で、設定可能な周期が、基本クロック信号周期の２のベ
キ乗倍であったために、ロ−パワ−バ−ジョン品として
製品化できなかったメモリでも、セルフリフレッシュの
周期を、基本クロック信号周期の整数倍に設定できるよ
うになることから、ロ−パワ−バ−ジョン品として製品
化することが可能となる。

【００２８】

【実施例】以下、本発明の実施例を図面を参照して説明
する。この説明において、全図にわたり、同一の部分に
ついては同一の参照符号を付し、重複する説明は避ける
ことにする。

【００２９】図９は、この発明の一実施例に係るＤＲＡ
Ｍの概略的なブロック図である。

【００３０】図９に示すように、この発明の一実施例に
係るＤＲＡＭでは、そのチップ中に、メモリセルからデ
ータが消失する前に再度デ−タを書き込むリフレッシュ
動作を実行させる、セルフリフレッシュ回路１が含まれ
ている。

【００３１】図10は、図９に示すセルフリフレッシュ回
路１のブロック図である。

【００３２】図10に示すように、セルフリフレッシュ回
路１には、基本クロック信号ＶＳＲＩＮＧ、その反転信
号ＢＶＳＲＩＮＧ（先頭のＢは反転信号を示す）を発振
する発振器２、基本クロック信号ＶＳＲＩＮＧ、ＢＶＳ
ＲＩＮＧの周期をＴとした時、その整数倍の周期Ｔ_REを
有するセルフリフレッシュ信号ＳＥＬＦを発生させるセ
ルフリフレッシュ信号発生回路３、セルフリフレッシュ
周期をプログラムするためのプログラム回路４、セルフ
リフレッシュモードの検知、並びに内部ＲＡＳに相当す
る信号ＲＩＮＴを制御するための信号ＳＲＥＱ、信号Ｂ
ＳＥＮＢなどの出力など、セルフリフレッシュ動作の一
連の制御を行うためのリフレッシュコントロ−ラ５とが
含まれている。

【００３３】図11は、図10に示すリフレッシュコントロ
ーラ５の回路図である。

【００３４】図11に示すように、リフレッシュコントロ
ーラ５は、ＣＡＳビフォアＲＡＳのタイミングを検知す
るための信号（ロウ系の信号ＢＲＥＸＴ，カラム系の信
号ＣＩＮＴ）が入力され、発振器２の発振を開始させる
開始指示信号ＢＳＴＲＧを出力する。尚、この開始指示
信号ＢＳＴＲＧは、図７に示すように発振器２、発生回
路３、プログラム回路４にそれぞれ入力される。

【００３５】図12は、図10に示す発振器２の回路図であ
る。

【００３６】図12に示すように、発振器２は、奇数段
（この例では三段）のインバータをリング状に接続した
リングオシレ−タからなる。

【００３７】図13は、図９に示すＲＡＳバッファの、セ
ルフリフレッシュに関する部分の回路図である。

【００３８】図13に示すように、ＲＡＳバッファにはチ
ップ外部から入力された信号ＢＲＡＳ、コントロ−ラ５
から出力された信号ＢＳＥＮＢ、並びに信号ＳＲＥＱが
入力され、内部ＲＡＳに相当する信号ＲＩＮＴ、並びに
信号ＢＲＥＸＴを出力する。信号ＲＩＮＴは、信号ＳＲ
ＥＱによってトグリングされる。これにより、チップ内
でリフレッシュ動作を自動的に行わせる。

【００３９】図14は、図９に示すＣＡＳバッファの、セ
ルフリフレッシュに関する部分の回路図である。

【００４０】図14に示すように、ＣＡＳバッファは、チ
ップ外部ＣＡＳから入力された信号により、内部ＣＡＳ
に相当する信号ＣＩＮＴを生成させ、この信号によりカ
ラム系回路を動作させると共に、前述したコントロ−ラ
５に入力し、セルフリフレッシュ動作の検知を行う。

【００４１】図１は、図10に示すセルフリフレッシュ回
路１のより詳細な構成を示すブロック図である。

【００４２】図１に示すように、セルフリフレッシュ信
号発生回路３には、複数の分周器６-0〜６-3が直列に接
続されてなり、基本周期信号ＶＳＲＩＮＧを、所定の周
期の信号に変換するタイマカウンタ回路７と、リフレッ
シュ周期決定回路８との二つの主要な回路が含まれてい
る。これら回路のうち、決定回路８は、図７に示したリ
フレッシュコントロ−ラ５から発生された発振開始制御
信号ＢＳＴＲＧが入力されることで活性化される。

【００４３】また、タイマカウンタ回路７の初段の分周
器６-0には、図７に示した発振回路２から発生された基
本クロック信号ＶＳＲＩＮＧ、ＢＶＳＲＩＮＧが入力さ
れる。分周器６-0の出力信号Ｃ₀、ＢＣ₀は、第２段の
分周器６-1に入力される。分周器６-1の出力信号Ｃ₁、
ＢＣ₁は、第３段の分周器６-2に入力される。分周器６
-2の出力信号Ｃ₂、ＢＣ₂は、第４段の分周器６-3に入
力される。分周器６-3の出力信号Ｃ₃は、リフレッシュ
周期決定回路８に入力される。決定回路８は、各分周器
６-0〜６-3をリセットさせるための、リセット信号ＳＥ
Ｔを供給するとともに、決定されたリフレッシュ周期を
持つセルフリフレッシュ信号ＳＥＬＦを出力する。

【００４４】信号ＳＥＬＦは、リフレッシュコントロー
ラ５に入力され、ここから出力されるセルフリフレッシ
ュ要求パルス信号ＳＲＥＱが、ＲＡＳバッファに入力さ
れる。この信号ＳＲＥＱから生成されるのが、上記外部
ＲＡＳに相当する信号ＲＩＮＴであり、信号ＲＩＮＴが
信号ＳＲＥＱに同期してトグリングすることにより、Ｒ
ＯＷ系回路が動作し、セルフリフレッシュが行われる。

【００４５】図２は、図１に示すプログラム回路４の回
路図である。

【００４６】また、プログラム回路４は、決定回路８と
同様、開始指示信号ＢＳＴＲＧが入力されることで活性
化される。プログラム回路４は、図２に示すように、４
つのヒュ−ズプログラム回路９-1〜９-4を含んでいる。
ヒュ−ズプログラム回路９-1〜９-4は各々、一つづつの
ヒュ−ズ１０-1〜１０-4を有している。ヒュ−ズ１０が
切断されると、ヒュ−ズプログラム回路９から出力され
る信号ＢＰＤは、開始指示信号ＢＳＴＲＧのレベルが
“Ｈ”および“Ｌ”のいずれの時でも、常に“Ｌ”レベ
ルとされる。図中、破線枠により示されるラッチ回路
が、その出力を常に“Ｌ”レベルとするように信号をラ
ッチするためである。また、ヒュ−ズ１０が切断されな
ければ、その信号ＢＰＤは、開始指示信号ＢＳＴＲＧの
レベルが“Ｈ”の時に“Ｌ”レベルとされ、一方、開始
指示信号ＢＳＴＲＧのレベルが“Ｌ”の時に“Ｈ”レベ
ルとされる。

【００４７】このように、ヒュ−ズ１０-1〜１０-4の切
断／非切断により、ヒュ−ズブロ−デ−タ信号ＢＰＤ
１、ＢＰＤ２、ＢＰＤ３、ＢＰＤ４の信号レベルが決め
られる。これらヒュ−ズブロ−デ−タ信号ＢＰＤ１〜Ｂ
ＰＤ４からは信号の組み合わせが１６種類得られる。こ
れら１６種類の組み合わせうち、いずれか一つの組み合
わせが、設定すべきセルフリフレッシュ周期に応じて選
択される。そして、ヒュ−ズブロ−デ−タ信号ＢＰＤ１
〜ＢＰＤ４は各々、図１に示す分周器６-0〜６-3へ入力
される。また、ヒュ−ズブロ−デ−タ信号ＢＰＤ１〜Ｂ
ＰＤ４は、分周器６-0〜６-3がそれぞれ含む出力信号リ
セット機能の、活性および非活性を決定する。

【００４８】図３は、図１に示す分周器６の回路図であ
る。

【００４９】タイマカウンタ回路７は、図３に示す分周
器６を四個有している。

【００５０】図３に示すように、分周器６は、基本的に
バイナリカウンタであり、入力信号の立ち上がり（アッ
プエッジ）で、その出力信号のレベルを反転させる。分
周器６は、クロックドインバ−タ１５-1〜１５-4を有し
ており、これらクロックドインバ−タ１５-1〜１５-4の
クロック入力端子には、前段の分周器の出力信号Ｃｎ、
ＢＣｎ（初段の分周器６-1においては基本クロック信号
ＶＳＲＩＮＧ、ＢＶＳＲＩＧ）が入力される。クロック
ドインバ−タ１５-1と１５-2のクロック入力を正相とし
た時、クロックドインバ−タ１５-3と１５-4のクロック
入力は逆相である。

【００５１】また、分周器６は、二つの二入力型ＡＮＤ
ゲ−ト１６-1、１７-1と、これらＡＮＤゲ−トの出力が
それぞれ入力された二入力型ＮＯＲゲ−ト１８-1とから
なる第１のゲ−ト回路１９-1と、二つの二入力型ＡＮＤ
ゲ−ト１６-2、１７-2と、これらＡＮＤゲ−トの出力が
それぞれ入力された二入力型ＮＯＲゲ−ト１８-2とから
なる第２のゲ−ト回路１９-2とを有している。

【００５２】ＡＮＤゲ−ト１６-1には、セット信号ＳＥ
Ｔおよびヒュ−ズブロ−デ−タ信号ＢＰＤｎがそれぞれ
入力され、ＡＮＤゲ−ト１６-2には、セット信号ＳＥＴ
およびヒュ−ズブロ−デ−タ信号ＢＰＤｎの反転信号が
それぞれ入力される。また、ＡＮＤゲ−ト１７-1には、
セット信号ＳＥＴの反転およびクロックドインバ−タ１
５-1の出力（正相駆動時）もしくはクロックドインバ−
タ１５-3の出力（逆相駆動時）がそれぞれ入力され、Ａ
ＮＤゲ−ト１７-2には、セット信号ＳＥＴの反転および
クロックドインバ−タ１５-2の出力（正相駆動時）もし
くはクロックドインバ−タ１５-4の出力（逆相駆動時）
がそれぞれ入力される。

【００５３】ＯＲゲ−ト１８-1の出力はクロックドイン
バ−タ１５-1に入力され、このクロックドインバ−タ１
５-1の出力はＮＡＮＤゲ−ト１７-1およびクロックドイ
ンバ−タ１５-2に入力される。また、ＯＲゲ−ト１８-2
の出力はクロックドインバ−タ１５-3および１５-4、並
びにインバ−タ２０に入力される。インバ−タ２０の出
力はＢＣｎである。

【００５４】分周器６には、前段の分周器の出力信号Ｃ
ｎ、ＢＣｎだけでなく、リフレッシュ周期決定のための
ヒュ−ズブロ−デ−タ信号ＢＰＤｎ、および分周器６を
リセットするための信号ＳＥＴが入力されている。そし
て、ヒュ−ズブロ−デ−タ信号ＢＰＤｎを所定の値に設
定することで、分周器６-0〜６-4がそれぞれ含むリセッ
ト機能の、活性および非活性が決定される。ＡＮＤゲ−
ト１６-2には、信号ＳＥＴと、ヒュ−ズブロ−デ−タ信
号ＢＰＤｎの反転信号が入力されている。これらの信号
がともに“Ｈ”となった時、ＮＯＲゲ−ト１８-2の出力
信号は、強制的に“Ｌ”レベルとされる。即ち、分周器
６の出力信号のレベルを、強制的に反転させ、リセット
する。

【００５５】図４は、図１に示すリフレッシュ周期決定
回路８の回路図である。

【００５６】決定回路８には、最終段の分周器６-3の出
力信号Ｃ₃の反転信号ＢＣ₃が入力される。この信号Ｂ
Ｃ₃が“Ｈ”レベルから“Ｌ”レベルに立ち下がった
時、ＮＡＮＤゲ−ト２１の入力信号レベルが一時期だ
け、ともに“Ｈ”レベルとなり、その出力信号レベルを
“Ｌ”レベルに反転させる。これによって、決定回路８
からは、信号ＢＣ₃の立ち下がり（ダウンエッジ）に同
期したパルス信号、即ちセルフリフレッシュ信号ＳＥＬ
Ｆが生成される。

【００５７】また、信号ＢＳＴＲＧが入力される。この
信号ＢＳＴＲＧが“Ｈ”レベルから“Ｌ”レベルに立ち
下がった時、ＮＡＮＤゲ−ト２２の入力信号レベルが一
時期だけ、ともに“Ｈ”レベルとなり、その出力信号レ
ベルを“Ｌ”レベルに反転させる。これによって、決定
回路８からは、信号ＢＳＴＲＧの立ち下がり（ダウンエ
ッジ）に同期したパルス信号、即ち信号ＳＥＴが生成さ
れる。

【００５８】さらに、ＮＡＮＤゲ−ト２１の出力および
ＮＡＮＤゲ−ト２２の出力はともに、インバ−タを介し
てＮＯＲゲ−ト２３に入力される。

【００５９】図５は、図３に示す分周器６の出力波形を
示す波形図で、（ａ）図は出力Ｃ₃の周期Ｔ₃が基本周
期Ｔの１倍となる例、（ｂ）図は同様に２倍となる例、
（ｃ）図は同様に３倍となる例、（ｄ）図は同様に４倍
となる例である。

【００６０】尚、セルフリフレッシュ信号ＳＥＬＦ、並
びに信号ＳＥＴの周期はそれぞれ、上述したように出力
Ｃ₃の周期Ｔ₃と同一となる。

【００６１】図５（ａ）に示すように、出力Ｃ₃の周期
Ｔ₃を基本周期Ｔの１倍とするには、図２に示したヒュ
−ズ１０-1〜１０-4を全てブロ−し、信号ＢＰＤ１〜Ｂ
ＰＤ４がいずれも、“Ｌ”レベルとなるようにする。こ
れにより、分周器６-0〜６-3の全てにおいて、その出力
信号を、信号ＳＥＴの入力によってリセットさせる機能
が活性化される。そして、基本周期Ｔと同じ周期Ｔ_REを
持つ信号ＳＥＬＦ、並びに信号ＳＥＴが生成される。

【００６２】また、図５（ｂ）に示すように出力Ｃ₃の
周期Ｔ₃を基本周期Ｔの２倍とするには、図２に示した
ヒュ−ズ１０-1はブロ−せず、他は全てブロ−する。こ
れにより、信号ＢＰＤ１のみが“Ｈ”レベルを出力で
き、他は“Ｌ”レベルのみの出力となる。よって、分周
器６-1〜６-3が、その出力信号をリセットさせる機能を
活性化される。このように、初段の分周器６-0のリセッ
ト機能を非活性とすることで、リセットがかかる周期
を、基本周期Ｔの一周期分遅らせることができる。よっ
て、出力Ｃ₃の周期Ｔ₃を基本周期Ｔの２倍とすること
ができる。

【００６３】後は、図５（ｃ）〜（ｄ）に示すように、
リセット時期を、基本周期Ｔの一周期分ずつ遅らせるよ
うにプログラムすることで、この実施例では、基本周期
Ｔの１倍から１６倍までの間で、基本周期Ｔの整数倍と
なるようにセルフリフレッシュ周期Ｔ_REを設定すること
ができる。

【００６４】図６（ａ）〜（ｄ）にはそれぞれ、図５か
ら引き続いて、出力Ｃ₃の周期Ｔ₃が基本周期Ｔの５
倍、６倍、７倍、８倍となる例の波形図が示されてい
る。また、図７（ａ）、（ｂ）には、図６から引き続い
て、出力Ｃ₃の周期Ｔ₃が基本周期Ｔの９倍と１６倍と
なる例の波形図が示されている。尚、１０倍から１５倍
までの例は省略するが、上記のようにリセット時期を、
基本周期Ｔの一周期分ずつ遅らせれば良い。図８には、
設定周期とブロ−するヒュ−ズとの関係が示されてい
る。図８において、“１”はヒュ−ズ切断、“０”はヒ
ュ−ズ非切断を示している。

【００６５】このように、この発明に係るＤＲＡＭが具
備するセルフリフレッシュ信号発生回路からは、その分
周器６…それぞれに、前段の分周器の出力信号のみなら
ず、ヒュ−ズブロ−デ−タ信号ＢＰＤの入力によって、
分周器６が有する出力信号の強制的なリセット機能を、
活性、非活性のいずれかを選択することができる。この
ためにヒュ−ズブロ−デ−タ信号ＢＰＤを所定の値に決
め、この信号を分周器６に入力することにより、基本周
期Ｔの整数倍の信号ＳＥＬＦの生成が可能になる。この
生成された整数倍の信号ＳＥＬＦから内部ＲＡＳに相当
する信号ＲＩＮＴが生成され、この信号ＲＩＮＴをトグ
リングさせて、チップ内のリフレッシュ動作を自動的に
行わせる。

【００６６】また、上記一実施例に係るＤＲＡＭである
と、セルフリフレッシュ周期が、チップ内の基本周期Ｔ
に対し、その整数倍に設定することが可能となるため
に、次のような効果が得られる。

【００６７】メモリセルのポーズ特性がチップ間でばら
ついていたとしても、チップ毎にそのポーズ特性に最適
なリフレッシュ時間を設定できる。例えばセルの一つ
に、基本周期の６倍に相当する時間で電荷を消失するも
のを包含したＤＲＡＭチップがあると仮定する。このＤ
ＲＡＭチップは、基本周期の２のベキ乗倍しかリフレッ
シュ周期を設定できない従来では、リフレッシュ周期を
基本周期Ｔの２²倍（４倍）とする他、救済することが
できなかった。

【００６８】これに対し、上記一実施例に係るＤＲＡＭ
では、リフレッシュ周期を、基本周期Ｔの６倍とするこ
とで、上記ＤＲＡＭチップを救済することができる。リ
フレッシュ周期が長ければ長い程、即ち基本周期Ｔの４
倍でリフレッシュを行うよりも、６倍でリフレッシュを
行う方がリフレッシュ電流を少なくでき、消費電力を少
なくできる。このことは、従来ではロ−パワーバ−ジョ
ン品として製品化できなかったＤＲＡＭであっても、こ
の発明では、ロ−パワ−バ−ジョン品として製品化でき
ることを意味する。よって、ロ−パワ−バ−ジョン品の
収率を向上させることも可能となる。

【００６９】さらに、１６種類の周期設定を、４本のヒ
ュ−ズブロ−デ−タ信号ＢＰＤ１〜ＢＰＤ４の組み合わ
せによってできることから、信号配線数が少なくなり、
チップ面積を小さくできる利点もある。

【００７０】

【発明の効果】以上説明したように、この発明によれ
ば、集積回路装置が含む機能の動作制御に用いられる信
号の発生周期を、より細かく設定できる半導体集積回路
装置を提供することができる。

【図面の簡単な説明】

【図１】図１はこの発明の一実施例に係るＤＲＡＭが有
するセルフリフレッシュ回路のより詳細なブロック図。

【図２】図２は図１に示すプログラム回路の回路図。

【図３】図３は図１に示す分周器の回路図。

【図４】図４は図１に示すリフレッシュ周期決定回路の
回路図。

【図５】図５は図３に示す分周器の出力波形を示す図
で、（ａ）図は１倍の時の波形図、（ｂ）図は２倍の時
の波形図、（ｃ）図は３倍の時の波形図、（ｄ）図は４
倍の時の波形図。

【図６】図６は図３に示す分周器の出力波形を示す図
で、（ａ）図は５倍の時の波形図、（ｂ）図は６倍の時
の波形図、（ｃ）図は７倍の時の波形図、（ｄ）図は８
倍の時の波形図。

【図７】図７は図３に示す分周器の出力波形を示す図
で、（ａ）図は９倍の時の波形図、（ｂ）図は１６倍の
時の波形図。

【図８】図８は設定周期とヒュ−ズとの関係を示す図。

【図９】図９はこの発明の一実施例に係るＤＲＡＭのブ
ロック図。

【図１０】図１０は図９に示すセルフリフレッシュ回路
のブロック図。

【図１１】図１１は図１０に示すリフレッシュコントロ
−ラの回路図。

【図１２】図１２は図１０に示す発振器の回路図。

【図１３】図１３は図９に示すＲＡＳバッファの回路
図。

【図１４】図１４は図９に示すＣＡＳバッファの回路
図。

【図１５】図１５はＲＡＳオンリ−リフレッシュのタイ
ミングチャ−ト。

【図１６】図１６はセルフリフレッシュのうち、ＣＡＳ
ビフォアＲＡＳのタイミングにより、リフレッシュを行
う方式を示すタイミングチャ−ト。

【図１７】図１７は従来のＤＲＡＭにおけるセルフリフ
レッシュ信号発生回路のブロック図。

【図１８】図１８は図１７に示すプログラム回路の回路
図。

【図１９】図１９は図１７に示す分周器の回路図。

【図２０】図２０は図１９に示す分周器の出力波形を示
す波形図。

【図２１】図２１は図１７に示すリフレッシュ周期決定
回路の回路図。

【図２２】図２２はセルフリフレッシュ周期の決定方法
を説明するための図。

【符号の説明】

１…セルフリフレッシュ回路、２…発振器、３…セルフ
リフレッシュ信号発生回路、４…プログラム回路、５…
リフレッシュコントロ−ラ、６-0〜６-3…分周器、７…
タイマカウンタ回路、８…リフレッシュ周期決定回路、
９-1〜９-4…ヒュ−ズプログラム回路、１０-1〜１０-4
…ヒュ−ズ、１５-1〜１５-4…クロックドインバ−タ、
１６-1，１６-2…ＡＮＤゲ−ト、１７-1，１７-2…ＡＮ
Ｄゲ−ト、１８-1，１８-2…ＮＯＲゲ−ト、１９-1ゲ−
ト回路、２０…インバ−タ、２１…ＮＡＮＤゲ−ト、２
２…ＮＡＮＤゲ−ト、２３…ＮＯＲゲ−ト。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４８１ 7210−4Ｍ

Claims

【特許請求の範囲】

【請求項１】集積回路部と、基本クロック信号が入力され、この基本クロック信号を
分周する第１の分周手段と、前記第１の分周手段の出力信号が入力され、この出力信
号を分周する第２の分周手段と、前記第１、第２の分周手段がそれぞれリセット機能を含
み、これらリセット機能の活性および非活性の組み合わ
せの中から、選ばれた組み合わせがプログラムされるプ
ログラム手段と、前記第２の分周手段の出力信号に応じ、前記第１、第２
の分周手段をリセットさせるための第１の信号、並びに
集積回路部が含む機能の周期制御に用いられる第２の信
号を生成する生成手段とを具備し、前記第１、第２の信号の発生周期が、前記プログラム手
段にプログラムされた、前記リセット機能の活性および
非活性の組み合わせに応じて、変えられることを特徴と
する半導体集積回路装置。
【請求項２】前記集積回路部はダイナミック型ＲＡＭ
であり、第２の信号は、デ−タのセルフリフレッシュの
周期制御に用いられることを特徴とする請求項１に記載
の半導体集積回路装置。
【請求項３】前記第１の分周手段は、前記基本クロッ
ク信号のアップエッジもしくはダウンエッジのいずれか
一方で出力信号のレベルを反転させるバイナリカウンタ
を含み、前記第２の分周手段は、前記第１の分周手段の出力信号
のアップエッジもしくはダウンエッジのいずれか一方で
出力信号のレベルを反転させるバイナリカウンタを含む
ことを特徴とする請求項１もしくは請求項２いずれか１
項に記載の半導体集積回路装置。
【請求項４】前記第１、第２の分周手段の少なくとも
いずれか一方をリセットさせる時期を、前記基本クロッ
ク信号の周期の整数倍となる各位置のいずれか一つの位
置に設定することで、前記第２の信号の発生周期を、前
記基本クロックの整数倍に設定することを特徴とする請
求項１乃至請求項３いずれか１項に記載の半導体集積回
路装置。