JPH10208470A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JPH10208470A JPH10208470A JP9020012A JP2001297A JPH10208470A JP H10208470 A JPH10208470 A JP H10208470A JP 9020012 A JP9020012 A JP 9020012A JP 2001297 A JP2001297 A JP 2001297A JP H10208470 A JPH10208470 A JP H10208470A
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- signal
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 同期型半導体記憶装置において内部クロック
信号の配線のエレクトロマイグレーションによる寿命の
低下が著しかった。 【解決手段】 バーストカウンタ８は外部クロック信号
ＣＬＫに同期して内部アドレス信号ＹＡＤＤを発生し、
この結果、コラムデコーダ９はメモリセルアレイからデ
ータをデータアンプ１１−１、１１−２に読出す。内部
クロック発生回路１３−Ｂは外部クロック信号ＣＬＫの
１／２周波数の内部クロック信号ＩＣＬＫ３を発生す
る。データアンプ活性化信号発生回路１４−１、１４−
２は内部クロック信号ＩＣＬＫ３の立上りエッジ及び立
下りエッジの両方に同期してデータアンプ活性化信号Ｄ
Ｅ１、ＤＥ２を発生し、データアンプ１１−１、１１−
２を活性化させる。
信号の配線のエレクトロマイグレーションによる寿命の
低下が著しかった。 【解決手段】 バーストカウンタ８は外部クロック信号
ＣＬＫに同期して内部アドレス信号ＹＡＤＤを発生し、
この結果、コラムデコーダ９はメモリセルアレイからデ
ータをデータアンプ１１−１、１１−２に読出す。内部
クロック発生回路１３−Ｂは外部クロック信号ＣＬＫの
１／２周波数の内部クロック信号ＩＣＬＫ３を発生す
る。データアンプ活性化信号発生回路１４−１、１４−
２は内部クロック信号ＩＣＬＫ３の立上りエッジ及び立
下りエッジの両方に同期してデータアンプ活性化信号Ｄ
Ｅ１、ＤＥ２を発生し、データアンプ１１−１、１１−
２を活性化させる。
Description
【０００１】
【発明の属する技術分野】本発明は同期型半導体記憶装
置、特に、高周波数で動作する負荷の重い信号の配線の
改良に関する。
置、特に、高周波数で動作する負荷の重い信号の配線の
改良に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの高速化に伴
ない、メインメモリであるダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）装置に対してたとえば１００ＭＨ
Zを超える高速アクセスの要望がある。このような要望
に対して同期型半導体記憶装置が開発されている（参
照：特開昭６１−１４８６９２号公報、特開平６−７６
５６６号公報、特願平６−２３２７３２号）。すなわ
ち、同期型半導体記憶装置においては、データの読出し
／書込み命令と共に外部アドレスをラッチしてこの外部
アドレスのデータの読出し／書込みを実行し、さらに、
同期クロックを受信してこの外部アドレスを起点とする
所定数の内部アドレスを発生してこの内部アドレスのデ
ータの読出し／書込みを行うものである。このように、
同期型ＤＲＡＭ装置とは、クロック信号に同期して動作
するＤＲＡＭ装置であって、読出し／書込み命令ととも
にラッチされたアドレスのデータに引き続き、内部で自
動生成されたアドレスのデータが高速に連続的に出力さ
れもしくはデータが該アドレスに高速に連続的に入力さ
れる（バースト動作）というものである。
ない、メインメモリであるダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）装置に対してたとえば１００ＭＨ
Zを超える高速アクセスの要望がある。このような要望
に対して同期型半導体記憶装置が開発されている（参
照：特開昭６１−１４８６９２号公報、特開平６−７６
５６６号公報、特願平６−２３２７３２号）。すなわ
ち、同期型半導体記憶装置においては、データの読出し
／書込み命令と共に外部アドレスをラッチしてこの外部
アドレスのデータの読出し／書込みを実行し、さらに、
同期クロックを受信してこの外部アドレスを起点とする
所定数の内部アドレスを発生してこの内部アドレスのデ
ータの読出し／書込みを行うものである。このように、
同期型ＤＲＡＭ装置とは、クロック信号に同期して動作
するＤＲＡＭ装置であって、読出し／書込み命令ととも
にラッチされたアドレスのデータに引き続き、内部で自
動生成されたアドレスのデータが高速に連続的に出力さ
れもしくはデータが該アドレスに高速に連続的に入力さ
れる（バースト動作）というものである。
【０００３】図５は第１の従来の同期型ＤＲＡＭ装置を
示すブロック回路図である。
示すブロック回路図である。
【０００４】図５において、入力回路１は外部アドレス
信号ＡＤＤを入力して内部アドレス信号ＩＡＤＤを出力
し、入力回路２はローアドレスストローブ信号／ＲＡＳ
を入力して内部信号ＩＲＡＳを出力し、入力回路３はコ
ラムアドレスストローブ信号／ＣＡＳを入力して内部信
号ＩＣＡＳを出力し、入力回路４はライトイネーブル信
号／ＷＥを入力して内部信号ＩＷＥを出力し、入力回路
５はチップセレクト信号ＣＳを入力して内部信号ＩＣＳ
を出力し、入力回路６は外部クロック信号ＣＬＫを入力
して内部クロック信号ＩＣＬＫ１を出力する。なお、入
力回路２〜５は外部クロック信号ＣＬＫの立上りエッジ
にて動作する。
信号ＡＤＤを入力して内部アドレス信号ＩＡＤＤを出力
し、入力回路２はローアドレスストローブ信号／ＲＡＳ
を入力して内部信号ＩＲＡＳを出力し、入力回路３はコ
ラムアドレスストローブ信号／ＣＡＳを入力して内部信
号ＩＣＡＳを出力し、入力回路４はライトイネーブル信
号／ＷＥを入力して内部信号ＩＷＥを出力し、入力回路
５はチップセレクト信号ＣＳを入力して内部信号ＩＣＳ
を出力し、入力回路６は外部クロック信号ＣＬＫを入力
して内部クロック信号ＩＣＬＫ１を出力する。なお、入
力回路２〜５は外部クロック信号ＣＬＫの立上りエッジ
にて動作する。
【０００５】コマンドデコーダ７は内部信号ＩＲＡＳ、
ＩＣＡＳ、ＩＷＥ、ＩＣＳを入力し内部クロック信号Ｉ
ＣＬＫ１に同期して信号ＲＡＥＤ１、ＲＥＡＤ２を出力
する。
ＩＣＡＳ、ＩＷＥ、ＩＣＳを入力し内部クロック信号Ｉ
ＣＬＫ１に同期して信号ＲＡＥＤ１、ＲＥＡＤ２を出力
する。
【０００６】バーストカウンタ８は内部アドレス信号Ｉ
ＡＤＤを信号ＲＥＡＤ１に従ってラッチし、次いで、ラ
ッチされた内部アドレス信号ＩＡＤＤを内部クロック信
号ＩＣＬＫ１に従ってカウントアップしてコラムアドレ
ス信号ＹＡＤＤを自動発生する。コラムデコーダ９はコ
ラムアドレス信号ＹＡＤＤを入力してコラムスイッチ線
ＹＳＷ１〜ＹＳＷｎを順次選択する。
ＡＤＤを信号ＲＥＡＤ１に従ってラッチし、次いで、ラ
ッチされた内部アドレス信号ＩＡＤＤを内部クロック信
号ＩＣＬＫ１に従ってカウントアップしてコラムアドレ
ス信号ＹＡＤＤを自動発生する。コラムデコーダ９はコ
ラムアドレス信号ＹＡＤＤを入力してコラムスイッチ線
ＹＳＷ１〜ＹＳＷｎを順次選択する。
【０００７】コラムスイッチ線ＹＳＷ１、─、ＹＳＷｎ
とリードバスＲＢＵＳ１、ＲＢＵＳ２、─との間には、
センスアンプＳ１１、Ｓ２１、─、Ｓ１ｎ、Ｓ２ｎ、─
が接続されている。たとえば、コラムスイッチ線ＹＳＷ
１が選択されると、センスアンプＳ１１、Ｓ２１、─が
リードバスＲＢＵＳ１１、ＲＢＵＳ１２、─にデータ出
力する。また、各センスアンプＳ１１、Ｓ２１、─、Ｓ
１ｎ、Ｓ２ｎにはディジット線Ｄ１１、Ｄ２１、─、Ｄ
１ｎ、Ｄ２ｎ、─を介してセルＣ１１、Ｃ２１、─、Ｃ
１ｎ、Ｃ２ｎ、─が接続されている。なお、ここでは、
各セルＣ１１、Ｃ２１、─、Ｃ１ｎ、Ｃ２ｎ、─は複数
のセルを示し、これらの各セルはローデコーダ（図示せ
ず）によって選択される。たとえば、セルアレイはｍ個
のブロックＢＫ１、ＢＫ２、─に分割されているが、説
明を簡単にするために、２ブロックＢＫ１、ＢＫ２のみ
を図示してある。
とリードバスＲＢＵＳ１、ＲＢＵＳ２、─との間には、
センスアンプＳ１１、Ｓ２１、─、Ｓ１ｎ、Ｓ２ｎ、─
が接続されている。たとえば、コラムスイッチ線ＹＳＷ
１が選択されると、センスアンプＳ１１、Ｓ２１、─が
リードバスＲＢＵＳ１１、ＲＢＵＳ１２、─にデータ出
力する。また、各センスアンプＳ１１、Ｓ２１、─、Ｓ
１ｎ、Ｓ２ｎにはディジット線Ｄ１１、Ｄ２１、─、Ｄ
１ｎ、Ｄ２ｎ、─を介してセルＣ１１、Ｃ２１、─、Ｃ
１ｎ、Ｃ２ｎ、─が接続されている。なお、ここでは、
各セルＣ１１、Ｃ２１、─、Ｃ１ｎ、Ｃ２ｎ、─は複数
のセルを示し、これらの各セルはローデコーダ（図示せ
ず）によって選択される。たとえば、セルアレイはｍ個
のブロックＢＫ１、ＢＫ２、─に分割されているが、説
明を簡単にするために、２ブロックＢＫ１、ＢＫ２のみ
を図示してある。
【０００８】各リードバスＲＢＵＳ１１、ＲＢＵＳ１
２、─はデータアンプ１１−１、１１−２、─に接続さ
れ、各データアンプ１１−１、１１−２、─はリードバ
スＲＢＵＳ２１、ＲＢＵＳ２２、─に接続されている。
また、各リードバスＲＢＵＳ２１、ＲＢＵＳ２２、─は
出力回路１２−１、１２−２、─に接続され、各出力回
路１２−１、１２−２、─は出力端子ＯＵＴ１、ＯＵＴ
２、─に接続されている。
２、─はデータアンプ１１−１、１１−２、─に接続さ
れ、各データアンプ１１−１、１１−２、─はリードバ
スＲＢＵＳ２１、ＲＢＵＳ２２、─に接続されている。
また、各リードバスＲＢＵＳ２１、ＲＢＵＳ２２、─は
出力回路１２−１、１２−２、─に接続され、各出力回
路１２−１、１２−２、─は出力端子ＯＵＴ１、ＯＵＴ
２、─に接続されている。
【０００９】データアンプ１１−１、１１−２、─は内
部クロック発生回路１３−Ａによって制御される。すな
わち、内部クロック発生回路１３−Ａはコマンドデコー
ダ７からの信号ＲＥＡＤ２を受信して内部クロック信号
ＩＣＬＫ１に同期した内部クロック信号ＩＣＬＫ３を出
力する。
部クロック発生回路１３−Ａによって制御される。すな
わち、内部クロック発生回路１３−Ａはコマンドデコー
ダ７からの信号ＲＥＡＤ２を受信して内部クロック信号
ＩＣＬＫ１に同期した内部クロック信号ＩＣＬＫ３を出
力する。
【００１０】内部クロック発生回路１３−Ａは、内部ク
ロック信号ＩＣＬＫ１を遅延して内部クロック信号ＩＣ
ＬＫ２を出力する遅延回路ＤＬ、内部クロック信号ＩＣ
ＬＫ２を反転かつ遅延するインバータＩ１、Ｉ２、Ｉ
３、内部クロック信号ＩＣＬＫ２及びその反転遅延信号
／ＩＣＬＫ２を入力するナンド回路Ｇ１、及びインバー
タＩ４よりなる。この場合、ナンド回路Ｇ１は信号ＲＥ
ＡＤ２をも入力する。従って、信号ＲＥＡＤ２がハイレ
ベルのときのみ、内部クロック発生回路１３−Ａはイネ
ーブルとされる。つまり、内部クロック発生回路１３−
Ａは、信号ＲＥＡＤ２がハイレベルのときに内部クロッ
ク信号ＩＣＬＫ１に同期した内部クロック信号ＩＣＬＫ
３を出力する。
ロック信号ＩＣＬＫ１を遅延して内部クロック信号ＩＣ
ＬＫ２を出力する遅延回路ＤＬ、内部クロック信号ＩＣ
ＬＫ２を反転かつ遅延するインバータＩ１、Ｉ２、Ｉ
３、内部クロック信号ＩＣＬＫ２及びその反転遅延信号
／ＩＣＬＫ２を入力するナンド回路Ｇ１、及びインバー
タＩ４よりなる。この場合、ナンド回路Ｇ１は信号ＲＥ
ＡＤ２をも入力する。従って、信号ＲＥＡＤ２がハイレ
ベルのときのみ、内部クロック発生回路１３−Ａはイネ
ーブルとされる。つまり、内部クロック発生回路１３−
Ａは、信号ＲＥＡＤ２がハイレベルのときに内部クロッ
ク信号ＩＣＬＫ１に同期した内部クロック信号ＩＣＬＫ
３を出力する。
【００１１】図６のタイミング図を参照して図５の同期
型ＤＲＡＭ装置の動作を説明する。
型ＤＲＡＭ装置の動作を説明する。
【００１２】外部クロック信号ＣＬＫが図６の（Ａ）に
示すごとく入力され、この結果、信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、／ＣＳが外部クロック信号ＣＬＫの立上り
エッジによって入力され、図６の（Ｂ）に示すごとく、
リードコマンドを示すものとする。この場合、図６の
（Ｄ）に示すごとく、外部クロック信号ＣＬＫに同期し
た内部クロック信号ＣＬＫ１が発生し、また、図６の
（Ｃ）に示す外部アドレス信号ＡＤＤは図６の（Ｅ）に
示す内部アドレス信号ＩＡＤＤとなる。
示すごとく入力され、この結果、信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、／ＣＳが外部クロック信号ＣＬＫの立上り
エッジによって入力され、図６の（Ｂ）に示すごとく、
リードコマンドを示すものとする。この場合、図６の
（Ｄ）に示すごとく、外部クロック信号ＣＬＫに同期し
た内部クロック信号ＣＬＫ１が発生し、また、図６の
（Ｃ）に示す外部アドレス信号ＡＤＤは図６の（Ｅ）に
示す内部アドレス信号ＩＡＤＤとなる。
【００１３】コマンドデコーダ７はリードコマンド入力
時には、内部クロック信号ＣＬＫ１に同期して図６の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＣＬＫ１の次の立上りエッジに同期してローレ
ベルとされる。
時には、内部クロック信号ＣＬＫ１に同期して図６の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＣＬＫ１の次の立上りエッジに同期してローレ
ベルとされる。
【００１４】ハイレベルの信号ＲＥＡＤ１を受けてバー
ストカウンタ８は、図６の（Ｈ）に示すごとく、内部ア
ドレス信号ＩＡＤＤをラッチして出力する。その後、信
号ＲＥＡＤ１はローレベルとなり、バーストカウンタ８
はバースト動作に移行して内部クロック信号ＣＬＫ１に
同期してＩＡＤＤ＋１、ＩＡＤＤ＋２、─を発生する。
つまり、コラムアドレス信号ＹＡＤＤは、ＩＡＤＤ、Ｉ
ＡＤＤ＋１、ＩＡＤＤ＋２、─と変化し、この結果、エ
ラムデコーダ９は、図６の（Ｉ）に示すごとく、ＩＡＤ
Ｄ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─に対応するコラム
スイッチ線を順次選択する。従って、図６の（Ｌ）に示
すごとく、予めセルデータを増幅しているセンスアンプ
からデータがリードバスＲＢＵＳ１１（１２、─）に出
力される。
ストカウンタ８は、図６の（Ｈ）に示すごとく、内部ア
ドレス信号ＩＡＤＤをラッチして出力する。その後、信
号ＲＥＡＤ１はローレベルとなり、バーストカウンタ８
はバースト動作に移行して内部クロック信号ＣＬＫ１に
同期してＩＡＤＤ＋１、ＩＡＤＤ＋２、─を発生する。
つまり、コラムアドレス信号ＹＡＤＤは、ＩＡＤＤ、Ｉ
ＡＤＤ＋１、ＩＡＤＤ＋２、─と変化し、この結果、エ
ラムデコーダ９は、図６の（Ｉ）に示すごとく、ＩＡＤ
Ｄ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─に対応するコラム
スイッチ線を順次選択する。従って、図６の（Ｌ）に示
すごとく、予めセルデータを増幅しているセンスアンプ
からデータがリードバスＲＢＵＳ１１（１２、─）に出
力される。
【００１５】他方、信号ＲＥＡＤ２のハイレベルを受け
ている内部クロック発生回路１３−Ａにおいては、内部
クロック信号ＩＣＬＫ１に同期した図６の（Ｊ）に示す
内部クロック信号ＣＬＫ２を内部発生し、さらに、内部
クロック信号ＩＣＬＫ２に同期した図６の（Ｋ）に示す
内部クロック信号ＩＣＬＫ３を出力する。
ている内部クロック発生回路１３−Ａにおいては、内部
クロック信号ＩＣＬＫ１に同期した図６の（Ｊ）に示す
内部クロック信号ＣＬＫ２を内部発生し、さらに、内部
クロック信号ＩＣＬＫ２に同期した図６の（Ｋ）に示す
内部クロック信号ＩＣＬＫ３を出力する。
【００１６】この結果、図６の（Ｍ）に示すごとく、リ
ードバス１１（１２、─）のデータは、内部クロック信
号ＣＬＫ３に同期して、リードバスＲＢＵＳ２１（２
２、─）に出力される。さらに、図６の（Ｎ）に示すご
とく、リードバスＲＢＵＳ２１（２２、─）のデータは
出力端子ＤＯＵＴ１（ＤＯＵＴ２、─）に出力される。
ードバス１１（１２、─）のデータは、内部クロック信
号ＣＬＫ３に同期して、リードバスＲＢＵＳ２１（２
２、─）に出力される。さらに、図６の（Ｎ）に示すご
とく、リードバスＲＢＵＳ２１（２２、─）のデータは
出力端子ＤＯＵＴ１（ＤＯＵＴ２、─）に出力される。
【００１７】図７は第２の従来の同期型ＤＲＡＭ装置を
示すブロック回路図である。図７においても、説明を簡
単にするために、メモリセルアレイは２ブロックＢＫ
１、ＢＫ２のみを図示してある。
示すブロック回路図である。図７においても、説明を簡
単にするために、メモリセルアレイは２ブロックＢＫ
１、ＢＫ２のみを図示してある。
【００１８】図７においては、図５の出力回路の数を１
／２とする。つまり、図５の出力回路１２−１、１２−
２を出力回路１２とし、データアンプ１１−１、１１−
２を切替えて出力回路１２に接続する。これにより、出
力端子数は図５の場合の１／２となる。
／２とする。つまり、図５の出力回路１２−１、１２−
２を出力回路１２とし、データアンプ１１−１、１１−
２を切替えて出力回路１２に接続する。これにより、出
力端子数は図５の場合の１／２となる。
【００１９】また、図７においては、データアンプ１１
−１、１１−２の切替えのために、バーストカウンタ８
の出力ＹＡＤＤの最下位ビットをＹＡＤＤ０とし、他の
ビットをＹＡＤＤ１とし、コラムアドレス信号ＹＡＤＤ
０はデータアンプ１１−１、１１−２の切替に用い、コ
ラムアドレス信号ＹＡＤＤ１のみをコラムデコーダ９に
供給する。
−１、１１−２の切替えのために、バーストカウンタ８
の出力ＹＡＤＤの最下位ビットをＹＡＤＤ０とし、他の
ビットをＹＡＤＤ１とし、コラムアドレス信号ＹＡＤＤ
０はデータアンプ１１−１、１１−２の切替に用い、コ
ラムアドレス信号ＹＡＤＤ１のみをコラムデコーダ９に
供給する。
【００２０】すなわち、コラムアドレス信号ＹＡＤＤ０
はゲート回路Ｇ２−１、Ｇ２−２に供給され、これによ
り、内部クロック信号ＣＬＫ３を切替えてデータアンプ
１１−１、１１−２の一方に供給する。
はゲート回路Ｇ２−１、Ｇ２−２に供給され、これによ
り、内部クロック信号ＣＬＫ３を切替えてデータアンプ
１１−１、１１−２の一方に供給する。
【００２１】図８のタイミング図を参照して図７の同期
型ＤＲＡＭ装置の動作を説明する。
型ＤＲＡＭ装置の動作を説明する。
【００２２】外部クロック信号ＣＬＫが図８の（Ａ）に
示すごとく入力され、この結果、信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、／ＣＳが外部クロック信号ＣＬＫの立上り
エッジによって入力され、図８の（Ｂ）に示すごとく、
リードコマンドを示すものとする。この場合、図８の
（Ｄ）に示すごとく、外部クロック信号ＣＬＫに同期し
た内部クロック信号ＣＬＫ１が発生し、また、図８の
（Ｃ）に示す外部アドレス信号ＡＤＤは図８の（Ｅ）に
示す内部アドレス信号ＩＡＤＤとなる。
示すごとく入力され、この結果、信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、／ＣＳが外部クロック信号ＣＬＫの立上り
エッジによって入力され、図８の（Ｂ）に示すごとく、
リードコマンドを示すものとする。この場合、図８の
（Ｄ）に示すごとく、外部クロック信号ＣＬＫに同期し
た内部クロック信号ＣＬＫ１が発生し、また、図８の
（Ｃ）に示す外部アドレス信号ＡＤＤは図８の（Ｅ）に
示す内部アドレス信号ＩＡＤＤとなる。
【００２３】コマンドデコーダ７は、リードコマンド入
力時には、内部クロック信号ＣＬＫ１に同期して図８の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＣＬＫ１の次の立上りエッジに同期してローレ
ベルとされる。
力時には、内部クロック信号ＣＬＫ１に同期して図８の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＣＬＫ１の次の立上りエッジに同期してローレ
ベルとされる。
【００２４】ハイレベルの信号ＲＥＡＤ１を受けてバー
ストカウンタ８は、図８の（Ｈ）、（Ｉ）に示すごと
く、内部アドレス信号ＩＡＤＤをラッチして出力する。
この場合、ＩＡＤＤは（ＹＡＤＤ０、ＹＡＤＤ１）によ
って表わされる。その後、信号ＲＥＡＤ１はローレベル
となり、バーストカウンタ８はバースト動作に移行して
内部クロック信号ＣＬＫ１に同期してＩＡＤＤ＋１、Ｉ
ＡＤＤ＋２、─を発生する。この場合も、ＩＡＤＤ＋
１、ＩＡＤＤ＋２、─は（ＹＡＤＤ０、ＹＡＤＤ１）に
よって表わされる。つまり、コラムアドレス信号ＹＡＤ
Ｄは、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─と変
化し、この結果、エラムデコーダ９は、図８の（Ｊ）に
示すごとく、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、
─の最下位ビットを除いたアドレスに対応するコラムス
イッチ線を順次選択する。従って、図８の（Ｎ）、
（Ｏ）に示すごとく、予めセルデータを増幅しているセ
ンスアンプからデータがリードバスＲＢＵＳ１１、１２
に出力される。
ストカウンタ８は、図８の（Ｈ）、（Ｉ）に示すごと
く、内部アドレス信号ＩＡＤＤをラッチして出力する。
この場合、ＩＡＤＤは（ＹＡＤＤ０、ＹＡＤＤ１）によ
って表わされる。その後、信号ＲＥＡＤ１はローレベル
となり、バーストカウンタ８はバースト動作に移行して
内部クロック信号ＣＬＫ１に同期してＩＡＤＤ＋１、Ｉ
ＡＤＤ＋２、─を発生する。この場合も、ＩＡＤＤ＋
１、ＩＡＤＤ＋２、─は（ＹＡＤＤ０、ＹＡＤＤ１）に
よって表わされる。つまり、コラムアドレス信号ＹＡＤ
Ｄは、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─と変
化し、この結果、エラムデコーダ９は、図８の（Ｊ）に
示すごとく、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、
─の最下位ビットを除いたアドレスに対応するコラムス
イッチ線を順次選択する。従って、図８の（Ｎ）、
（Ｏ）に示すごとく、予めセルデータを増幅しているセ
ンスアンプからデータがリードバスＲＢＵＳ１１、１２
に出力される。
【００２５】他方、信号ＲＥＡＤ２のハイレベルを受け
ている内部クロック発生回路１３−Ａにおいては、内部
クロック信号ＩＣＬＫ１に同期した図８の（Ｋ）に示す
内部クロック信号ＣＬＫ２を内部発生し、さらに、内部
クロック信号ＩＣＬＫ２に同期した図８の（Ｌ）に示す
内部クロック信号ＩＣＬＫ３を出力する。
ている内部クロック発生回路１３−Ａにおいては、内部
クロック信号ＩＣＬＫ１に同期した図８の（Ｋ）に示す
内部クロック信号ＣＬＫ２を内部発生し、さらに、内部
クロック信号ＩＣＬＫ２に同期した図８の（Ｌ）に示す
内部クロック信号ＩＣＬＫ３を出力する。
【００２６】内部クロック信号ＣＬＫ３はコラムアドレ
ス信号ＹＡＤＤ０に応じてデータアンプ活性化信号ＤＥ
１、ＤＥ２となる。すなわち、ＹＡＤＤ０がハイレベル
ときには、図８の（Ｍ）に示すごとく、データアンプ活
性化信号ＤＥ１が内部クロック信号ＣＬＫ３に同期して
ハイレベルとなり、この結果、リードバスＲＢＵＳ１１
のデータが、図８の（Ｐ）に示すごとく、リードバスＰ
ＢＵＳ２に出力される。他方、ＹＡＤＤ０がローレベル
ときには、図８の（Ｎ）に示すごとく、データアンプ活
性化信号ＤＥ２が内部クロック信号ＣＬＫ３に同期して
ハイレベルとなり、この結果、リードバスＲＢＵＳ１２
のデータが、図８の（Ｐ）に示すごとく、リードバスＰ
ＢＵＳ２に出力される。
ス信号ＹＡＤＤ０に応じてデータアンプ活性化信号ＤＥ
１、ＤＥ２となる。すなわち、ＹＡＤＤ０がハイレベル
ときには、図８の（Ｍ）に示すごとく、データアンプ活
性化信号ＤＥ１が内部クロック信号ＣＬＫ３に同期して
ハイレベルとなり、この結果、リードバスＲＢＵＳ１１
のデータが、図８の（Ｐ）に示すごとく、リードバスＰ
ＢＵＳ２に出力される。他方、ＹＡＤＤ０がローレベル
ときには、図８の（Ｎ）に示すごとく、データアンプ活
性化信号ＤＥ２が内部クロック信号ＣＬＫ３に同期して
ハイレベルとなり、この結果、リードバスＲＢＵＳ１２
のデータが、図８の（Ｐ）に示すごとく、リードバスＰ
ＢＵＳ２に出力される。
【００２７】さらに、図８の（Ｑ）に示すごとく、リー
ドバスＲＢＵＳ２のデータは出力端子ＤＯＵＴに出力さ
れる。
ドバスＲＢＵＳ２のデータは出力端子ＤＯＵＴに出力さ
れる。
【００２８】
【発明が解決しようとする課題】上述の従来の同期型Ｄ
ＲＡＭ装置においては、内部クロック信号ＣＬＫ３は外
部クロック信号ＣＬＫと同一の周波数で動作するので、
内部クロック信号ＣＬＫ３の信号配線のエレクトロマイ
グレーションによる配線寿命が短かくなるという信頼性
の課題があった。
ＲＡＭ装置においては、内部クロック信号ＣＬＫ３は外
部クロック信号ＣＬＫと同一の周波数で動作するので、
内部クロック信号ＣＬＫ３の信号配線のエレクトロマイ
グレーションによる配線寿命が短かくなるという信頼性
の課題があった。
【００２９】すなわち、内部クロック信号ＣＬＫ３は同
期型ＤＲＡＭ装置のデータアンプ１１−１、１１−２、
─の活性化を司る信号である。従って、同期型ＤＲＡＭ
装置の大容量化を伴い、データアンプ数が増加し、内部
クロック信号ＣＬＫ３のための信号配線が長くなる。こ
の結果、負荷容量の増大による充放電電源の増加を招
き、エレクトロマイグレーションによる配線寿命の短縮
を招くことになる。なお、一般に、エレクトロマイグレ
ーションによる配線の５０％不良時間ｔ５０は、 ｔ５０＝ａ・Ｊ-2・ｅｘｐ（φ／ｋＴ） （１） ただし、φ＝０．６（ｅＶ） ｋ＝８．６２×１０-5（ｅＶ／Ｋ） ａ：配線材料による係数 Ｊ：絶対平均電流密度（Ａ／ｃｍ2） Ｔ：チップ表面温度（Ｋ） で表わされる。従って、信号配線の寿命は配線の充放電
電流の２乗の比例して悪化することになる。
期型ＤＲＡＭ装置のデータアンプ１１−１、１１−２、
─の活性化を司る信号である。従って、同期型ＤＲＡＭ
装置の大容量化を伴い、データアンプ数が増加し、内部
クロック信号ＣＬＫ３のための信号配線が長くなる。こ
の結果、負荷容量の増大による充放電電源の増加を招
き、エレクトロマイグレーションによる配線寿命の短縮
を招くことになる。なお、一般に、エレクトロマイグレ
ーションによる配線の５０％不良時間ｔ５０は、 ｔ５０＝ａ・Ｊ-2・ｅｘｐ（φ／ｋＴ） （１） ただし、φ＝０．６（ｅＶ） ｋ＝８．６２×１０-5（ｅＶ／Ｋ） ａ：配線材料による係数 Ｊ：絶対平均電流密度（Ａ／ｃｍ2） Ｔ：チップ表面温度（Ｋ） で表わされる。従って、信号配線の寿命は配線の充放電
電流の２乗の比例して悪化することになる。
【００３０】さらに、充放電電流の増加は、同期型ＤＲ
ＡＭの動作電流の増加につながり、ＤＣ特性の悪化と共
にチップ温度を上昇させるので、エレクトロマイグレー
ションの発生を助長し、さらに内部クロック信号ＣＬＫ
３の配線寿命を短縮させることになる。ここで、（１）
式のチップ表面温度Ｔは、 Ｔ＝２７３．１５＋Ｔａ・Ｖｃｃ・Ｉｃｃ・Ｒｔｈ （２） ただし、Ｔａ：雰囲気温度 Ｖｃｃ：電源電圧 Ｉｃｃ：動作電流 Ｒｔｈ：パッケージの熱抵抗 で表わされる。従って、動作電流の増加は配線寿命の短
絡を招くことになる。
ＡＭの動作電流の増加につながり、ＤＣ特性の悪化と共
にチップ温度を上昇させるので、エレクトロマイグレー
ションの発生を助長し、さらに内部クロック信号ＣＬＫ
３の配線寿命を短縮させることになる。ここで、（１）
式のチップ表面温度Ｔは、 Ｔ＝２７３．１５＋Ｔａ・Ｖｃｃ・Ｉｃｃ・Ｒｔｈ （２） ただし、Ｔａ：雰囲気温度 Ｖｃｃ：電源電圧 Ｉｃｃ：動作電流 Ｒｔｈ：パッケージの熱抵抗 で表わされる。従って、動作電流の増加は配線寿命の短
絡を招くことになる。
【００３１】なお、エレクトロマイグレーション対策と
して、配線を太くし、あるいは複数の配線に分け、これ
により、配線の単位断面積あたりに流れる電流（絶対平
均電流密度）を減らすことが知られているが、この場合
には、チップ面積の増大を招き、さらに配線の層間容量
の増大により充放電電流を逆に増加させることになる。
また、配線途中にバッファを挿入して配線の負荷容量を
低減することが知られているが（参照：特開平２−２５
０６８号公報）、この場合には、バッファ前後をあわせ
た負荷容量は減らず、むしろバッファのゲート容量等に
より負荷容量は増加するので動作電流は増大し、チップ
温度を上昇させてしまう。
して、配線を太くし、あるいは複数の配線に分け、これ
により、配線の単位断面積あたりに流れる電流（絶対平
均電流密度）を減らすことが知られているが、この場合
には、チップ面積の増大を招き、さらに配線の層間容量
の増大により充放電電流を逆に増加させることになる。
また、配線途中にバッファを挿入して配線の負荷容量を
低減することが知られているが（参照：特開平２−２５
０６８号公報）、この場合には、バッファ前後をあわせ
た負荷容量は減らず、むしろバッファのゲート容量等に
より負荷容量は増加するので動作電流は増大し、チップ
温度を上昇させてしまう。
【００３２】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、メモリセルアレイと、外部クロック信号
に同期して内部アドレス信号を発生する手段と、内部ア
ドレス信号に応じて前記メモリセルアレイからデータを
読出すデコーダ手段とを具備する同期型半導体記憶装置
において、外部クロック信号に同期して該外部クロック
信号の周波数の１／２周波数の内部クロック信号を発生
する内部クロック発生手段を設ける。そして、データ出
力手段は内部クロック信号の立上りエッジ及び立下りエ
ッジの両方に同期してメモリヤルアレイから読出された
データを出力する。
めに本発明は、メモリセルアレイと、外部クロック信号
に同期して内部アドレス信号を発生する手段と、内部ア
ドレス信号に応じて前記メモリセルアレイからデータを
読出すデコーダ手段とを具備する同期型半導体記憶装置
において、外部クロック信号に同期して該外部クロック
信号の周波数の１／２周波数の内部クロック信号を発生
する内部クロック発生手段を設ける。そして、データ出
力手段は内部クロック信号の立上りエッジ及び立下りエ
ッジの両方に同期してメモリヤルアレイから読出された
データを出力する。
【００３３】あるいは、メモリセルアレイを少なくとも
第１、第２のブロックに分割し、第１のデータ出力手段
は内部クロック信号の立上りエッジ及び立下りエッジの
一方に同期して前記メモリヤルアレイの第１のブロック
から読出されたデータを出力し、第２のデータ出力手段
は内部クロック信号の立上りエッジ及び立下りエッジの
他方に同期して前記メモリヤルアレイの第２のブロック
から読出されたデータを出力する。
第１、第２のブロックに分割し、第１のデータ出力手段
は内部クロック信号の立上りエッジ及び立下りエッジの
一方に同期して前記メモリヤルアレイの第１のブロック
から読出されたデータを出力し、第２のデータ出力手段
は内部クロック信号の立上りエッジ及び立下りエッジの
他方に同期して前記メモリヤルアレイの第２のブロック
から読出されたデータを出力する。
【００３４】
【発明の実施の形態】図１は本発明に係る同期型ＤＲＡ
Ｍ装置の第１の実施の形態を示すブロック回路図であ
る。図１においては、図５の内部クロック発生回路１３
−Ａの代りに、内部クロック発生回路１３−Ｂ、データ
アンプ活性化信号発生回路１４−１、１４−２、─が設
けられている。内部クロック発生回路１３−Ｂは内部ク
ロック信号ＩＣＬＫ１に同期し、これの１／２周波数の
内部クロック信号ＩＣＬＫ３を出力し、データアンプ活
性化信号回路１４−１、１４−２、─は内部クロック信
号ＩＣＬＫ３の立上り及び立下りに同期したデータアン
プ活性化信号ＤＥ１、ＤＥ２、─を出力する。
Ｍ装置の第１の実施の形態を示すブロック回路図であ
る。図１においては、図５の内部クロック発生回路１３
−Ａの代りに、内部クロック発生回路１３−Ｂ、データ
アンプ活性化信号発生回路１４−１、１４−２、─が設
けられている。内部クロック発生回路１３−Ｂは内部ク
ロック信号ＩＣＬＫ１に同期し、これの１／２周波数の
内部クロック信号ＩＣＬＫ３を出力し、データアンプ活
性化信号回路１４−１、１４−２、─は内部クロック信
号ＩＣＬＫ３の立上り及び立下りに同期したデータアン
プ活性化信号ＤＥ１、ＤＥ２、─を出力する。
【００３５】内部クロック発生回路１３−Ｂは、図５の
内部クロック発生回路１３−ＡのインバータＩ１、Ｉ
２、Ｉ３の代りにＤフリップフロップＦＦを構えてい
る。この場合、ナンド回路Ｇ１の出力がＤフリップフロ
ップＦＦにフィードバックされている。従って、内部ク
ロック発生回路１３−Ｂは、信号ＲＥＡＤ２によってイ
ネーブルされ、内部クロック信号ＩＣＬＫ１（ＩＣＬＫ
２）を１／２分周して内部クロック信号ＩＣＬＫ３を出
力することになる。
内部クロック発生回路１３−ＡのインバータＩ１、Ｉ
２、Ｉ３の代りにＤフリップフロップＦＦを構えてい
る。この場合、ナンド回路Ｇ１の出力がＤフリップフロ
ップＦＦにフィードバックされている。従って、内部ク
ロック発生回路１３−Ｂは、信号ＲＥＡＤ２によってイ
ネーブルされ、内部クロック信号ＩＣＬＫ１（ＩＣＬＫ
２）を１／２分周して内部クロック信号ＩＣＬＫ３を出
力することになる。
【００３６】また、データアンプ活性化信号発生回路１
４−１、１４−２、─は、同一構成をなしており、イン
バータＩ５、Ｉ６、Ｉ７及び排他的ノア回路Ｇ３より構
成されている。従って、データアンプ活性化信号発生回
路１４−１、１４−２、─は内部クロック信号ＩＣＬＫ
３の立上り及び立下り毎に一定幅のパルス信号ＤＥ１、
ＤＥ２、─を発生することになる。
４−１、１４−２、─は、同一構成をなしており、イン
バータＩ５、Ｉ６、Ｉ７及び排他的ノア回路Ｇ３より構
成されている。従って、データアンプ活性化信号発生回
路１４−１、１４−２、─は内部クロック信号ＩＣＬＫ
３の立上り及び立下り毎に一定幅のパルス信号ＤＥ１、
ＤＥ２、─を発生することになる。
【００３７】図２のタイミング図を参照して図１の同期
型ＤＲＡＭ装置の動作を説明する。
型ＤＲＡＭ装置の動作を説明する。
【００３８】図２においても、外部クロック信号ＣＬＫ
が図２の（Ａ）に示すごとく入力され、この結果、信号
／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳが外部クロック信
号ＣＬＫの立上りエッジによって入力され、図２の
（Ｂ）に示すごとく、リードコマンドを示すものとす
る。この場合、図２の（Ｄ）に示すごとく、外部クロッ
ク信号ＣＬＫに同期した内部クロック信号ＣＬＫ１が発
生し、また、図２の（Ｃ）に示す外部アドレス信号ＡＤ
Ｄは図２の（Ｅ）に示す内部アドレス信号ＩＡＤＤとな
る。
が図２の（Ａ）に示すごとく入力され、この結果、信号
／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳが外部クロック信
号ＣＬＫの立上りエッジによって入力され、図２の
（Ｂ）に示すごとく、リードコマンドを示すものとす
る。この場合、図２の（Ｄ）に示すごとく、外部クロッ
ク信号ＣＬＫに同期した内部クロック信号ＣＬＫ１が発
生し、また、図２の（Ｃ）に示す外部アドレス信号ＡＤ
Ｄは図２の（Ｅ）に示す内部アドレス信号ＩＡＤＤとな
る。
【００３９】コマンドデコーダ７はリードコマンド入力
時には、内部クロック信号ＣＬＫ１に同期して図２の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＣＬＫ１の次の立上りエッジに同期してローレ
ベルとされる。
時には、内部クロック信号ＣＬＫ１に同期して図２の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＣＬＫ１の次の立上りエッジに同期してローレ
ベルとされる。
【００４０】ハイレベルの信号ＲＥＡＤ１を受けてバー
ストカウンタ８は、図２の（Ｈ）に示すごとく、内部ア
ドレス信号ＩＡＤＤをラッチして出力する。その後、信
号ＲＥＡＤ１はローレベルとなり、バーストカウンタ８
はバースト動作に移行して内部クロック信号ＣＬＫ１に
同期してＩＡＤＤ＋１、ＩＡＤＤ＋２、─を発生する。
つまり、コラムアドレス信号ＹＡＤＤは、ＩＡＤＤ、Ｉ
ＡＤＤ＋１、ＩＡＤＤ＋２、─と変化し、この結果、エ
ラムデコーダ９は図２の（Ｉ）に示すごとく、ＩＡＤ
Ｄ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─に対応するコラム
スイッチ線を順次選択する。従って、図２の（Ｎ）に示
すごとく、予めセルデータを増幅しているセンスアンプ
からデータがリードバスＲＢＵＳ１１（１２、─）に出
力される。
ストカウンタ８は、図２の（Ｈ）に示すごとく、内部ア
ドレス信号ＩＡＤＤをラッチして出力する。その後、信
号ＲＥＡＤ１はローレベルとなり、バーストカウンタ８
はバースト動作に移行して内部クロック信号ＣＬＫ１に
同期してＩＡＤＤ＋１、ＩＡＤＤ＋２、─を発生する。
つまり、コラムアドレス信号ＹＡＤＤは、ＩＡＤＤ、Ｉ
ＡＤＤ＋１、ＩＡＤＤ＋２、─と変化し、この結果、エ
ラムデコーダ９は図２の（Ｉ）に示すごとく、ＩＡＤ
Ｄ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─に対応するコラム
スイッチ線を順次選択する。従って、図２の（Ｎ）に示
すごとく、予めセルデータを増幅しているセンスアンプ
からデータがリードバスＲＢＵＳ１１（１２、─）に出
力される。
【００４１】他方、信号ＲＥＡＤ２のハイレベルを受け
ている内部クロック発生回路１３−Ａにおいては、内部
クロック信号ＩＣＬＫ１に同期した図２の（Ｊ）に示す
内部クロック信号ＣＬＫ２を内部発生し、さらに、内部
クロック信号ＩＣＬＫ２の立上りのみに同期した図２の
（Ｋ）に示す内部クロック信号ＩＣＬＫ３を出力する。
つまり、内部クロック信号ＩＣＬＫ３の周波数は内部ク
ロック信号ＩＣＬＫ２の１／２となる。
ている内部クロック発生回路１３−Ａにおいては、内部
クロック信号ＩＣＬＫ１に同期した図２の（Ｊ）に示す
内部クロック信号ＣＬＫ２を内部発生し、さらに、内部
クロック信号ＩＣＬＫ２の立上りのみに同期した図２の
（Ｋ）に示す内部クロック信号ＩＣＬＫ３を出力する。
つまり、内部クロック信号ＩＣＬＫ３の周波数は内部ク
ロック信号ＩＣＬＫ２の１／２となる。
【００４２】内部クロック信号ＩＣＬＫ３の立上り及び
立下りの直後に、図２の（Ｌ）、（Ｍ）に示すごとく、
データアンプ活性化信号ＤＥ１、ＤＥ２は活性化され
る。
立下りの直後に、図２の（Ｌ）、（Ｍ）に示すごとく、
データアンプ活性化信号ＤＥ１、ＤＥ２は活性化され
る。
【００４３】この結果、図２の（Ｏ）に示すごとく、リ
ードバス１１（１２、─）のデータは、データアンプ活
性化信号ＤＥ１（ＤＥ２，─）に同期して、リードバス
ＲＢＵＳ２１（２２、─）に出力される。さらに、図２
の（Ｐ）に示すごとく、リードバスＲＢＵＳ２１（２
２、─）のデータは出力端子ＤＯＵＴ１（ＤＯＵＴ２、
─）に出力される。
ードバス１１（１２、─）のデータは、データアンプ活
性化信号ＤＥ１（ＤＥ２，─）に同期して、リードバス
ＲＢＵＳ２１（２２、─）に出力される。さらに、図２
の（Ｐ）に示すごとく、リードバスＲＢＵＳ２１（２
２、─）のデータは出力端子ＤＯＵＴ１（ＤＯＵＴ２、
─）に出力される。
【００４４】図３は本発明に係る同期型ＤＲＡＭ装置の
第２の実施の形態を示すブロック回路図であって、図７
の同期型ＤＲＡＭ装置に対応する。図３においては、図
１の内部クロック発生回路１３−Ｂ、データアンプ活性
化信号発生回路１４−１、１４−２、─の代りに、内部
クロック発生回路１３−Ｃ、データアンプ活性化信号発
生回路１４’−１、１４’−２、─が設けられている。
内部クロック発生回路１３−Ｃも内部クロック信号ＩＣ
ＬＫ１に同期し、これの１／２周波数の内部クロック信
号ＩＣＬＫ３を出力するが、内部クロック信号ＩＣＬＫ
１、信号ＲＡＥＤ１及び信号ＹＡＤＤ０に応じてセッ
ト、リセットされる。また、データアンプ活性化信号発
生回路１４−１、１４−２、─は内部クロック信号ＩＣ
ＬＫ３の立上り及び立下りの一方に同期したデータアン
プ活性化信号ＤＥ１、ＤＥ２、─を出力する。
第２の実施の形態を示すブロック回路図であって、図７
の同期型ＤＲＡＭ装置に対応する。図３においては、図
１の内部クロック発生回路１３−Ｂ、データアンプ活性
化信号発生回路１４−１、１４−２、─の代りに、内部
クロック発生回路１３−Ｃ、データアンプ活性化信号発
生回路１４’−１、１４’−２、─が設けられている。
内部クロック発生回路１３−Ｃも内部クロック信号ＩＣ
ＬＫ１に同期し、これの１／２周波数の内部クロック信
号ＩＣＬＫ３を出力するが、内部クロック信号ＩＣＬＫ
１、信号ＲＡＥＤ１及び信号ＹＡＤＤ０に応じてセッ
ト、リセットされる。また、データアンプ活性化信号発
生回路１４−１、１４−２、─は内部クロック信号ＩＣ
ＬＫ３の立上り及び立下りの一方に同期したデータアン
プ活性化信号ＤＥ１、ＤＥ２、─を出力する。
【００４５】内部クロック発生回路１３−Ｃは、図１の
内部クロック発生回路１３−ＢのＤフリップフロップＦ
Ｆの代りにセットリセット付きＤフリップフロップＦ
Ｆ’を構えている。アンド回路Ｇ４により、信号ＲＥＡ
Ｄ１がハイレベル内部クロック信号ＩＣＬＫ１がハイレ
ベルかつ信号ＹＡＤＤ０がハイレベルのときに、フリッ
プフロップＦＦ’はセットされる。他方、ゲート回路Ｇ
５により、信号ＲＥＡＤ１がハイレベル内部クロック信
号ＩＣＬＫ１がハイレベル、信号ＹＡＤＤ０がローレベ
ルのときに、フリップフロップＦＦ’はリセットされ
る。従って、内部クロック発生回路１３−Ｃも、信号Ｒ
ＥＡＤ２によってイネーブルされ、内部クロック信号Ｉ
ＣＬＫ１（ＩＣＬＫ２）を１／２分周して内部クロック
信号ＩＣＬＫ３を出力することになる。
内部クロック発生回路１３−ＢのＤフリップフロップＦ
Ｆの代りにセットリセット付きＤフリップフロップＦ
Ｆ’を構えている。アンド回路Ｇ４により、信号ＲＥＡ
Ｄ１がハイレベル内部クロック信号ＩＣＬＫ１がハイレ
ベルかつ信号ＹＡＤＤ０がハイレベルのときに、フリッ
プフロップＦＦ’はセットされる。他方、ゲート回路Ｇ
５により、信号ＲＥＡＤ１がハイレベル内部クロック信
号ＩＣＬＫ１がハイレベル、信号ＹＡＤＤ０がローレベ
ルのときに、フリップフロップＦＦ’はリセットされ
る。従って、内部クロック発生回路１３−Ｃも、信号Ｒ
ＥＡＤ２によってイネーブルされ、内部クロック信号Ｉ
ＣＬＫ１（ＩＣＬＫ２）を１／２分周して内部クロック
信号ＩＣＬＫ３を出力することになる。
【００４６】また、データアンプ活性化信号発生回路１
４’−１、１４’−２、─は異なる構成をなしている。
つまり、データアンプ活性化信号発生回路１４’−１に
おいては、図１のデータアンプ活性化信号１４−１の排
他的ノア回路Ｇ３の代りに、アンド回路Ｇ６を備えてお
り、また、データアンプ活性化信号発生回路１４’−２
においては、図１のデータアンプ活性化信号１４−２の
排他的ノア回路Ｇ３の代りに、ノア回路Ｇ７を備えてい
る。この結果、データアンプ活性化信号発生回路１４’
−１は内部クロック信号ＩＣＬＫ３の立上り毎に一定幅
のパルス信号ＤＥ１を発生することになり、また、デー
タアンプ活性化信号発生回路１４’−２は内部クロック
信号ＩＣＬＫ３の立下り毎に一定幅のパルス信号ＤＥ２
を発生することになる。
４’−１、１４’−２、─は異なる構成をなしている。
つまり、データアンプ活性化信号発生回路１４’−１に
おいては、図１のデータアンプ活性化信号１４−１の排
他的ノア回路Ｇ３の代りに、アンド回路Ｇ６を備えてお
り、また、データアンプ活性化信号発生回路１４’−２
においては、図１のデータアンプ活性化信号１４−２の
排他的ノア回路Ｇ３の代りに、ノア回路Ｇ７を備えてい
る。この結果、データアンプ活性化信号発生回路１４’
−１は内部クロック信号ＩＣＬＫ３の立上り毎に一定幅
のパルス信号ＤＥ１を発生することになり、また、デー
タアンプ活性化信号発生回路１４’−２は内部クロック
信号ＩＣＬＫ３の立下り毎に一定幅のパルス信号ＤＥ２
を発生することになる。
【００４７】図４のタイミング図を参照して図３の同期
型ＤＲＡＭ装置の動作を説明する。
型ＤＲＡＭ装置の動作を説明する。
【００４８】図４においても、外部クロック信号ＣＬＫ
が図４の（Ａ）に示すごとく入力され、この結果、信号
／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳが外部クロック信
号ＣＬＫの立上りエッジによって入力され、図４の
（Ｂ）に示すごとく、リードコマンドを示すものとす
る。この場合、図４の（Ｄ）に示すごとく、外部クロッ
ク信号ＣＬＫに同期した内部クロック信号ＣＬＫ１が発
生し、また、図４の（Ｃ）に示す外部アドレス信号ＡＤ
Ｄは図４の（Ｅ）に示す内部アドレス信号ＩＡＤＤとな
る。
が図４の（Ａ）に示すごとく入力され、この結果、信号
／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳが外部クロック信
号ＣＬＫの立上りエッジによって入力され、図４の
（Ｂ）に示すごとく、リードコマンドを示すものとす
る。この場合、図４の（Ｄ）に示すごとく、外部クロッ
ク信号ＣＬＫに同期した内部クロック信号ＣＬＫ１が発
生し、また、図４の（Ｃ）に示す外部アドレス信号ＡＤ
Ｄは図４の（Ｅ）に示す内部アドレス信号ＩＡＤＤとな
る。
【００４９】コマンドデコーダ７はリードコマンド入力
時には、内部クロック信号ＣＬＫ１に同期して図４の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＣＬＫ１の次の立上りエッジに同期してローレ
ベルとされる。
時には、内部クロック信号ＣＬＫ１に同期して図４の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＣＬＫ１の次の立上りエッジに同期してローレ
ベルとされる。
【００５０】ハイレベルの信号ＲＥＡＤ１を受けてバー
ストカウンタ８は、図４の（Ｈ）、（Ｉ）に示すごと
く、内部アドレス信号ＩＡＤＤをラッチして出力する。
この場合、ＩＡＤＤは、（ＹＡＤＤ０、ＹＡＤＤ１）に
よって表わされる。その後、信号ＲＥＡＤ１はローレベ
ルとなり、バーストカウンタ８はバースト動作に移行し
て内部クロック信号ＣＬＫ１に同期してＩＡＤＤ＋１、
ＩＡＤＤ＋２、─を発生する。この場合も、ＩＡＤＤ＋
１、ＩＡＤＤ＋２、─は（ＹＡＤＤ０、ＹＡＤＤ１）に
よって表わされる。つまり、コラムアドレス信号ＹＡＤ
Ｄは、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─と変
化し、この結果、エラムデコーダ９は図４の（Ｊ）に示
すごとく、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─
の最下位ビットを除いたアドレスに対応するコラムスイ
ッチ線を順次選択する。従って、図４の（Ｏ）、（Ｐ）
に示すごとく、予めセルデータを増幅しているセンスア
ンプからデータがリードバスＲＢＵＳ１１、１２に出力
される。
ストカウンタ８は、図４の（Ｈ）、（Ｉ）に示すごと
く、内部アドレス信号ＩＡＤＤをラッチして出力する。
この場合、ＩＡＤＤは、（ＹＡＤＤ０、ＹＡＤＤ１）に
よって表わされる。その後、信号ＲＥＡＤ１はローレベ
ルとなり、バーストカウンタ８はバースト動作に移行し
て内部クロック信号ＣＬＫ１に同期してＩＡＤＤ＋１、
ＩＡＤＤ＋２、─を発生する。この場合も、ＩＡＤＤ＋
１、ＩＡＤＤ＋２、─は（ＹＡＤＤ０、ＹＡＤＤ１）に
よって表わされる。つまり、コラムアドレス信号ＹＡＤ
Ｄは、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─と変
化し、この結果、エラムデコーダ９は図４の（Ｊ）に示
すごとく、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─
の最下位ビットを除いたアドレスに対応するコラムスイ
ッチ線を順次選択する。従って、図４の（Ｏ）、（Ｐ）
に示すごとく、予めセルデータを増幅しているセンスア
ンプからデータがリードバスＲＢＵＳ１１、１２に出力
される。
【００５１】他方、信号ＲＥＡＤ１のハイレベルを受け
ている内部クロック発生回路１３−Ｃにおいては、内部
クロック信号ＩＣＬＫ１及び信号ＹＡＤＤ０に応じてフ
リップフロップＦＦ’は初期化される。図４の例におい
ては、信号ＲＥＡＤ１がハイレベルになった後に、内部
クロック信号ＩＣＬＫ１（図４の（Ｄ））及び信号ＹＡ
ＤＤ０（図４の（Ｈ））は共にハイレベルであり、従っ
て、フリップフロップＦＦ’はセットされる。
ている内部クロック発生回路１３−Ｃにおいては、内部
クロック信号ＩＣＬＫ１及び信号ＹＡＤＤ０に応じてフ
リップフロップＦＦ’は初期化される。図４の例におい
ては、信号ＲＥＡＤ１がハイレベルになった後に、内部
クロック信号ＩＣＬＫ１（図４の（Ｄ））及び信号ＹＡ
ＤＤ０（図４の（Ｈ））は共にハイレベルであり、従っ
て、フリップフロップＦＦ’はセットされる。
【００５２】次いで、信号ＲＥＡＤ２のハイレベルを受
けている内部クロック発生回路１３−Ｃにおいては、内
部クロック信号ＩＣＬＫ３Ｂがローレベルとなり、図４
の（Ｌ）に示すごとく、内部クロック信号ＩＣＬＫ３は
ハイレベルとなる。以後、内部クロック信号ＩＣＬＫ１
に同期した図４の（Ｋ）に示す内部クロック信号ＣＬＫ
２を内部発生し、さらに、内部クロック信号ＩＣＬＫ２
の立上りのみに同期した図４の（Ｌ）に示す内部クロッ
ク信号ＩＣＬＫ３を出力する。つまり、内部クロック信
号ＩＣＬＫ３の周波数は内部クロック信号ＩＣＬＫ２の
１／２となる。
けている内部クロック発生回路１３−Ｃにおいては、内
部クロック信号ＩＣＬＫ３Ｂがローレベルとなり、図４
の（Ｌ）に示すごとく、内部クロック信号ＩＣＬＫ３は
ハイレベルとなる。以後、内部クロック信号ＩＣＬＫ１
に同期した図４の（Ｋ）に示す内部クロック信号ＣＬＫ
２を内部発生し、さらに、内部クロック信号ＩＣＬＫ２
の立上りのみに同期した図４の（Ｌ）に示す内部クロッ
ク信号ＩＣＬＫ３を出力する。つまり、内部クロック信
号ＩＣＬＫ３の周波数は内部クロック信号ＩＣＬＫ２の
１／２となる。
【００５３】図４の（Ｌ）に示す内部クロック信号ＩＣ
ＬＫ３がハイレベルからローレベルに変化すると、デー
タアンプ活性化信号発生回路１４’−２のノア回路Ｇ７
の入力が一定期間すべてローレベルとなる。このローレ
ベル期間中に、図４の（Ｎ）に示すごとく、データアン
プ活性化信号ＤＥ２はハイレベルとなる。なお、このロ
ーレベル期間はデータアンプ活性化信号発生回路１４’
−２のインバータＩ５、Ｉ６、Ｉ７の信号活性時間によ
って決定される。また、図４の（Ｌ）に示す内部クロッ
ク信号ＩＣＬＫ３がローレベルからハイレベルに変化す
ると、データアンプ活性化信号発生回路１４’−１のア
ンド回路Ｇ６の入力が一定期間すべてローレベルとな
る。このローレベル期間中に、図４の（Ｍ）に示すごと
く、データアンプ活性化信号ＤＥ１はハイレベルとな
る。なお、このローレベル期間はデータアンプ活性化信
号発生回路１４’−１のインバータＩ５、Ｉ６、Ｉ７の
信号活性時間によって決定される。
ＬＫ３がハイレベルからローレベルに変化すると、デー
タアンプ活性化信号発生回路１４’−２のノア回路Ｇ７
の入力が一定期間すべてローレベルとなる。このローレ
ベル期間中に、図４の（Ｎ）に示すごとく、データアン
プ活性化信号ＤＥ２はハイレベルとなる。なお、このロ
ーレベル期間はデータアンプ活性化信号発生回路１４’
−２のインバータＩ５、Ｉ６、Ｉ７の信号活性時間によ
って決定される。また、図４の（Ｌ）に示す内部クロッ
ク信号ＩＣＬＫ３がローレベルからハイレベルに変化す
ると、データアンプ活性化信号発生回路１４’−１のア
ンド回路Ｇ６の入力が一定期間すべてローレベルとな
る。このローレベル期間中に、図４の（Ｍ）に示すごと
く、データアンプ活性化信号ＤＥ１はハイレベルとな
る。なお、このローレベル期間はデータアンプ活性化信
号発生回路１４’−１のインバータＩ５、Ｉ６、Ｉ７の
信号活性時間によって決定される。
【００５４】このように、内部クロック信号ＩＣＬＫ３
の立上り及び立下りの一方の直後に、図４の（Ｍ）、
（Ｎ）に示すごとく、データアンプ活性化信号ＤＥ１、
ＤＥ２の一方は活性化される。この結果、図４の（Ｑ）
に示すごとく、リードバス１１（１２）のデータは、デ
ータアンプ活性化信号ＤＥ１、（ＤＥ２）に同期して、
リードバスＲＢＵＳ２に出力される。さらに、図４の
（Ｒ）に示すごとく、リードバスＲＢＵＳ２のデータは
出力端子ＤＯＵＴに出力される。
の立上り及び立下りの一方の直後に、図４の（Ｍ）、
（Ｎ）に示すごとく、データアンプ活性化信号ＤＥ１、
ＤＥ２の一方は活性化される。この結果、図４の（Ｑ）
に示すごとく、リードバス１１（１２）のデータは、デ
ータアンプ活性化信号ＤＥ１、（ＤＥ２）に同期して、
リードバスＲＢＵＳ２に出力される。さらに、図４の
（Ｒ）に示すごとく、リードバスＲＢＵＳ２のデータは
出力端子ＤＯＵＴに出力される。
【００５５】なお、上述の発明の実施の形態において
は、内部クロック発生回路１３−Ｂ、１３−Ｃが外部ク
ロック信号ＣＬＫの立上りエッジに応答するように構成
されているが、外部クロック信号ＣＬＫの立下りエッジ
に応答するように構成することもできる。
は、内部クロック発生回路１３−Ｂ、１３−Ｃが外部ク
ロック信号ＣＬＫの立上りエッジに応答するように構成
されているが、外部クロック信号ＣＬＫの立下りエッジ
に応答するように構成することもできる。
【００５６】このように、上述の発明の実施の形態にお
いては、内部クロック信号ＩＣＬＫ３の周波数が１／２
となるので、内部クロック信号ＩＣＬＫ３の配線に流れ
る平均電流は従来に比較して１／２となり、配線の単位
断面積当りの平均電流Ｊも１／２となる。この結果、エ
レクトマイグレーションによる配線の５０％不良時間ｔ
５０’は、従来をｔ５０とすれば、上述の（１）式よ
り、 と４倍改善する。また、単位時間当りの平均電流の減少
はチップ温度の上昇も抑制するので、さらにエレクトマ
イグレーションの発生を防止できる。
いては、内部クロック信号ＩＣＬＫ３の周波数が１／２
となるので、内部クロック信号ＩＣＬＫ３の配線に流れ
る平均電流は従来に比較して１／２となり、配線の単位
断面積当りの平均電流Ｊも１／２となる。この結果、エ
レクトマイグレーションによる配線の５０％不良時間ｔ
５０’は、従来をｔ５０とすれば、上述の（１）式よ
り、 と４倍改善する。また、単位時間当りの平均電流の減少
はチップ温度の上昇も抑制するので、さらにエレクトマ
イグレーションの発生を防止できる。
【００５７】
【発明の効果】以上説明したように本発明によれば、エ
レクトロマイグレーションによる配線寿命の短縮を抑止
でき、従って、信頼性を向上できる。
レクトロマイグレーションによる配線寿命の短縮を抑止
でき、従って、信頼性を向上できる。
【図１】本発明に係る同期型ＤＲＡＭ装置の第１の実施
の形態を示すブロック回路図である。
の形態を示すブロック回路図である。
【図２】図１の装置の回路動作を説明するためのタイミ
ング図である。
ング図である。
【図３】本発明に係る同期型ＤＲＡＭ装置の第２の実施
の形態を示すブロック回路図である。
の形態を示すブロック回路図である。
【図４】図３の装置の回路動作を説明するためのタイミ
ング図である。
ング図である。
【図５】第１の従来の同期型ＤＲＡＭ装置を示すブロッ
ク回路図である。
ク回路図である。
【図６】図５の装置の回路動作を説明するためのタイミ
ング図である。
ング図である。
【図７】第２の従来の同期型ＤＲＡＭ装置を示すブロッ
ク回路図である。
ク回路図である。
【図８】図７の装置の回路動作を説明するためのタイミ
ング図である。
ング図である。
１、２、３、４、５、６─入力回路 ７─コマンドデコーダ ８─バーストカウンタ ９─コラムデコーダ １１─データアンプ １２−１、１２−２、１２─出力回路 １３−Ａ、１３−Ｂ、１３−Ｃ─内部クロック発生回路 ＹＳＷ１、─ＹＳＷｎ、─コラムスイッチ線 ＲＢＵＳ１１、ＲＢＵＳ１２、─、ＲＢＵＳ２１、ＲＢ
ＵＳ２２、ＲＢＵＳ２─リードバス
ＵＳ２２、ＲＢＵＳ２─リードバス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図５において、入力回路１は外部アドレス
信号ＡＤＤを入力して内部アドレス信号ＩＡＤＤを出力
し、入力回路２はローアドレスストローブ信号／ＲＡＳ
を入力して内部信号ＩＲＡＳを出力し、入力回路３はコ
ラムアドレスストローブ信号／ＣＡＳを入力して内部信
号ＩＣＡＳを出力し、入力回路４はライトイネーブル信
号／ＷＥを入力して内部信号ＩＷＥを出力し、入力回路
５はチップセレクト信号／ＣＳを入力して内部信号ＩＣ
Ｓを出力し、入力回路６は外部クロック信号ＣＬＫを入
力して内部クロック信号ＩＣＬＫ１を出力する。なお、
入力回路２〜５は外部クロック信号ＣＬＫの立上りエッ
ジにて動作する。
信号ＡＤＤを入力して内部アドレス信号ＩＡＤＤを出力
し、入力回路２はローアドレスストローブ信号／ＲＡＳ
を入力して内部信号ＩＲＡＳを出力し、入力回路３はコ
ラムアドレスストローブ信号／ＣＡＳを入力して内部信
号ＩＣＡＳを出力し、入力回路４はライトイネーブル信
号／ＷＥを入力して内部信号ＩＷＥを出力し、入力回路
５はチップセレクト信号／ＣＳを入力して内部信号ＩＣ
Ｓを出力し、入力回路６は外部クロック信号ＣＬＫを入
力して内部クロック信号ＩＣＬＫ１を出力する。なお、
入力回路２〜５は外部クロック信号ＣＬＫの立上りエッ
ジにて動作する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】コラムスイッチ線ＹＳＷ１、─、ＹＳＷｎ
とリードバスＲＢＵＳ１、ＲＢＵＳ２、─との間には、
センスアンプＳ１１、Ｓ２１、─、Ｓ１ｎ、Ｓ２ｎ、─
が接続されている。たとえば、コラムスイッチ線ＹＳＷ
１が選択されると、センスアンプＳ１１、Ｓ２１、─が
リードバスＲＢＵＳ１１、ＲＢＵＳ１２、─にデータ出
力する。また、各センスアンプＳ１１、Ｓ２１、─、Ｓ
１ｎ、Ｓ２ｎ、─にはディジット線Ｄ１１、Ｄ２１、
─、Ｄ１ｎ、Ｄ２ｎ、─を介してセルＣ１１、Ｃ２１、
─、Ｃ１ｎ、Ｃ２ｎ、─が接続されている。なお、ここ
では、各セルＣ１１、Ｃ２１、─、Ｃ１ｎ、Ｃ２ｎ、─
は複数のセルを示し、これらの各セルはローデコーダ
（図示せず）によって選択される。たとえば、セルアレ
イはｍ個のブロックＢＫ１、ＢＫ２、─に分割されてい
るが、説明を簡単にするために、２ブロックＢＫ１、Ｂ
Ｋ２のみを図示してある。
とリードバスＲＢＵＳ１、ＲＢＵＳ２、─との間には、
センスアンプＳ１１、Ｓ２１、─、Ｓ１ｎ、Ｓ２ｎ、─
が接続されている。たとえば、コラムスイッチ線ＹＳＷ
１が選択されると、センスアンプＳ１１、Ｓ２１、─が
リードバスＲＢＵＳ１１、ＲＢＵＳ１２、─にデータ出
力する。また、各センスアンプＳ１１、Ｓ２１、─、Ｓ
１ｎ、Ｓ２ｎ、─にはディジット線Ｄ１１、Ｄ２１、
─、Ｄ１ｎ、Ｄ２ｎ、─を介してセルＣ１１、Ｃ２１、
─、Ｃ１ｎ、Ｃ２ｎ、─が接続されている。なお、ここ
では、各セルＣ１１、Ｃ２１、─、Ｃ１ｎ、Ｃ２ｎ、─
は複数のセルを示し、これらの各セルはローデコーダ
（図示せず）によって選択される。たとえば、セルアレ
イはｍ個のブロックＢＫ１、ＢＫ２、─に分割されてい
るが、説明を簡単にするために、２ブロックＢＫ１、Ｂ
Ｋ２のみを図示してある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】ハイレベルの信号ＲＥＡＤ１を受けてバー
ストカウンタ８は、図６の（Ｈ）に示すごとく、内部ア
ドレス信号ＩＡＤＤをラッチして出力する。その後、信
号ＲＥＡＤ１はローレベルとなり、バーストカウンタ８
はバースト動作に移行して内部クロック信号ＩＣＬＫ１
に同期してＩＡＤＤ＋１、ＩＡＤＤ＋２、─を発生す
る。つまり、コラムアドレス信号ＹＡＤＤは、ＩＡＤ
Ｄ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─と変化し、この結
果、コラムデコーダ９は、図６の（Ｉ）に示すごとく、
ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─に対応する
コラムスイッチ線を順次選択する。従って、図６の
（Ｌ）に示すごとく、予めセルデータを増幅しているセ
ンスアンプからデータがリードバスＲＢＵＳ１１（１
２、─）に出力される。
ストカウンタ８は、図６の（Ｈ）に示すごとく、内部ア
ドレス信号ＩＡＤＤをラッチして出力する。その後、信
号ＲＥＡＤ１はローレベルとなり、バーストカウンタ８
はバースト動作に移行して内部クロック信号ＩＣＬＫ１
に同期してＩＡＤＤ＋１、ＩＡＤＤ＋２、─を発生す
る。つまり、コラムアドレス信号ＹＡＤＤは、ＩＡＤ
Ｄ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─と変化し、この結
果、コラムデコーダ９は、図６の（Ｉ）に示すごとく、
ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─に対応する
コラムスイッチ線を順次選択する。従って、図６の
（Ｌ）に示すごとく、予めセルデータを増幅しているセ
ンスアンプからデータがリードバスＲＢＵＳ１１（１
２、─）に出力される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】他方、信号ＲＥＡＤ２のハイレベルを受け
ている内部クロック発生回路１３−Ａにおいては、内部
クロック信号ＩＣＬＫ１に同期した図６の（Ｊ）に示す
内部クロック信号ＩＣＬＫ２を内部発生し、さらに、内
部クロック信号ＩＣＬＫ２に同期した図６の（Ｋ）に示
す内部クロック信号ＩＣＬＫ３を出力する。
ている内部クロック発生回路１３−Ａにおいては、内部
クロック信号ＩＣＬＫ１に同期した図６の（Ｊ）に示す
内部クロック信号ＩＣＬＫ２を内部発生し、さらに、内
部クロック信号ＩＣＬＫ２に同期した図６の（Ｋ）に示
す内部クロック信号ＩＣＬＫ３を出力する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】この結果、図６の（Ｍ）に示すごとく、リ
ードバスＲＢＵＳ１１（ＲＢＵＳ１２、─）のデータ
は、内部クロック信号ＩＣＬＫ３に同期して、リードバ
スＲＢＵＳ２１（ＲＢＵＳ２２、─）に出力される。さ
らに、図６の（Ｎ）に示すごとく、リードバスＲＢＵＳ
２１（ＲＢＵＳ２２、─）のデータは出力端子ＤＯＵＴ
１（ＤＯＵＴ２、─）に出力される。
ードバスＲＢＵＳ１１（ＲＢＵＳ１２、─）のデータ
は、内部クロック信号ＩＣＬＫ３に同期して、リードバ
スＲＢＵＳ２１（ＲＢＵＳ２２、─）に出力される。さ
らに、図６の（Ｎ）に示すごとく、リードバスＲＢＵＳ
２１（ＲＢＵＳ２２、─）のデータは出力端子ＤＯＵＴ
１（ＤＯＵＴ２、─）に出力される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】すなわち、コラムアドレス信号ＹＡＤＤ０
はゲート回路Ｇ２−１、Ｇ２−２に供給され、これによ
り、内部クロック信号ＩＣＬＫ３を切替えてデータアン
プ１１−１、１１−２の一方に供給する。
はゲート回路Ｇ２−１、Ｇ２−２に供給され、これによ
り、内部クロック信号ＩＣＬＫ３を切替えてデータアン
プ１１−１、１１−２の一方に供給する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】外部クロック信号ＣＬＫが図８の（Ａ）に
示すごとく入力され、この結果、信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、／ＣＳが外部クロック信号ＣＬＫの立上り
エッジによって入力され、図８の（Ｂ）に示すごとく、
リードコマンドを示すものとする。この場合、図８の
（Ｄ）に示すごとく、外部クロック信号ＣＬＫに同期し
た内部クロックＩ信号ＩＣＬＫ１が発生し、また、図８
の（Ｃ）に示す外部アドレス信号ＡＤＤは図８の（Ｅ）
に示す内部アドレス信号ＩＡＤＤとなる。
示すごとく入力され、この結果、信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、／ＣＳが外部クロック信号ＣＬＫの立上り
エッジによって入力され、図８の（Ｂ）に示すごとく、
リードコマンドを示すものとする。この場合、図８の
（Ｄ）に示すごとく、外部クロック信号ＣＬＫに同期し
た内部クロックＩ信号ＩＣＬＫ１が発生し、また、図８
の（Ｃ）に示す外部アドレス信号ＡＤＤは図８の（Ｅ）
に示す内部アドレス信号ＩＡＤＤとなる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】コマンドデコーダ７は、リードコマンド入
力時には、内部クロック信号ＩＣＬＫ１に同期して図８
の（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、
ＲＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部ク
ロック信号ＩＣＬＫ１の次の立上りエッジに同期してロ
ーレベルとされる。
力時には、内部クロック信号ＩＣＬＫ１に同期して図８
の（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、
ＲＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部ク
ロック信号ＩＣＬＫ１の次の立上りエッジに同期してロ
ーレベルとされる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】ハイレベルの信号ＲＥＡＤ１を受けてバー
ストカウンタ８は、図８の（Ｈ）、（Ｉ）に示すごと
く、内部アドレス信号ＩＡＤＤをラッチして出力する。
この場合、ＩＡＤＤは（ＹＡＤＤ０、ＹＡＤＤ１）によ
って表わされる。その後、信号ＲＥＡＤ１はローレベル
となり、バーストカウンタ８はバースト動作に移行して
内部クロック信号ＩＣＬＫ１に同期してＩＡＤＤ＋１、
ＩＡＤＤ＋２、─を発生する。この場合も、ＩＡＤＤ＋
１、ＩＡＤＤ＋２、─は（ＹＡＤＤ０、ＹＡＤＤ１）に
よって表わされる。つまり、コラムアドレス信号ＹＡＤ
Ｄは、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─と変
化し、この結果、コラムデコーダ９は、図８の（Ｊ）に
示すごとく、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、
─の最下位ビットを除いたアドレスに対応するコラムス
イッチ線を順次選択する。従って、図８の（Ｎ）、
（Ｏ）に示すごとく、予めセルデータを増幅しているセ
ンスアンプからデータがリードバスＲＢＵＳ１１、１２
に出力される。
ストカウンタ８は、図８の（Ｈ）、（Ｉ）に示すごと
く、内部アドレス信号ＩＡＤＤをラッチして出力する。
この場合、ＩＡＤＤは（ＹＡＤＤ０、ＹＡＤＤ１）によ
って表わされる。その後、信号ＲＥＡＤ１はローレベル
となり、バーストカウンタ８はバースト動作に移行して
内部クロック信号ＩＣＬＫ１に同期してＩＡＤＤ＋１、
ＩＡＤＤ＋２、─を発生する。この場合も、ＩＡＤＤ＋
１、ＩＡＤＤ＋２、─は（ＹＡＤＤ０、ＹＡＤＤ１）に
よって表わされる。つまり、コラムアドレス信号ＹＡＤ
Ｄは、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─と変
化し、この結果、コラムデコーダ９は、図８の（Ｊ）に
示すごとく、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、
─の最下位ビットを除いたアドレスに対応するコラムス
イッチ線を順次選択する。従って、図８の（Ｎ）、
（Ｏ）に示すごとく、予めセルデータを増幅しているセ
ンスアンプからデータがリードバスＲＢＵＳ１１、１２
に出力される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】他方、信号ＲＥＡＤ２のハイレベルを受け
ている内部クロック発生回路１３−Ａにおいては、内部
クロック信号ＩＣＬＫ１に同期した図８の（Ｋ）に示す
内部クロック信号ＩＣＬＫ２を内部発生し、さらに、内
部クロック信号ＩＣＬＫ２に同期した図８の（Ｌ）に示
す内部クロック信号ＩＣＬＫ３を出力する。
ている内部クロック発生回路１３−Ａにおいては、内部
クロック信号ＩＣＬＫ１に同期した図８の（Ｋ）に示す
内部クロック信号ＩＣＬＫ２を内部発生し、さらに、内
部クロック信号ＩＣＬＫ２に同期した図８の（Ｌ）に示
す内部クロック信号ＩＣＬＫ３を出力する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】内部クロック信号ＩＣＬＫ３はコラムアド
レス信号ＹＡＤＤ０に応じてデータアンプ活性化信号Ｄ
Ｅ１、ＤＥ２となる。すなわち、ＹＡＤＤ０がハイレベ
ルときには、図８の（Ｍ）に示すごとく、データアンプ
活性化信号ＤＥ１が内部クロック信号ＩＣＬＫ３に同期
してハイレベルとなり、この結果、リードバスＲＢＵＳ
１１のデータが、図８の（Ｑ）に示すごとく、リードバ
スＲＢＵＳ２に出力される。他方、ＹＡＤＤ０がローレ
ベルときには、図８の（Ｎ）に示すごとく、データアン
プ活性化信号ＤＥ２が内部クロック信号ＩＣＬＫ３に同
期してハイレベルとなり、この結果、リードバスＲＢＵ
Ｓ１２のデータが、図８の（Ｑ）に示すごとく、リード
バスＰＢＵＳ２に出力される。
レス信号ＹＡＤＤ０に応じてデータアンプ活性化信号Ｄ
Ｅ１、ＤＥ２となる。すなわち、ＹＡＤＤ０がハイレベ
ルときには、図８の（Ｍ）に示すごとく、データアンプ
活性化信号ＤＥ１が内部クロック信号ＩＣＬＫ３に同期
してハイレベルとなり、この結果、リードバスＲＢＵＳ
１１のデータが、図８の（Ｑ）に示すごとく、リードバ
スＲＢＵＳ２に出力される。他方、ＹＡＤＤ０がローレ
ベルときには、図８の（Ｎ）に示すごとく、データアン
プ活性化信号ＤＥ２が内部クロック信号ＩＣＬＫ３に同
期してハイレベルとなり、この結果、リードバスＲＢＵ
Ｓ１２のデータが、図８の（Ｑ）に示すごとく、リード
バスＰＢＵＳ２に出力される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】さらに、図８の（Ｒ）に示すごとく、リー
ドバスＲＢＵＳ２のデータは出力端子ＤＯＵＴに出力さ
れる。
ドバスＲＢＵＳ２のデータは出力端子ＤＯＵＴに出力さ
れる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】
【発明が解決しようとする課題】上述の従来の同期型Ｄ
ＲＡＭ装置においては、内部クロック信号ＩＣＬＫ３は
外部クロック信号ＣＬＫと同一の周波数で動作するの
で、内部クロック信号ＩＣＬＫ３の信号配線のエレクト
ロマイグレーションによる配線寿命が短かくなるという
信頼性の課題があった。
ＲＡＭ装置においては、内部クロック信号ＩＣＬＫ３は
外部クロック信号ＣＬＫと同一の周波数で動作するの
で、内部クロック信号ＩＣＬＫ３の信号配線のエレクト
ロマイグレーションによる配線寿命が短かくなるという
信頼性の課題があった。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】すなわち、内部クロック信号ＩＣＬＫ３は
同期型ＤＲＡＭ装置のデータアンプ１１−１、１１−
２、─の活性化を司る信号である。従って、同期型ＤＲ
ＡＭ装置の大容量化を伴い、データアンプ数が増加し、
内部クロック信号ＩＣＬＫ３のための信号配線が長くな
る。この結果、負荷容量の増大による充放電電源の増加
を招き、エレクトロマイグレーションによる配線寿命の
短縮を招くことになる。なお、一般に、エレクトロマイ
グレーションによる配線の５０％不良時間ｔ５０ は、 ｔ５０＝ａ・Ｊ-2・ｅｘｐ（φ／ｋＴ） （１） ただし、φ＝０．６（ｅＶ） ｋ＝８．６２×１０-5（ｅＶ／Ｋ） ａ：配線材料による係数 Ｊ：絶対平均電流密度（Ａ／ｃｍ2） Ｔ：チップ表面温度（Ｋ） で表わされる。従って、信号配線の寿命は配線の充放電
電流の２乗の比例して悪化することになる。
同期型ＤＲＡＭ装置のデータアンプ１１−１、１１−
２、─の活性化を司る信号である。従って、同期型ＤＲ
ＡＭ装置の大容量化を伴い、データアンプ数が増加し、
内部クロック信号ＩＣＬＫ３のための信号配線が長くな
る。この結果、負荷容量の増大による充放電電源の増加
を招き、エレクトロマイグレーションによる配線寿命の
短縮を招くことになる。なお、一般に、エレクトロマイ
グレーションによる配線の５０％不良時間ｔ５０ は、 ｔ５０＝ａ・Ｊ-2・ｅｘｐ（φ／ｋＴ） （１） ただし、φ＝０．６（ｅＶ） ｋ＝８．６２×１０-5（ｅＶ／Ｋ） ａ：配線材料による係数 Ｊ：絶対平均電流密度（Ａ／ｃｍ2） Ｔ：チップ表面温度（Ｋ） で表わされる。従って、信号配線の寿命は配線の充放電
電流の２乗の比例して悪化することになる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】さらに、充放電電流の増加は、同期型ＤＲ
ＡＭの動作電流の増加につながり、ＤＣ特性の悪化と共
にチップ温度を上昇させるので、エレクトロマイグレー
ションの発生を助長し、さらに内部クロック信号ＩＣＬ
Ｋ３の配線寿命を短縮させることになる。ここで、
（１）式のチップ表面温度Ｔは、 Ｔ＝２７３．１５＋Ｔａ・Ｖｃｃ・Ｉｃｃ・Ｒｔｈ （２） ただし、Ｔａ：雰囲気温度 Ｖｃｃ：電源電圧 Ｉｃｃ：動作電流 Ｒｔｈ：パッケージの熱抵抗 で表わされる。従って、動作電流の増加は配線寿命の短
絡を招くことになる。
ＡＭの動作電流の増加につながり、ＤＣ特性の悪化と共
にチップ温度を上昇させるので、エレクトロマイグレー
ションの発生を助長し、さらに内部クロック信号ＩＣＬ
Ｋ３の配線寿命を短縮させることになる。ここで、
（１）式のチップ表面温度Ｔは、 Ｔ＝２７３．１５＋Ｔａ・Ｖｃｃ・Ｉｃｃ・Ｒｔｈ （２） ただし、Ｔａ：雰囲気温度 Ｖｃｃ：電源電圧 Ｉｃｃ：動作電流 Ｒｔｈ：パッケージの熱抵抗 で表わされる。従って、動作電流の増加は配線寿命の短
絡を招くことになる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】図２においても、外部クロック信号ＣＬＫ
が図２の（Ａ）に示すごとく入力され、この結果、信号
／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳが外部クロック信
号ＣＬＫの立上りエッジによって入力され、図２の
（Ｂ）に示すごとく、リードコマンドを示すものとす
る。この場合、図２の（Ｄ）に示すごとく、外部クロッ
ク信号ＣＬＫに同期した内部クロック信号ＩＣＬＫ１が
発生し、また、図２の（Ｃ）に示す外部アドレス信号Ａ
ＤＤは図２の（Ｅ）に示す内部アドレス信号ＩＡＤＤと
なる。
が図２の（Ａ）に示すごとく入力され、この結果、信号
／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳが外部クロック信
号ＣＬＫの立上りエッジによって入力され、図２の
（Ｂ）に示すごとく、リードコマンドを示すものとす
る。この場合、図２の（Ｄ）に示すごとく、外部クロッ
ク信号ＣＬＫに同期した内部クロック信号ＩＣＬＫ１が
発生し、また、図２の（Ｃ）に示す外部アドレス信号Ａ
ＤＤは図２の（Ｅ）に示す内部アドレス信号ＩＡＤＤと
なる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】コマンドデコーダ７はリードコマンド入力
時には、内部クロック信号ＩＣＬＫ１に同期して図２の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＩＣＬＫ１の次の立上りエッジに同期してロー
レベルとされる。
時には、内部クロック信号ＩＣＬＫ１に同期して図２の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＩＣＬＫ１の次の立上りエッジに同期してロー
レベルとされる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】ハイレベルの信号ＲＥＡＤ１を受けてバー
ストカウンタ８は、図２の（Ｈ）に示すごとく、内部ア
ドレス信号ＩＡＤＤをラッチして出力する。その後、信
号ＲＥＡＤ１はローレベルとなり、バーストカウンタ８
はバースト動作に移行して内部クロック信号ＩＣＬＫ１
に同期してＩＡＤＤ＋１、ＩＡＤＤ＋２、─を発生す
る。つまり、コラムアドレス信号ＹＡＤＤは、ＩＡＤ
Ｄ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─と変化し、この結
果、コラムデコーダ９は図２の（Ｉ）に示すごとく、Ｉ
ＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─に対応するコ
ラムスイッチ線を順次選択する。従って、図２の（Ｎ）
に示すごとく、予めセルデータを増幅しているセンスア
ンプからデータがリードバスＲＢＵＳ１１（１２、─）
に出力される。
ストカウンタ８は、図２の（Ｈ）に示すごとく、内部ア
ドレス信号ＩＡＤＤをラッチして出力する。その後、信
号ＲＥＡＤ１はローレベルとなり、バーストカウンタ８
はバースト動作に移行して内部クロック信号ＩＣＬＫ１
に同期してＩＡＤＤ＋１、ＩＡＤＤ＋２、─を発生す
る。つまり、コラムアドレス信号ＹＡＤＤは、ＩＡＤ
Ｄ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─と変化し、この結
果、コラムデコーダ９は図２の（Ｉ）に示すごとく、Ｉ
ＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、─に対応するコ
ラムスイッチ線を順次選択する。従って、図２の（Ｎ）
に示すごとく、予めセルデータを増幅しているセンスア
ンプからデータがリードバスＲＢＵＳ１１（１２、─）
に出力される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】他方、信号ＲＥＡＤ２のハイレベルを受け
ている内部クロック発生回路１３−Ｂにおいては、内部
クロック信号ＩＣＬＫ１に同期した図２の（Ｊ）に示す
内部クロック信号ＩＣＬＫ２を内部発生し、さらに、内
部クロック信号ＩＣＬＫ２の立上りのみに同期した図２
の（Ｋ）に示す内部クロック信号ＩＣＬＫ３を出力す
る。つまり、内部クロック信号ＩＣＬＫ３の周波数は内
部クロック信号ＩＣＬＫ２の１／２となる。
ている内部クロック発生回路１３−Ｂにおいては、内部
クロック信号ＩＣＬＫ１に同期した図２の（Ｊ）に示す
内部クロック信号ＩＣＬＫ２を内部発生し、さらに、内
部クロック信号ＩＣＬＫ２の立上りのみに同期した図２
の（Ｋ）に示す内部クロック信号ＩＣＬＫ３を出力す
る。つまり、内部クロック信号ＩＣＬＫ３の周波数は内
部クロック信号ＩＣＬＫ２の１／２となる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】内部クロック発生回路１３−Ｃは、図１の
内部クロック発生回路１３−ＢのＤフリップフロップＦ
Ｆの代りにセットリセット付きＤフリップフロップＦ
Ｆ’を構えている。アンド回路Ｇ４により、信号ＲＥＡ
Ｄ１がハイレベル、内部クロック信号ＩＣＬＫ１がハイ
レベルかつ信号ＹＡＤＤ０がハイレベルのときに、フリ
ップフロップＦＦ’はセットされる。他方、ゲート回路
Ｇ５により、信号ＲＥＡＤ１がハイレベル内部クロック
信号ＩＣＬＫ１がハイレベル、信号ＹＡＤＤ０がローレ
ベルのときに、フリップフロップＦＦ’はリセットされ
る。従って、内部クロック発生回路１３−Ｃも、信号Ｒ
ＥＡＤ２によってイネーブルされ、内部クロック信号Ｉ
ＣＬＫ１（ＩＣＬＫ２）を１／２分周して内部クロック
信号ＩＣＬＫ３を出力することになる。
内部クロック発生回路１３−ＢのＤフリップフロップＦ
Ｆの代りにセットリセット付きＤフリップフロップＦ
Ｆ’を構えている。アンド回路Ｇ４により、信号ＲＥＡ
Ｄ１がハイレベル、内部クロック信号ＩＣＬＫ１がハイ
レベルかつ信号ＹＡＤＤ０がハイレベルのときに、フリ
ップフロップＦＦ’はセットされる。他方、ゲート回路
Ｇ５により、信号ＲＥＡＤ１がハイレベル内部クロック
信号ＩＣＬＫ１がハイレベル、信号ＹＡＤＤ０がローレ
ベルのときに、フリップフロップＦＦ’はリセットされ
る。従って、内部クロック発生回路１３−Ｃも、信号Ｒ
ＥＡＤ２によってイネーブルされ、内部クロック信号Ｉ
ＣＬＫ１（ＩＣＬＫ２）を１／２分周して内部クロック
信号ＩＣＬＫ３を出力することになる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】図４においても、外部クロック信号ＣＬＫ
が図４の（Ａ）に示すごとく入力され、この結果、信号
／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳが外部クロック信
号ＣＬＫの立上りエッジによって入力され、図４の
（Ｂ）に示すごとく、リードコマンドを示すものとす
る。この場合、図４の（Ｄ）に示すごとく、外部クロッ
ク信号ＣＬＫに同期した内部クロック信号ＩＣＬＫ１が
発生し、また、図４の（Ｃ）に示す外部アドレス信号Ａ
ＤＤは図４の（Ｅ）に示す内部アドレス信号ＩＡＤＤと
なる。
が図４の（Ａ）に示すごとく入力され、この結果、信号
／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳが外部クロック信
号ＣＬＫの立上りエッジによって入力され、図４の
（Ｂ）に示すごとく、リードコマンドを示すものとす
る。この場合、図４の（Ｄ）に示すごとく、外部クロッ
ク信号ＣＬＫに同期した内部クロック信号ＩＣＬＫ１が
発生し、また、図４の（Ｃ）に示す外部アドレス信号Ａ
ＤＤは図４の（Ｅ）に示す内部アドレス信号ＩＡＤＤと
なる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】コマンドデコーダ７はリードコマンド入力
時には、内部クロック信号ＩＣＬＫ１に同期して図４の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＩＣＬＫ１の次の立上りエッジに同期してロー
レベルとされる。
時には、内部クロック信号ＩＣＬＫ１に同期して図４の
（Ｆ）、（Ｇ）に示すハイレベルの信号ＲＥＡＤ１、Ｒ
ＥＡＤ２を出力する。なお、信号ＲＥＡＤ１は内部クロ
ック信号ＩＣＬＫ１の次の立上りエッジに同期してロー
レベルとされる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】ハイレベルの信号ＲＥＡＤ１を受けてバー
ストカウンタ８は、図４の（Ｈ）、（Ｉ）に示すごと
く、内部アドレス信号ＩＡＤＤをラッチして出力する。
この場合、ＩＡＤＤは、（ＹＡＤＤ０、ＹＡＤＤ１）に
よって表わされる。その後、信号ＲＥＡＤ１はローレベ
ルとなり、バーストカウンタ８はバースト動作に移行し
て内部クロック信号ＩＣＬＫ１に同期してＩＡＤＤ＋
１、ＩＡＤＤ＋２、─を発生する。この場合も、ＩＡＤ
Ｄ＋１、ＩＡＤＤ＋２、─は（ＹＡＤＤ０、ＹＡＤＤ
１）によって表わされる。つまり、コラムアドレス信号
ＹＡＤＤは、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、
─と変化し、この結果、コラムデコーダ９は図４の
（Ｊ）に示すごとく、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤ
Ｄ＋２、─の最下位ビットを除いたアドレスに対応する
コラムスイッチ線を順次選択する。従って、図４の
（Ｏ）、（Ｐ）に示すごとく、予めセルデータを増幅し
ているセンスアンプからデータがリードバスＲＢＵＳ１
１、１２に出力される。
ストカウンタ８は、図４の（Ｈ）、（Ｉ）に示すごと
く、内部アドレス信号ＩＡＤＤをラッチして出力する。
この場合、ＩＡＤＤは、（ＹＡＤＤ０、ＹＡＤＤ１）に
よって表わされる。その後、信号ＲＥＡＤ１はローレベ
ルとなり、バーストカウンタ８はバースト動作に移行し
て内部クロック信号ＩＣＬＫ１に同期してＩＡＤＤ＋
１、ＩＡＤＤ＋２、─を発生する。この場合も、ＩＡＤ
Ｄ＋１、ＩＡＤＤ＋２、─は（ＹＡＤＤ０、ＹＡＤＤ
１）によって表わされる。つまり、コラムアドレス信号
ＹＡＤＤは、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤＤ＋２、
─と変化し、この結果、コラムデコーダ９は図４の
（Ｊ）に示すごとく、ＩＡＤＤ、ＩＡＤＤ＋１、ＩＡＤ
Ｄ＋２、─の最下位ビットを除いたアドレスに対応する
コラムスイッチ線を順次選択する。従って、図４の
（Ｏ）、（Ｐ）に示すごとく、予めセルデータを増幅し
ているセンスアンプからデータがリードバスＲＢＵＳ１
１、１２に出力される。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】このように、内部クロック信号ＩＣＬＫ３
の立上り及び立下りの一方の直後に、図４の（Ｍ）、
（Ｎ）に示すごとく、データアンプ活性化信号ＤＥ１、
ＤＥ２の一方は活性化される。この結果、図４の（Ｑ）
に示すごとく、リードバスＲＢＵＳ１１（ＲＢＵＳ１
２）のデータは、データアンプ活性化信号ＤＥ１（ＤＥ
２）に同期して、リードバスＲＢＵＳ２に出力される。
さらに、図４の（Ｒ）に示すごとく、リードバスＲＢＵ
Ｓ２のデータは出力端子ＤＯＵＴに出力される。
の立上り及び立下りの一方の直後に、図４の（Ｍ）、
（Ｎ）に示すごとく、データアンプ活性化信号ＤＥ１、
ＤＥ２の一方は活性化される。この結果、図４の（Ｑ）
に示すごとく、リードバスＲＢＵＳ１１（ＲＢＵＳ１
２）のデータは、データアンプ活性化信号ＤＥ１（ＤＥ
２）に同期して、リードバスＲＢＵＳ２に出力される。
さらに、図４の（Ｒ）に示すごとく、リードバスＲＢＵ
Ｓ２のデータは出力端子ＤＯＵＴに出力される。
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正２７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正２８】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (6)
- 【請求項１】 メモリセルアレイと、 外部クロック信号（ＣＬＫ）に同期して内部アドレス信
号（ＹＡＤＤ）を発生する手段（８）と、 該内部アドレス信号に応じて前記メモリセルアレイから
データを読出すデコーダ手段（９）と、 前記外部クロック信号に同期して該外部クロック信号の
周波数の１／２周波数の内部クロック信号（ＩＣＬＫ
３）を発生する内部クロック発生手段（１３−Ｂ）と、 該内部クロック信号の立上りエッジ及び立下りエッジの
両方に同期して前記メモリセルアレイから読出されたデ
ータを出力するデータ出力手段（１４−１、１４−２、
１１−１、１１−２、１２−１、１２−２）とを具備す
る同期型半導体記憶装置。 - 【請求項２】 少なくとも第１、第２のブロック（ＢＫ
１、ＢＫ２）に分割されたメモリセルアレイと、 外部クロック信号（ＣＬＫ）に同期して内部アドレス信
号（ＹＡＤＤ）を発生する手段（８）と、 該内部アドレス信号に応じて前記メモリセルアレイの第
１、第２のブロックからデータを読出すデコーダ手段
（９）と、 前記外部クロック信号に同期して該外部クロック信号の
周波数の１／２周波数の内部クロック信号（ＩＣＬＫ
３）を発生する内部クロック発生手段（１３−Ｃ）と、 該内部クロック信号の立上りエッジ及び立下りエッジの
一方に同期して前記メモリセルアレイの第１のブロック
から読出されたデータを出力する第１のデータ出力手段
（１４’−１、１１−１、１２）と前記内部クロック信
号の立上りエッジ及び立下りエッジの他方に同期して前
記メモリセルアレイの第２のブロックから読出されたデ
ータを出力する第２のデータ出力手段（１４’−２、１
１−２、１２）とを具備する同期型半導体記憶装置。 - 【請求項３】 外部クロック信号（ＣＬＫ）の立上りエ
ッジに応じて第１のレベルから第２のレベルに変化し、
前記外部クロック信号の立上りエッジの次の立上りエッ
ジに応じて前記第２のレベルから前記第１のレベルに変
化する内部クロック信号（ＩＣＬＫ３）を発生する手段
（１３−Ｂ）を具備し、前記内部クロック信号の前記第
１のレベルから前記第２のレベルへの遷移及び前記第２
のレベルから前記第１のレベルへの遷移の両方を同一目
的のトリガに用いるようにした半導体装置。 - 【請求項４】 外部クロック信号（ＣＬＫ）の立下りエ
ッジに応じて第１のレベルから第２のレベルに変化し、
前記外部クロック信号の立下りエッジの次の立下りエッ
ジに応じて前記第２のレベルから前記第１のレベルに変
化する内部クロック信号（ＩＣＬＫ３）を発生する手段
（１３−Ｂ）を具備し、前記内部クロック信号の前記第
１のレベルから前記第２のレベルへの遷移及び前記第２
のレベルから前記第１のレベルへの遷移の両方を同一目
的のトリガに用いるようにした半導体装置。 - 【請求項５】 外部クロック信号（ＣＬＫ）の立上りエ
ッジに応じて第１のレベルから第２のレベルに変化し、
前記外部クロック信号の立上りエッジの次の立上りエッ
ジに応じて前記第２のレベルから前記第１のレベルに変
化する内部クロック信号（ＩＣＬＫ３）を発生する手段
（１３−Ｃ）と、 前記内部クロック信号の前記第１のレベルから前記第２
のレベルへの遷移をトリガとする第１の回路（１４’−
１）と、 前記内部クロック信号の前記第２のレベルから前記第１
のレベルへの遷移をトリガとする第２の回路（１４’−
２）とを具備する半導体装置。 - 【請求項６】 外部クロック信号（ＣＬＫ）の立下りエ
ッジに応じて第１のレベルから第２のレベルに変化し、
前記外部クロック信号の立下りエッジの次の立下りエッ
ジに応じて前記第２のレベルから前記第１のレベルに変
化する内部クロック信号（ＩＣＬＫ３）を発生する手段
（１３−Ｃ）と、 前記内部クロック信号の前記第１のレベルから前記第２
のレベルへの遷移をトリガとする第１の回路（１４’−
１）と、 前記内部クロック信号の前記第２のレベルから前記第１
のレベルへの遷移をトリガとする第２の回路（１４’−
２）とを具備する半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9020012A JPH10208470A (ja) | 1997-01-17 | 1997-01-17 | 同期型半導体記憶装置 |
| US09/008,576 US5881019A (en) | 1997-01-17 | 1998-01-16 | Synchronous semiconductor memory device capable of improving load of clock signal line |
| KR1019980001093A KR100337581B1 (ko) | 1997-01-17 | 1998-01-16 | 동기반도체메모리장치및반도체장치 |
| EP98100866A EP0854485A3 (en) | 1997-01-17 | 1998-01-19 | Synchronous semiconductor memory device capable of improving load of clock signal line |
| US09/213,251 US6154080A (en) | 1997-01-17 | 1998-12-17 | Semiconductor memory device with plural trigger circuits for data output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9020012A JPH10208470A (ja) | 1997-01-17 | 1997-01-17 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10208470A true JPH10208470A (ja) | 1998-08-07 |
Family
ID=12015210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9020012A Pending JPH10208470A (ja) | 1997-01-17 | 1997-01-17 | 同期型半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5881019A (ja) |
| EP (1) | EP0854485A3 (ja) |
| JP (1) | JPH10208470A (ja) |
| KR (1) | KR100337581B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296964B1 (ko) * | 1999-06-28 | 2001-11-01 | 박종섭 | 패킷 명령어 구동형 메모리소자 |
| KR100318264B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 패킷명령어 구동형 메모리소자의 로드신호 발생회로 |
| KR100396885B1 (ko) * | 2000-09-05 | 2003-09-02 | 삼성전자주식회사 | 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 |
| KR100573534B1 (ko) * | 1998-07-14 | 2006-04-26 | 후지쯔 가부시끼가이샤 | 메모리 디바이스 |
| KR100732280B1 (ko) * | 2001-06-27 | 2007-06-25 | 주식회사 하이닉스반도체 | 메모리 시스템 |
| KR100784920B1 (ko) | 2006-11-15 | 2007-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입력 회로 |
| JP2012104207A (ja) * | 2010-11-12 | 2012-05-31 | Elpida Memory Inc | 半導体装置 |
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