KR100732280B1

KR100732280B1 - 메모리 시스템

Info

Publication number: KR100732280B1
Application number: KR1020010037042A
Authority: KR
Inventors: 이일호; 유성녀
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-27
Filing date: 2001-06-27
Publication date: 2007-06-25
Also published as: KR20030000883A

Abstract

본 발명에 따른 메모리 시스템은, 주파수 정보를 메모리 모듈의 각 메모리 블록의 사용하지 않는 입력 핀을 통해 직접 입력받거나, 어드레스 신호에 주파수 정보를 포함시켜 메모리 블록에 인가함으로서 메모리 블록의 타이밍 제어를 정확하게 수행할 수 있다.

Description

메모리 시스템{Memory system}

도 1은 종래 기술에 따른 메모리 시스템을 나타낸 블록도.

도 2는 본 발명의 실시예에 따른 메모리 시스템을 나타낸 블록도.

도 3은 도 2의 블록도에서 DRAM 모듈의 상세 블록도.

도 4a 및 도 4b는 도 3의 블록도에서 DRAM 칩의 클럭 입력부를 나타낸 상세 블록도.

도 5는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타낸 블록도.

도 6은 도 5의 블록도에서 메모리 모듈의 메모리 블록의 클럭 입력부를 나타낸 상세 블록도.

< 도면의 주요부분에 대한 부호의 설명 >

10, 100 : 시스템 클럭 발생부 20, 200 : DRAM 제어부

30, 300 : DRAM 모듈 31-3N : DRAM 칩

41-4N : 입력 회로 50 : 주파수 디코더

301 : 주파수 모드 발생부

BUF0-BUF3, BUF10-BUF13 : 버퍼

NC : 사용하지 않는 핀(no connection pin)

본 발명은 메모리 시스템에 관한 것으로, 보다 상세하게는 주파수 정보가 메모리 모듈의 각 메모리 블록의 입력 패드를 통해 직접 입력되거나, 어드레스 신호에 포함되어 각 메모리 블록에 입력되기 때문에 메모리 블록의 타이밍 제어를 정확하게 수행할 수 있는 메모리 시스템에 관한 것이다.

일반적인 메모리 시스템은 도 1에 도시된 바와 같이, 외부로부터 주파수 정보(FC<0:3>)를 인가 받아 시스템 클럭 신호(CLK)를 출력하는 시스템 클럭 발생부(1)와, 시스템 클럭 신호(CLK)에 따라 어드레스 신호(ADD) 및 명령(COM)을 발생하는 DRAM 제어부(2)와, 시스템 클럭 신호(CLK)에 따라 어드레스 신호(ADD) 및 명령(COM)을 이용하여 데이터를 저장하거나, 저장된 데이터를 출력하는 DRAM 모듈(3)을 포함하여 구성된다. 여기서, 주파수 정보(FC<0:3>)는 주파수가 다른 클럭 신호를 발생시킬 수 있는 주파수 제어(frequency control) 기능을 수행하기 위한 신호이다.

시스템 클럭 발생부(1)에서 생성된 시스템 클럭 신호(CLK)는 클럭 동기 회로(DLL, PLL)에 의해 클럭 타이밍이 보정되어 DRAM 모듈(3)로 전송된다.

DRAM 제어부(2)는 시스템 클럭 신호(CLK)의 주기에 따라 어드레스 신호(ADD) 및 명령(COM)이 발생하는데, 하나의 명령(COM)이 발생하고 다음 명령(COM)이 발생하기까지의 간격(interval)은 시스템 클럭 신호(CLK)의 사이클 단위로 규정(SPEC)된다.

이러한 규정(SPEC)은 DRAM 모듈(3)이 동작할 때 오동작을 발생시키지 않을 정도의 마진을 가지도록 설계된다.

DRAM 모듈(3)은 외부 클럭 신호에 대한 주파수 정보(FC<0:3>)가 입력되지 않기 때문에 정확히 알 수 없기 때문에, 특정한 지연 시간을 규정하여 시뮬레이션을 통해 그 특정 지연 시간을 기준으로 주파수를 판단한다.

그러나, PVT(process, voltage, temperature) 변화가 생기기 때문에 예를 들어 133MHz 또는 166MHz와 같이 주파수의 주기가 작은 차이를 갖는 지연 시간을 RC 지연 수단을 사용하여 측정하기란 매우 힘들다.

따라서, DRAM 모듈(3)은 외부 클럭 신호에 대한 주파수 정보(FC<0:3>)를 정확히 알 수 없기 때문에 DRAM 모듈(3) 내부에서 사용되는 제어 신호들의 타이밍을 정확하게 설정할 수 없는 문제점이 발생하였다.

이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 외부 클럭 신호의 주파수 정보를 DRAM 모듈에 인가하여 DRAM 모듈의 제어신호들의 타이밍을 정확하게 설정하는 것이다.

본 발명의 다른 목적은, 외부 클럭 신호의 주파수 정보를 DRAM 모듈에 인가하고, 주파수 정보를 디코딩하여 DRAM 모듈의 제어신호들의 타이밍을 정확하게 설정하는 것이다.

본 발명의 또 다른 목적은, EMRS 동작 시에 어드레스 조합이 주파수 정보를 포함하도록 제어하여 DRAM 모듈의 제어신호들의 타이밍을 정확하게 설정하는 것이 다.

상기 목적을 달성하기 위한 본 발명의 메모리 시스템은, 외부로부터 주파수 정보를 인가 받아 시스템 클럭 신호를 출력하는 시스템 클럭 발생 수단; 상기 시스템 클럭 신호에 따라 어드레스 신호 및 동작 명령을 발생하는 메모리 제어 수단; 및 상기 시스템 클럭 신호 및 주파수 정보에 따라 어드레스 신호 및 동작 명령을 이용하여 데이터를 저장하거나, 저장된 데이터를 출력하는 복수개의 메모리 블록으로 구성된 메모리 모듈을 포함하여 구성된 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 메모리 시스템의 다른 실시예는, 외부로부터 주파수 정보를 인가 받아 시스템 클럭 신호를 출력하는 시스템 클럭 발생 수단; 상기 시스템 클럭 신호 및 주파수 정보에 따라 어드레스 신호 및 동작 명령을 발생하는 메모리 제어 수단; 및 상기 시스템 클럭 신호에 따라 어드레스 신호 및 동작 명령을 이용하여 데이터를 저장하거나, 저장된 데이터를 출력하는 복수개의 메모리 블록으로 구성된 메모리 모듈을 포함하여 구성된 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명의 바람직한 실시예로서 메모리 시스템의 기능 블록들을 나타낸 블록도이다.

이에 도시된 바와 같이, 메모리 시스템은, 외부로부터 주파수 정보(FC<0:3>)를 인가 받아 시스템 클럭 신호(CLK)를 출력하는 시스템 클럭 발생부(10)와, 시스템 클럭 신호(CLK)에 따라 어드레스 신호(ADD) 및 명령(COM)을 발생하는 DRAM 제어부(20)와, 시스템 클럭 신호(CLK) 및 주파수 정보(FC<0:3>)에 따라 어드레스 신호(ADD) 및 명령(COM)을 이용하여 데이터를 저장하거나, 저장된 데이터를 출력하는 DRAM 모듈(30)을 포함하여 구성된다.

여기서, 주파수 정보(FC<0:3>)는 주파수가 다른 클럭 신호를 발생시킬 수 있는 주파수 제어 기능을 수행하기 위한 신호이다.

예를 들어, 주파수 정보(FC<0>)가 66MHz를 만들도록 세팅되어 있다면, 다른 주파수 정보(FC<1:3>)는 각각 100MHz, 133MHz 및 166MHz를 만들도록 세팅될 수 있다.

시스템 클럭 발생부(10)에서 생성된 시스템 클럭 신호(CLK)는 클럭 동기 회로(DLL, PLL)에 의해 클럭 타이밍이 보정되어 DRAM 모듈(30)로 전송된다.

도 3은 DRAM 모듈(30)의 상세 블록도이다.

이에 도시된 바와 같이, DRAM 모듈(30)은, 복수개의 DRAM 칩(31-3N)이 배열되어 있고, 각 DRAM 칩(31-3N)의 사용하지 않는(no connection) 핀(NC)을 통해 입력 회로(41-4N)로 주파수 정보(FC<0:3>)가 각각 입력된다.

도 4a는 도 3에 도시된 DRAM 모듈(30)의 각 DRAM 칩(31-3N)에서 주파수 정보(FC<0:3>)가 입력되는 입력 회로(41)의 실시예를 나타낸 블록도이다.

이에 도시된 바와 같이, DRAM 칩(31-3N)의 주파수 정보 입력 회로(40)는, 주 파수 정보(FC<0:3>)를 각각 버퍼링하여 주파수 설정 정보(FQ<0:3>)를 DRAM 칩(31-3N)의 내부 회로들에 출력하는 복수개의 버퍼(BUF0-BUR3)를 포함하여 구성된다.

도 4b는 도 3에 도시된 DRAM 모듈(30)의 각 DRAM 칩(31-3N)에서 주파수 정보(FC<0:3>)가 입력되는 입력 회로(41)의 다른 실시예를 나타낸 블록도 이다.

이에 도시된 바와 같이, 주파수 정보(FC<0:3>)를 각각 버퍼링하여 출력하는 복수개의 버퍼(BUF10-BUR13)와, 버퍼들(BUF10-BUR13)의 출력을 디코딩하여 주파수 설정 정보(FQ<0:15>)를 DRAM 칩(31-3N)의 내부 회로들에 출력하는 주파수 디코더(50)를 포함하여 구성된다.

여기서, 주파수 정보(FC<0:3>)는 주파수 디코더(50)에 의해 디코딩 되어 16비트의 주파수 설정 정보(FQ<0:15>)를 출력한다. 여기서, 주파수 설정 정보(FQ<0:15>)는 주파수가 다른 클럭 신호를 발생시키는 주파수 제어(frequency control) 기능을 수행하는 신호이다.

따라서, 도 4b에 도시된 본 발명의 실시예에서의 주파수 정보(FC<0:3>)는 주파수 제어 기능을 수행하는 신호가 아니며, 주파수 정보(FC<0:3>)가 디코딩된 값이 주파수 설정 정보(FQ<0:15>)가 된다.

도 5는 본 발명에 따른 메모리 시스템의 다른 실시예를 나타낸 블록도이다.

이에 도시된 바와 같이, 메모리 시스템은, 외부로부터 주파수 정보(FC<0:3>)를 인가 받아 시스템 클럭 신호(CLK)를 출력하는 시스템 클럭 발생부(100)와, 시스템 클럭 신호(CLK) 및 주파수 정보(FC<0:3>)에 따라 어드레스 신호(ADD) 및 명령(COM)을 발생하는 DRAM 제어부(200)와, 시스템 클럭 신호(CLK)에 따라 어드레 스 신호(ADD) 및 명령(COM)을 이용하여 데이터를 저장하거나, 저장된 데이터를 출력하는 DRAM 모듈(300)을 포함하여 구성된다.

시스템 클럭 발생부(100)에서 생성된 시스템 클럭 신호(CLK)는 클럭 동기 회로(DLL, PLL)에 의해 클럭 타이밍이 보정되어 DRAM 모듈(300)로 전송된다.

DRAM 제어부(200)는 시스템 클럭 발생부(100)의 시스템 클럭 신호(CLK)뿐만 아니라 주파수 정보(FC<0:3>)도 입력받아 어드레스 신호(ADD)를 생성할 때 주파수 정보(FC<0:3>)를 포함시킨다. 여기서는, 어드레스 조합 중에서 어드레스 신호(ADD<3:6>)가 주파수 정보(FC<0:3>)를 포함하도록 제어된 경우를 예를 들어 설명한다.

도 6은 본 발명 메모리 시스템에서 DRAM 모듈(300)의 주파수 모드 발생부(301)를 나타낸 블록도 이다.

이에 도시된 바와 같이, 주파수 모드 발생부(301)는, 주파수 정보(FC<0:3>)를 포함하고 있는 어드레스 신호(ADD<3:6>)와 EMRS(extended mode register set) 신호를 조합하여 주파수 설정 정보(FQ<0:15>)를 출력한다.

따라서, 주파수 설정 정보(FQ<0:15>)는 주파수가 다른 클럭 신호를 발생시키는 주파수 제어 기능을 수행한다.

여기서, EMRS는 DDR(double data rate) 반도체 메모리 장치에서 사용되는 신호로서, DLL(delay locked loop)의 세트/리세트 동작을 결정하는 규정(SPEC)이다.

따라서, EMRS 동작 시에 DRAM 제어부(200)는 어드레스 신호(ADD)의 조합(ADD<3:6>)이 주파수 정보(FC<0:3>)를 포함하도록 제어한다.

여기서, 주파수 정보(FC<0:3>)는 주파수 제어 기능을 수행하는 신호가 아니며, 주파수 정보(FC<0:3>)가 어드레스 조합(ADD<3:6>)에 실려서 EMRS 신호와 조합되어 주파수 설정 정보(FQ<0:15>)가 된다.

이후의 동작은 상기한 본 발명에 따른 메모리 시스템의 동작과 동일하기 때문에 여기서는 그의 상세한 동작 설명은 생략하기로 한다.

이상에서 살펴본 바와 같이, 본 발명에 따른 메모리 시스템은 주파수 정보를 DRAM 모듈의 DRAM 칩에 직접 입력하거나 EMRS 동작 시에 어드레스 신호의 조합에 주파수 정보를 포함시켜 검출된 주파수 정보를 이용하여 DRAM의 내부 회로에 인가함으로서 정확한 동작 타이밍을 설정하고 단순한 회로들을 설계할 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

외부로부터 주파수 정보를 인가 받아 시스템 클럭 신호를 출력하는 시스템 클럭 발생 수단;

상기 시스템 클럭 신호에 따라 어드레스 신호 및 동작 명령을 발생하는 메모리 제어 수단; 및

상기 시스템 클럭 신호 및 주파수 정보에 따라 어드레스 신호 및 동작 명령을 이용하여 데이터를 저장하거나, 저장된 데이터를 출력하는 복수개의 메모리 블록으로 구성된 메모리 모듈;을 포함하여 구성된 것을 특징으로 하는 메모리 시스템.
제 1 항에 있어서,

상기 메모리 모듈은

상기 각 메모리 블록의 사용하지 않는 핀에 상기 주파수 정보가 각각 입력되는 것을 특징으로 하는 메모리 시스템.
제 1 항에 있어서,

상기 메모리 모듈의 각 메모리 블록은 주파수 정보를 입력받는 복수개의 입력 수단을 구비하되, 상기 입력 수단은 주파수 정보를 각각 버퍼링하여 입력된 외부 클럭 신호의 주파수를 알 수 있는 주파수 설정 정보를 상기 메모리 블록의 내부 회로들에 제공하는 복수개의 버퍼를 포함하여 구성된 것을 특징으로 하는 메모리 시스템.
제 1 항에 있어서,

상기 메모리 모듈의 각 메모리 블록은 주파수 정보를 입력받는 복수개의 입력 수단을 구비하되,

상기 입력 수단은,

주파수 정보를 각각 버퍼링하여 출력하는 복수개의 버퍼; 및

상기 버퍼들의 출력을 디코딩하여 입력된 외부 클럭 신호의 주파수를 알 수 있는 주파수 설정 정보를 메모리 블록의 내부 회로들에 출력하는 주파수 디코더를 포함하여 구성된 것을 특징으로 하는 메모리 시스템.
외부로부터 주파수 정보를 인가 받아 시스템 클럭 신호를 출력하는 시스템 클럭 발생 수단;

상기 시스템 클럭 신호 및 주파수 정보에 따라 어드레스 신호 및 동작 명령을 발생하는 메모리 제어 수단; 및

상기 시스템 클럭 신호에 따라 어드레스 신호 및 동작 명령을 이용하여 데이터를 저장하거나, 저장된 데이터를 출력하는 복수개의 메모리 블록으로 구성된 메모리 모듈을 포함하여 구성된 것을 특징으로 하는 메모리 시스템.
제 5 항에 있어서,

상기 메모리 제어 수단은 상기 시스템 클럭 발생 수단의 시스템 클럭 신호뿐만 아니라 주파수 정보도 입력받아 어드레스 신호를 생성할 때 주파수 정보를 포함시키는 것을 특징으로 하는 메모리 시스템.
제 5 항에 있어서,

상기 메모리 모듈의 각 메모리 블록은,

상기 주파수 정보를 포함하고 있는 어드레스 신호와 EMRS(extended mode register set)를 조합하여 주파수 설정 정보를 출력하는 주파수 모드 발생 수단을 포함하는 것을 특징으로 하는 메모리 시스템.