KR100924356B1 - 커맨드 디코더 및 커맨드 신호 생성회로 - Google Patents

커맨드 디코더 및 커맨드 신호 생성회로 Download PDF

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KR100924356B1
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Abstract

본 발명은 제1 칩셀렉트 신호를 소정 구간 지연시켜 생성한 제2 칩셀렉트 신호에 응답하여 제1 내지 제4 제어신호로부터 커맨드신호를 생성하는 커맨드 디코더를 제공한다.
모드 레지스터 라이트 커맨드, 클럭 인에이블 신호

Description

커맨드 디코더 및 커맨드 신호 생성회로{COMMAND DECODER AND COMMAND SIGNAL GENERATING CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 내부클럭의 생성여부가 불명확한 상황에서 커맨드 신호가 불필요하게 인에이블되는 것을 방지할 수 있도록 한 커맨드 디코더 및 커맨드 신호 생성회로에 관한 것이다.
일반적인 반도체 메모리 장치는 외부에서 클럭신호를 입력받아, 클럭신호를 내부 동작의 기준 타이밍으로 하여 동작한다. 특히, 반도체 메모리 장치 중에서 동기식 디램(Synchronous DRAM)은 외부에서 인가되는 외부 클럭 신호에 동기되어 데이터의 리드(READ) 및 라이트(WRITE) 동작이 수행된다. 이로 인해, 동기식 디램등의 반도체 메모리 장치는 외부 클럭신호를 버퍼링하여 내부 클럭신호로 전달하기 위한 클럭버퍼를 구비한다.
클럭버퍼는 클럭인에이블 신호(CKE)에 응답하여 구동된다. 예를 들어, 클럭인에이블 신호(CKE)가 하이레벨인 경우 클럭버퍼가 구동되어 외부 클럭신호를 버퍼 링하여 내부 클럭신호로 전달하는 데 반해, 클럭인에이블 신호(CKE)가 로우레벨인 경우에는 클럭버퍼의 구동이 중단되어 내부 클럭신호는 생성되지 않는다.
한편, 클럭인에이블 신호(CKE)가 로우레벨에서 하이레벨로 천이하면 셋업/홀드 타임(setup/hold time)에 따라 클럭버퍼의 구동여부가 결정되어 내부 클럭신호가 생성될 수도 있고 아닐 수도 있다. 이와 같이 내부 클럭신호의 생성이 불명확한 상태에서는 반도체 메모리 장치의 내부 동작을 위한 커맨드 신호가 생성되면 안된다.
그런데, 종래의 커맨드 신호 생성회로의 경우 내부 클럭신호의 생성이 불분명한 상태에서 커맨드 신호가 생성되는 경우가 있는데, 이를 도 1을 참고하여 살펴보면 다음과 같다.
도시된 바와 같이, 클럭인에이블 신호(CKE)가 로우레벨에서 하이레벨로 천이하면 칩셀렉트 신호(CSB)는 소정 구간 동안 로우레벨로 인에이블된다. 칩셀렉트 신호(CSB)가 로우레벨로 인에이블된 구간에서 반도체 메모리 장치의 내부 동작을 제어하는 제1 내지 제4 제어신호(CA<0:3>)가 모두 로우레벨인 경우(X) 커맨드 신호 생성회로(미도시)에서 생성되는 모드레지스터 라이트 커맨드 신호(MRW command, Mode Register Write command)는 하이레벨로 인에이블된다.
이와 같이, 종래의 커맨드 신호 생성회로에서는 하이레벨로 천이된 클럭인에이블 신호(CKE)에 의해 칩셀렉트 신호(CSB)가 로우레벨로 천이된 상태에서, 제1 내지 제4 제어신호(CA<0:3>)가 모두 로우레벨이면 모드레지스터 라이트 커맨드 신호(MRW command, Mode Register Write command)가 하이레벨로 인에이블된다. 앞서 설명한 바와 같이, 클럭인에이블 신호(CKE)가 로우레벨에서 하이레벨로 천이하는 구간에서는 내부클럭(ICLK)의 생성여부가 불명확한 상황이므로, 인에이블된 모드레지스터 라이트 커맨드 신호(MRW command)에 의해 오동작이 유발될 수 있다.
본 발명은 칩셀렉트 신호(CSB)의 천이구간을 시프트(shift) 시킴으로써, 내부클럭의 생성여부가 불명확한 상황에서 커맨드 신호가 불필요하게 인에이블되는 것을 방지할 수 있도록 한 커맨드 디코더 및 커맨드 신호 생성회로를 개시한다.
이를 위해 본 발명은 제1 칩셀렉트 신호를 소정 구간 지연시켜 생성한 제2 칩셀렉트 신호에 응답하여 제1 내지 제4 제어신호로부터 커맨드신호를 생성하는 커맨드 디코더를 제공한다.
본 발명의 커맨드 디코더는 상기 제1 내지 제4 제어신호를 입력받아 논리연산을 수행하여 제1 출력신호를 생성하는 제1 논리부; 상기 제2 칩셀렉트 신호와 상기 제1 출력신호를 입력받아 논리연산을 수행하여 제2 출력신호를 생성하는 제1 논리소자; 및 상기 제2 출력신호와 내부클럭신호를 입력받아 논리연산을 수행하여 상기 커맨드 신호를 생성하는 제2 논리부를 포함한다.
본 발명에서, 상기 제1 논리부는 상기 제1 내지 제4 제어신호가 각각 기설정된 조합의 레벨을 갖는 경우 인에이블되는 제1 출력신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 논리부는 상기 제1 및 제2 제어신호를 입력받아 논리연산을 수행하는 제2 논리소자; 상기 제3 및 제4 제어신호를 입력받아 논리연산을 수행하는 제3 논리소자; 및 상기 제2 논리소자 및 제3 논리소자의 출력신호를 입력받아 논리연산을 수행하는 제4 논리소자를 포함한다.
본 발명에서, 상기 제2 및 제3 논리소자는 부정논리합 연산을 수행하고, 상 기 제4 논리소자는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제2 칩셀렉트 신호는 상기 제1 칩셀렉트 신호를 클럭인에이블 신호를 시프팅하여 생성된 신호에 따라 소정 구간 지연시켜 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 논리소자는 상기 제2 칩셀렉트 신호가 인에이블되는 경우 상기 제1 출력신호를 전달하는 것이 바람직하다.
본 발명에서, 상기 제1 논리소자는 상기 제2 칩셀렉트 신호 및 상기 제1 출력신호를 입력받아 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제2 논리부는 상기 제2 출력신호와 상기 내부클럭신호를 입력받아 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제1 내지 제4 제어신호는 반도체 메모리 장치의 내부 동작을 제어하기 위한 신호인 것이 바람직하다.
본 발명에서, 상기 커맨드 신호는 반도체 메모리 장치의 모드 레지스터 셋을 위한 신호인 것이 바람직하다.
또한, 본 발명은 제1 클럭인에이블 신호에 응답하여 외부 클럭신호를 버퍼링하여 내부 클럭신호를 생성하는 클럭버퍼; 외부 클럭신호에 응답하여 상기 제1 클럭인에이블 신호를 시프팅하여 제2 클럭인에이블 신호를 생성하는 시프트 레지스터; 상기 제2 클럭인에이블 신호에 응답하여, 제1 칩셀렉트 신호를 소정 구간 지연시켜 제2 칩셀렉트 신호를 생성하는 지연부; 및 상기 내부클럭신호, 상기 제2 칩셀렉트 신호 및 제1 내지 제4 제어신호를 입력받아 커맨드 신호를 생성하는 커맨드 디코더를 포함하는 커맨드 신호 생성회로를 제공한다.
본 발명에서, 상기 시프트 레지스터는 상기 제1 클럭인에이블 신호를 상기 외부 클럭신호의 한 주기 구간만큼 시프팅하여 상기 제2 클럭인에이블 신호로 출력하는 것이 바람직하다.
본 발명에서, 상기 시프트 레지스터는 상기 외부 클럭신호에 응답하여 상기 제1 클럭인에이블 신호를 전달하는 제1 전달소자; 상기 제1 전달소자로부터 전달되는 신호를 래치하는 제1 래치; 상기 외부 클럭신호에 응답하여 상기 제1 래치의 출력신호를 전달하는 제2 전달소자; 상기 제2 전달소자로부터 전달되는 신호를 래치하는 제2 래치; 및 상기 외부 클럭신호에 응답하여 상기 제2 래치의 출력신호를 전달하는 제3 전달소자를 포함한다.
본 발명에서, 상기 지연부는 상기 제2 클럭인에이블 신호와 상기 제1 칩셀렉트 신호의 반전 신호를 입력받아 논리연산을 수행하는 논리소자를 포함한다.
본 발명에서, 상기 논리소자는 부정 논리곱 연산을 수행하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 커맨드 신호 생성회로의 구성을 도시한 블럭도이다.
도시된 바와 같이, 본 실시예에 따른 커맨드 신호 생성회로는 클럭버퍼(1), 시프트 레지스터(2), 지연부(3) 및 커맨드 디코더(4)로 구성된다.
클럭버퍼(1)는 하이레벨의 제1 클럭 인에이블 신호(CKE)가 입력되는 경우 외부 클럭신호(CLK)를 버퍼링하여 내부 클럭신호(ICLK)를 생성한다. 제1 클럭 인에이블 신호(CKE)는 클럭버퍼(1)의 구동을 위해 하이레벨로 인에이블되는 신호이다.
시프트 레지스터(2)는 외부 클럭신호(CLK)에 응답하여 제1 클럭 인에이블 신호(CKE)를 시프팅하여 제2 클럭인에이블 신호(ICKE)를 생성한다. 시프트 레지스터(2)의 구성을 도 3을 참고하여 살펴보면 다음과 같다.
도 3에 도시된 바와 같이, 시프트 레지스터(2)는 외부 클럭신호(CLK)에 응답하여 제1 클럭 인에이블 신호(CKE)를 전달하는 제1 전달소자(20)와, 제1 전달소자(20)로부터 전달되는 신호를 래치하는 제1 래치(21)와, 외부 클럭신호(CLK)에 응답하여 제1 래치(21)의 출력신호를 전달하는 제2 전달소자(22)와, 제2 전달소자(22)로부터 전달되는 신호를 래치하는 제2 래치(23)와, 외부 클럭신호(CLK)에 응답하여 제2 래치(23)의 출력신호를 전달하는 제3 전달소자(24)로 구성된다.
이와 같은 구성의 시프트 레지스터(2)는 제1 클럭 인에이블 신호(CKE)를 입력받아, 제1 클럭 인에이블 신호(CKE)를 외부 클럭신호(CLK)의 한 주기만큼 시프팅(shifting)하여 생성된 제2 클럭인에이블 신호(ICKE)를 출력한다.
도 4를 참고하면 지연부(3)는 제2 클럭인에이블 신호(ICKE)와 제1 칩셀렉트 신호(CSB)의 반전 신호를 입력받아 부정 논리곱 연산을 수행하여 제2 칩셀렉트 신 호(ICSB)를 생성하는 낸드게이트(ND30)로 구성된다. 제1 칩셀렉트 신호(CSB)는 제1 클럭 인에이블 신호(CKE)가 하이레벨로 천이할 때 소정 구간 동안 로우레벨로 인에이블 되는 신호이다. 제2 클럭인에이블 신호(ICKE)가 하이레벨인 구간동안 제1 칩셀렉트 신호(CSB)는 인버터(IV30) 및 낸드게이트(ND30)를 통해 지연되어 제2 칩셀렉트 신호(ICSB)로 출력된다. 이때, 인버터(IV30) 및 낸드게이트(ND30)에 의한 지연구간은 외부클럭(CLK)의 한주기 구간만큼으로 설정되는 것이 바람직하다.
도 5를 참고하면 커맨드 디코더(4)는 제1 논리부(40), 노어게이트(NR42) 및 제2 논리부(41)로 구성된다.
제1 논리부(40)는 제1 및 제2 제어신호(CA<0:1>)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR40)와, 제3 및 제4 제어신호(CA<2:3>)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR41)와, 노어게이트(NR40) 및 노어게이트(NR41)의 출력신호를 입력받아 부정 논리곱 연산을 수행하여 제1 출력신호(OUT1)를 생성하는 낸드게이트(ND40)로 구성된다. 여기서, 제1 내지 제4 제어신호(CA<0:3>)는 반도체 메모리 장치의 내부 동작을 제어하기 위한 신호로서, 일반적인 디램에서 사용되는 RAS 신호, CAS 신호, WE 신호 등이 이에 해당된다. LPDDR2(Low Power DDR2)의 경우 제1 내지 제4 제어신호(CA<0:3>)는 외부 클럭신호(CLK)에 응답하여 어드레스 신호 또는 RAS 신호, CAS 신호, WE 신호 등의 제어신호로서 사용된다.
노어게이트(NR42)는 제1 출력신호(OUT1)와 제2 칩셀렉트 신호(ICSB)를 입력받아 부정논리합 연산을 수행하여 제2 출력신호(OUT2)를 생성한다. 노어게이 트(NR42)는 로우레벨의 제2 칩셀렉트 신호(ICSB)가 입력되는 구간에서 제1 출력신호(OUT1)를 제2 출력신호(OUT2)로 전달한다.
제2 논리부(41)는 제2 출력신호(OUT2)와 내부클럭신호(ICLK)를 입력받아 논리곱 연산을 수행하여 모드 레지스터 라이트 커맨드 신호(MRW)를 생성한다. 모드 레지스터 라이트 커맨드 신호(MRW)는 LPDDR2(Low Power DDR2)에서 BL(Burst Length), CL(Cas Latency) 등을 셋팅하기 위한 모드 레지스터 셋(Mode Register Set)에 진입하기 위한 신호이다.
이와 같이 구성된 커맨드 신호 생성회로의 동작을 도 6을 참고하여 설명하면 다음과 같다.
도 6에 도시된 바와 같이, 제1 클럭인에이블 신호(CKE)가 로우레벨에서 하이레벨로 천이하면 제1 칩셀렉트 신호(CSB)가 소정 구간 동안 로우레벨로 인에이블된다. 종래 기술의 경우 칩셀렉트 신호(CSB)가 로우레벨로 인에이블된 구간에서 제1 내지 제4 제어신호(CA<0:3>)가 모두 로우레벨인 경우 모드레지스터 라이트 커맨드 신호(MRW)가 불필요하게 하이레벨로 인에이블되는 경우가 발생된다.
따라서, 본 실시예의 커맨드 신호 생성회로는 제1 클럭인에이블 신호(CKE)를 외부클럭신호(CLK)의 한주기만큼 시프팅하여 제2 클럭인에이블 신호(ICKE)를 생성하고, 제2 클럭인에이블 신호(ICKE)를 이용하여 제1 칩셀렉트 신호(CSB)의 인에이블 구간을 지연시켜 제2 칩셀렉트 신호(ICSB)를 생성한다. 이와 같이 생성된 제2 칩셀렉트 신호(ICSB)를 이용하여 모드레지스터 라이트 커맨드 신호(MRW)를 생성함으로써, 제1 클럭인에이블 신호(CKE)가 로우레벨에서 하이레벨로 천이하여 내부클 럭신호(ICLK)의 생성여부가 불명확한 상황에서 불필요하게 모드레지스터 라이트 커맨드 신호(MRW)가 인에이블되는 것을 방지할 수 있다.
이를 구체적으로 설명하면 다음과 같다.
우선, 도 3에 도시된 시프트 레지스터(2)는 제1 클럭인에이블 신호(CKE)를 외부클럭신호(CLK)의 한주기만큼 시프팅하여 제2 클럭인에이블 신호(ICKE)를 생성한다. 좀 더 구체적으로, 외부클럭신호(CLK)가 하이레벨이면 제1 전달소자(20)가 제1 클럭인에이블 신호(CKE)를 제1 래치(21)로 전달하고, 외부클럭신호(CLK)가 로우레벨로 천이하면 제1 래치(21)에 래치된 신호를 제2 래치(23)로 전달하며, 외부클럭신호(CLK)가 다시 하이레벨로 천이하면 제2 래치(23)에 래치된 신호가 제2 클럭인에이블 신호(ICKE)로 출력된다. 따라서, 제2 클럭인에이블 신호(ICKE)는 제1 클럭인에이블 신호(CKE)가 외부클럭신호(CLK)의 한주기만큼 시프팅되어 생성된 신호이다.
다음으로, 도 4에 도시된 지연부(3)는 제2 클럭인에이블 신호(ICKE)에 응답하여 제1 칩셀렉트 신호(CSB)를 소정 구간 지연시켜 제2 칩셀렉트 신호(ICSB)를 생성한다. 좀 더 구체적으로, 제2 클럭인에이블 신호(ICKE)가 하이레벨로 인에이블되는 구간에서 제1 칩셀렉트 신호(CSB)는 인버터(IV30) 및 낸드게이트(ND30)를 통과하는 데 소모되는 시간만큼 지연되어 제2 칩셀렉트 신호(ICSB)로 출력된다. 이때, 인버터(IV30) 및 낸드게이트(ND30)에 의한 지연구간은 외부클럭(CLK)의 한주기 구간만큼으로 설정되므로, 제2 칩셀렉트 신호(ICSB)의 인에이블 구간은 제1 클럭인에이블 신호(CKE)가 로우레벨에서 하이레벨로 천이한 구간부터 외부클럭(CLK)의 한주 기 구간만큼 경과한 구간으로 이동된다.
다음으로, 도 5에 도시된 커맨드 디코더(4)는 제2 칩셀렉트 신호(ICSB)에 응답하여 모드레지스터 라이트 커맨드 신호(MRW)를 생성한다. 본 실시예의 경우 제1 클럭인에이블 신호(CKE)가 하이레벨로 천이한 구간부터 외부클럭(CLK)의 한주기 구간만큼 경과한 후 소정 구간 동안 인에이블되는 제2 칩셀렉트 신호(ICSB)가 입력된다. 따라서, 제1 클럭인에이블 신호(CKE)가 하이레벨로 천이한 후 제1 내지 제4 제어신호(CA<0:3>)가 모두 로우레벨로 입력되는 경우(도 6의 Y)가 발생되더라도 모드레지스터 라이트 커맨드 신호(MRW)가 하이레벨로 인에이블되지 않는다. 즉, 제1 클럭인에이블 신호(CKE)가 하이레벨로 천이한 구간으로부터 외부클럭신호(CLK)의 한주기 구간동안 제2 칩셀렉트 신호(ICSB)는 하이레벨인 상태를 유지하므로 노어게이트(NR42)는 제1 내지 제4 제어신호(CA<0:3>)의 레벨에 관계없이 로우레벨을 출력하여 모드레지스터 라이트 커맨드 신호(MRW)를 로우레벨로 디스에이블 시킨다.
이와 같이, 본 실시예의 커맨드 신호 생성회로는 제1 클럭인에이블 신호(CKE)가 하이레벨로 천이한 후 제1 클럭인에이블 신호(CKE)가 로우레벨에서 하이레벨로 천이하여 내부클럭신호(ICLK)의 생성여부가 불명확 하는 상황에서 제1 내지 제4 제어신호(CA<0:3>)의 레벨 조합(예를 들어, 본 실시예에서와 같이 모두 로우레벨)에 따라, 불필요하게 모드레지스터 라이트 커맨드(MRW command)가 인에이블되는 것을 방지할 수 있다.
도 1은 종래기술에 따른 커맨드 신호 생성회로의 동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 일실시예에 따른 커맨드 신호 생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 커맨드 신호 생성회로에 포함된 시프트 레지스터의 회로도이다.
도 4는 도 2에 도시된 커맨드 신호 생성회로에 포함된 지연부의 회로도이다.
도 5는 도 2에 도시된 커맨드 신호 생성회로에 포함된 커맨드 디코더의 회로도이다.
도 6은 본 발명의 일실시예에 따른 커맨드 신호 생성회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 클럭버퍼 2: 시프트 레지스터
20, 22, 24: 제1 내지 제3 전달소자
21, 23: 제1 및 제2 래치
40: 제1 논리부 41: 제2 논리부
3: 지연부 4: 커맨드 디코더

Claims (24)

  1. 제1 내지 제4 제어신호를 입력받아 논리연산을 수행하여 제1 출력신호를 생성하는 제1 논리부;
    제1 칩셀렉트 신호를 소정 구간 지연시켜 생성한 제2 칩셀렉트 신호와 상기 제1 출력신호를 입력받아 논리연산을 수행하여 제2 출력신호를 생성하는 제1 논리소자; 및
    상기 제2 출력신호와 내부클럭신호를 입력받아 논리연산을 수행하여 커맨드 신호를 생성하는 제2 논리부를 포함하는 커맨드 디코더.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제1 논리부는 상기 제1 내지 제4 제어신호가 각각 기설정된 조합의 레벨을 갖는 경우 인에이블되는 제1 출력신호를 생성하는 커맨드 디코더.
  4. 제 3 항에 있어서, 상기 제1 논리부는
    상기 제1 및 제2 제어신호를 입력받아 논리연산을 수행하는 제2 논리소자;
    상기 제3 및 제4 제어신호를 입력받아 논리연산을 수행하는 제3 논리소자; 및
    상기 제2 논리소자 및 제3 논리소자의 출력신호를 입력받아 논리연산을 수행하는 제4 논리소자를 포함하는 커맨드 디코더.
  5. 제 4 항에 있어서, 상기 제2 및 제3 논리소자는 부정논리합 연산을 수행하고, 상기 제4 논리소자는 부정논리곱 연산을 수행하는 커맨드 디코더.
  6. 제 1 항에 있어서, 상기 제2 칩셀렉트 신호는 상기 제1 칩셀렉트 신호를 클럭인에이블 신호를 시프팅하여 생성된 신호에 따라 소정 구간 지연시켜 생성하는 커맨드 디코더.
  7. 제 1 항에 있어서, 상기 제1 논리소자는 상기 제2 칩셀렉트 신호가 인에이블되는 경우 상기 제1 출력신호를 전달하는 커맨드 디코더.
  8. 제 7 항에 있어서, 상기 제1 논리소자는 상기 제2 칩셀렉트 신호 및 상기 제1 출력신호를 입력받아 부정논리합 연산을 수행하는 커맨드 디코더.
  9. 제 1 항에 있어서, 상기 제2 논리부는 상기 제2 출력신호와 상기 내부클럭신호를 입력받아 논리곱 연산을 수행하는 커맨드 디코더.
  10. 제 1 항에 있어서, 상기 제1 내지 제4 제어신호는 반도체 메모리 장치의 내부 동작을 제어하기 위한 신호인 커맨드 디코더.
  11. 제 1 항에 있어서, 상기 커맨드 신호는 반도체 메모리 장치의 모드 레지스터 셋을 위한 신호인 커맨드 디코더.
  12. 제1 클럭인에이블 신호에 응답하여 외부 클럭신호를 버퍼링하여 내부 클럭신호를 생성하는 클럭버퍼;
    외부 클럭신호에 응답하여 상기 제1 클럭인에이블 신호를 시프팅하여 제2 클 럭인에이블 신호를 생성하는 시프트 레지스터;
    상기 제2 클럭인에이블 신호에 응답하여, 제1 칩셀렉트 신호를 소정 구간 지연시켜 제2 칩셀렉트 신호를 생성하는 지연부; 및
    상기 내부클럭신호, 상기 제2 칩셀렉트 신호 및 제1 내지 제4 제어신호를 입력받아 커맨드 신호를 생성하는 커맨드 디코더를 포함하는 커맨드 신호 생성회로.
  13. 제 12 항에 있어서, 상기 시프트 레지스터는 상기 제1 클럭인에이블 신호를 상기 외부 클럭신호의 한 주기 구간만큼 시프팅하여 상기 제2 클럭인에이블 신호로 출력하는 커맨드 신호 생성회로.
  14. 제 12 항에 있어서, 상기 시프트 레지스터는
    상기 외부 클럭신호에 응답하여 상기 제1 클럭인에이블 신호를 전달하는 제1 전달소자;
    상기 제1 전달소자로부터 전달되는 신호를 래치하는 제1 래치;
    상기 외부 클럭신호에 응답하여 상기 제1 래치의 출력신호를 전달하는 제2 전달소자;
    상기 제2 전달소자로부터 전달되는 신호를 래치하는 제2 래치; 및
    상기 외부 클럭신호에 응답하여 상기 제2 래치의 출력신호를 전달하는 제3 전달소자를 포함하는 커맨드 신호 생성회로.
  15. 제 12 항에 있어서, 상기 지연부는 상기 제2 클럭인에이블 신호와 상기 제1 칩셀렉트 신호의 반전 신호를 입력받아 논리연산을 수행하는 논리소자를 포함하는 커맨드 신호 생성회로.
  16. 제 15 항에 있어서, 상기 논리소자는 부정 논리곱 연산을 수행하는 커맨드 신호 생성회로.
  17. 제 12항에 있어서, 상기 커맨드 디코더는
    상기 제1 내지 제4 제어신호를 입력받아 논리연산을 수행하여 제1 출력신호를 생성하는 제1 논리부;
    상기 제2 칩셀렉트 신호와 상기 제1 출력신호를 입력받아 논리연산을 수행하여 제2 출력신호를 생성하는 제1 논리소자; 및
    상기 제2 출력신호와 상기 내부클럭신호를 입력받아 논리연산을 수행하여 커맨드 신호를 생성하는 제2 논리부를 포함하는 커맨드 신호 생성회로.
  18. 제 17 항에 있어서, 상기 제1 논리부는 상기 제1 내지 제4 제어신호가 각각 기설정된 조합의 레벨을 갖는 경우 인에이블되는 제1 출력신호를 생성하는 커맨드 신호 생성회로.
  19. 제 18 항에 있어서, 상기 제1 논리부는
    상기 제1 및 제2 제어신호를 입력받아 논리연산을 수행하는 제2 논리소자;
    상기 제3 및 제4 제어신호를 입력받아 논리연산을 수행하는 제3 논리소자; 및
    상기 제2 논리소자 및 제3 논리소자의 출력신호를 입력받아 논리연산을 수행하는 제4 논리소자를 포함하는 커맨드 신호 생성회로.
  20. 제 19 항에 있어서, 상기 제2 및 제3 논리소자는 부정논리합 연산을 수행하고, 상기 제4 논리소자는 부정논리곱 연산을 수행하는 커맨드 신호 생성회로.
  21. 제 17 항에 있어서, 상기 제2 칩셀렉트 신호는 상기 제1 칩셀렉트 신호를 클럭인에이블 신호에 따라 소정 구간 지연시켜 생성하는 커맨드 신호 생성회로.
  22. 제 17 항에 있어서, 상기 제1 논리소자는 상기 제2 칩셀렉트 신호가 인에이블되는 경우 상기 제1 출력신호를 전달하는 커맨드 신호 생성회로.
  23. 제 17 항에 있어서, 상기 제1 내지 제4 제어신호는 반도체 메모리 장치의 내부 동작을 제어하기 위한 신호인 커맨드 신호 생성회로.
  24. 제 17 항에 있어서, 상기 커맨드 신호는 반도체 메모리 장치의 모드 레지스터 셋을 위한 신호인 커맨드 신호 생성회로.
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