KR20080026664A - 리셋 기능을 갖는 반도체 메모리 - Google Patents

리셋 기능을 갖는 반도체 메모리 Download PDF

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Abstract

IC를 리셋하는 외부 리셋 신호를 수신하도록 구성된 동기식 동적 랜덤 액세스 메모리(SDRAM) 집적 회로(IC)는, 외부 리셋 신호로부터 버퍼링된 리셋 신호 RST를 생성하도록 구성된 입력 버퍼를 포함한다. SDRAM IC는, (a) RST 신호, (b) SDRAM이 외부 명령을 수신할 준비가 된 시간을 나타내는 클럭 인에이블 신호(clock enable signal) CKE, 및 (c) 모드 레지스터에 데이터가 로드되는 시간을 나타내는 모드 레지스터 프로그래밍 신호
Figure 112008016031182-PCT00033
로부터 내부 리셋 신호 Reset_En을 생성하도록 구성된 리셋 회로를 더 포함한다.
반도체 메모리, 리셋 기능, SDRAM IC

Description

리셋 기능을 갖는 반도체 메모리{SEMICONDUCTOR MEMORY WITH RESET FUNCTION}
본 발명은 일반적으로 반도체 집적 회로(IC: Integrated Circuit)에 관한 것으로, 보다 구체적으로 동기식 동적 랜덤 액세스 메모리(SDRAM: Synchronous Dynamic Random Access Memory)의 리셋 기능에 관한 것이다.
관련 출원의 상호 참조
본 출원은 2005년 9월 13일자로 출원된 미국 가출원 제60/717,075호의 우선권을 청구하며, 이들의 전체 내용은 모든 목적을 위해 본 발명에 참조로 인용된다.
개인용 컴퓨터(PC: Personal Computer) 또는 랩톱 컴퓨터(laptop computer)를 이용할 때, 사용자는 화면 정지(screen hold), 바이러스 공격 또는 감염, 또는 프로그램들 간의 충돌(conflict)과 같은 예상치 못한 이벤트들(events)을 만나면 통상적으로 컴퓨터를 리셋시킨다. 컴퓨터를 리셋시키기 위하여, 사용자는 통상적으로 컴퓨터의 전원을 끈 다음, 그 전원을 백업시킨다. 이러한 처리는 일반적으로 컴 퓨터의 재부팅을 수반하므로 상당한 양의 시간이 걸린다. 따라서, 사용자가 컴퓨터의 전원을 끌 필요없이 컴퓨터를 빨리 리셋시키도록 하는 기술이 바람직하다.
본 발명의 일 실시예에 따르면, IC를 리셋하는 외부 리셋 신호를 수신하도록 구성된 동기식 동적 랜덤 액세스 메모리(SDRAM) 집적 회로(IC)는, 외부 리셋 신호로부터 버퍼링된 리셋 신호 RST를 생성하도록 구성된 입력 버퍼를 포함한다. SDRAM IC는, (a) RST 신호, (b) SDRAM이 외부 명령을 수신할 준비가 된 시간을 나타내는 클럭 인에이블 신호(clock enable signal) CKE, (c) 모드 레지스터에 데이터가 로드되는 시간을 나타내는 모드 레지스터 프로그래밍 신호
Figure 112008016031182-PCT00001
로부터 내부 리셋 신호 Reset_En을 생성하도록 구성된 리셋 회로를 더 포함한다.
일 실시예에 있어서, 리셋 회로는 활성화되는 외부 리셋 신호에 응답하여 Reset_En 신호를 활성화시키고, 그에 따라 내부 리셋 구간을 시작시키며, 이 내부 리셋 구간 동안에는 SDRAM IC 내의 하나 또는 그 이상의 회로 블록의 전원이 꺼져있다. 또 다른 실시예에 있어서, 내부 리셋 구간의 지속 시간은, CKE 신호가 활성화되어 SDRAM이 외부 명령을 수신할 준비가 됨을 나타내는 시간에 종속된다.
또 다른 실시예에 있어서, 내부 리셋 구간의 지속 시간은, CKE 신호가 활성화되어 SDRAM 내부 초기화가 완료됨을 나타내는 시간에 종속된다.
또 다른 실시예에 있어서, 리셋 회로는, 내부 리셋 구간의 지속 시간이 지연 회로를 통한 전파 지연(propagation delay)에 일부 종속되도록 구성된 지연 회로를 포함한다.
또 다른 실시예에 있어서, 지연 회로의 입력은 CKE 신호에 결합된다.
또 다른 실시예에 있어서, 리셋 회로는, CKE 신호가 사전결정된 시간 기간 동안 천이(transition)할 경우, Reset-En 신호가 상태를 변경하는 것을 방지하도록 구성된 래치 회로(latch circuit)를 더 포함한다.
또 다른 실시예에 있어서, 리셋 회로는, 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 구성된 래치 회로를 더 포함한다.
또 다른 실시예에 있어서, 리셋 회로는, 활성화되는 MRSP 신호에 응답하여 제1 상태에서 래치 회로를 바이어싱하도록 구성된 풀업 회로를 더 포함하고, 래치 회로의 제1 상태는 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 한다.
또 다른 실시예에 있어서, 입력 버퍼는, 공급 전압에 결합되는 하나의 입력과, 외부 리셋 신호에 결합되는 다른 입력을 갖는 2-입력 로직 게이트(logic gate)를 포함하는 저전압 CMOS 버퍼이다.
또 다른 실시예에 있어서, 리셋 회로는, 제1 입력에서 RST 신호를 수신하고, 그 출력에서 Reset-En 신호를 제공하는 제1의 2-입력 NAND 게이트를 포함한다. 제2의 2-입력 NAND 게이트는 인버팅 지연 회로를 통해 클럭 인에이블 신호 CKE에 결합되는 제1 입력을 가지고, 제1의 2-입력 NAND 게이트의 제2 입력에 결합되는 출력을 가진다. 2-입력 NOR 게이트는 제1 입력에서 RST 신호를 수신하고, 제2 입력에서 CKE 신호를 수신한다. 풀업(pull-up) 트랜지스터 및 풀다운(pull-down) 트랜지스터는 공급 전압과 접지 전위 사이에 직렬로 결합되고, 풀다운 트랜지스터는 2-입력 NOR 게이트의 출력에 결합되는 게이트 단자를 가진다. 인버터는
Figure 112008016031182-PCT00002
신호에 결합되는 그것의 입력과, 풀업 트랜지스터의 게이트 단자에 결합되는 그것의 출력을 가진다. 래치 회로는 제2의 2-입력 NAND 게이트의 제2 입력과, 직렬로 연결되는 풀업 및 풀다운 트랜지스터의 중간 노드(node intermediate)의 사이에 결합된다.
본 발명의 또 다른 실시예에 따르면, 반도체 메모리는 외부 리셋 신호로부터 버퍼링된 리셋 신호 RST를 생성하도록 구성된 입력 버퍼를 포함한다. 제1의 2-입력 NAND 게이트는 제1 입력에서 RST 신호를 수신하고, 그 출력에서 내부 리셋 신호 Reset_En을 제공하도록 구성된다. 제2의 2-입력 NAND 게이트는 인버팅 지연 회로를 통해 CKE 신호에 결합되는 제1 입력과, 제1의 2-입력 NAND 게이트의 제2 입력에 결합되는 출력을 가진다. 2-입력 NOR 게이트는 제1 입력에서 RST 신호를 수신하고, 제2 입력에서 CKE 신호를 수신하며, CKE 신호는 메모리가 외부 명령을 수신할 준비가 된 시간을 나타낸다. 풀업 트랜지스터 및 풀다운 트랜지스터는 공급 전압과 접지 전위 사이에 직렬로 결합된다. 풀다운 트랜지스터는 2-입력 NOR 게이트의 출력과 결합되는 게이트 단자를 가진다. 인버터는 모드 레지스터 프로그래밍 신호
Figure 112008016031182-PCT00003
에 결합되는 그 입력과, 풀업 트랜지스터의 게이트 단자에 결합되는 그 출력을 가진다.
Figure 112008016031182-PCT00004
신호는 메모리 내의 모드 레지스터에 데이터가 로드되는 시간을 나타낸다. 래치 회로는 제2의 2-입력 NAND 게이트의 제2 입력과, 직렬로 연결되는 풀업 및 풀다운 트랜지스터의 중간 노드 사이에 결합된다. Reset_En 신호는 활성화되는 외부 리셋 신호에 응답하여 활성화되어, 그에 따라 내부 리셋 구간을 시작시키고, 이 내부 리셋 구간 동안 메모리 내의 하나 또는 그 이상의 회로 블록의 전원이 꺼져있다.
일 실시예에 있어서, 내부 리셋 구간의 지속 시간은, CKE 신호가 활성화되어 메모리가 외부 명령을 수신할 준비가 됨을 나타내는 시간에 종속된다.
또 다른 실시예에 있어서, 내부 리셋 구간의 지속 시간은, CKE 신호가 활성화되어 메모리의 내부 초기화가 완료됨을 나타내는 시간에 종속된다.
또 다른 실시예에 있어서, 내부 리셋 구간의 지속 시간은, 지연 회로를 통한 전파 지연에 일부 종속된다.
또 다른 실시예에 있어서, 래치 회로는, CKE 신호가 사전결정된 시간 기간 동안 천이할 경우, Reset_En 신호가 상태를 변경하는 것을 방지한다.
또 다른 실시예에 있어서, 래치 회로는, 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 한다.
또 다른 실시예에 있어서, 메모리는, 활성화되는
Figure 112008016031182-PCT00005
신호에 응답하여 제1 상태에서 래치 회로를 바이어싱하도록 구성된 풀업 회로를 더 포함하고,
래치 회로의 제1 상태는 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 한다.
또 다른 일실시예에서, 입력 버퍼는, 공급 전압에 결합되는 하나의 입력과, 외부 리셋 신호에 결합되는 다른 입력을 갖는 2-입력 로직 게이트를 포함하는 저전압 CMOS 버퍼이다.
한편, 본 발명의 또 다른 실시예에 따르면, 메모리는, 외부 리셋 신호를 수신하고 내부 Reset_En 신호를 생성하도록 구성된 제1 로직 게이트를 포함하고, 제1 로직 게이트는 활성화되는 외부 리셋 신호에 응답하여 Reset_En 신호가 활성화되도록 하여, 그에 따라 내부 리셋 구간을 시작시키고, 이 내부 리셋 구간 동안에는 메모리 내의 하나 또는 그 이상의 회로 블록의 전원이 꺼져있다. 제2 로직 게이트는 외부 클럭 인에이블 신호 CKE를 수신하도록 구성되고, 제2 로직 게이트의 출력 단자는 제1 로직 게이트의 입력 단자에 결합되며, 내부 리셋 구간의 지속 시간은 CKE 신호가 활성화되어 메모리가 외부 명령을 수신할 준비가 됨을 나타내는 시간에 적어도 일부 종속된다. 래치 회로는 제2 로직 게이트의 입력 단자 및 바이어싱 회로 사이에 결합되고, 바이어싱 회로는, 외부 리셋 신호와 CKE 신호가 모두 비활성화 상태에 있을 경우, 활성화 상태에서 Reset_En 신호를 유지하기 위하여, 제1 상태에서 래치 회로를 바이어싱하도록 구성된다.
일 실시예에 있어서, 바이어싱 회로는, 외부 리셋 신호가 활성화되고 CKE 신호가 비활성화될 경우, 제1 상태에서 래치 회로를 바이어싱하도록 구성된 풀다운 회로를 포함한다.
또 다른 실시예에 있어서, 풀다운 회로는, 제1 입력 단자에서 외부 리셋 신호를 수신하고, 제2 입력 단자에서 CKE 신호를 수신하도록 구성된 2-입력 NOR 게이트, 및 래치 회로와 접지 전위 사이에 결합되는 풀다운 트랜지스터를 포함하고, 풀다운 트랜지스터는 2-입력 NOR 게이트의 출력에 결합되는 게이트 단자를 갖는다.
또 다른 실시예에 있어서, 바이어싱 회로는 또한, 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 하기 위하여, 제1 상태와 상반되는 제2 상태에서 래치 회로를 바이어싱하도록 구성된다.
또 다른 실시예에 있어서, 바이어싱 회로는, 활성화되는 모드 레지스터 프로그래밍 신호 MRSP에 응답하여 제2 상태에서 래치 회로를 바이어싱하도록 구성된 풀업 회로를 포함하고, 활성화되는 MRSP는 메모리 내의 모드 레지스터에 데이터가 로드됨을 나타낸다.
또 다른 실시예에 있어서, 풀업 회로는, 공급 전압과 래치 회로 사이에 결합되는 풀업 트랜지스터와, 풀업 트랜지스터의 게이트 단자에 결합되는 출력 단자와, MRSP 신호를 수신하도록 구성된 입력 단자를 갖는 인버터를 포함한다.
또 다른 실시예에 있어서, 제2 로직 게이트는, 지연 회로를 통해 CKE 신호를 수신하고, 내부 리셋 구간의 지속 시간은 지연 회로를 통한 전파 지연에 일부 종속된다.
본 발명의 또 다른 실시예에 따르면, 메모리의 전원을 끄지 않고 메모리를 리셋하는 방법은 다음과 같다. 외부 리셋 신호가 활성화될 경우, 내부 리셋 신호 Reset_En이 활성화되도록 하여, 그에 따라 내부 리셋 구간을 시작시키고, 이 내부 리셋 구간 동안에는 메모리 내의 하나 또는 그 이상의 회로 블록의 전원이 꺼져있다. 외부 클럭 인에이블 신호 CKE가 활성화되어 메모리가 외부 명령을 수신할 준비가 됨을 나타낼 경우, 내부 리셋 구간은 종료된다. 외부 리셋 신호와 CKE 신호가 모두 비활성화 상태인 경우, 활성화 상태에서 Reset_En 신호를 유지하기 위하여, 래치 회로는 제1 상태에서 바이어싱된다.
일 실시예에 있어서, 외부 리셋 신호가 활성화되고 CKE 신호가 비활성화될 경우, 래치 회로는 제1 상태에서 바이어싱된다.
또 다른 실시예에 있어서, 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 Reset_En 신호가 CKE 신호에 응답하지 않도록 하기 위하여, 래치 회로는 제1 상태와 상반되는 제2 상태에서 바이어싱된다.
또 다른 실시예에 있어서, 래치 회로는, 활성화되는 모드 레지스터 프로그래밍 신호
Figure 112008016031182-PCT00006
에 응답하여 제2 상태에서 바이어싱되고, 활성화되는
Figure 112008016031182-PCT00007
신호는 메모리 내의 모드 레지스터에 데이터가 로드됨을 나타낸다.
본 명세서에 개시된 본 발명의 특성 및 이점에 대한 추가적인 이해는 본 명세서의 나머지 부분과 첨부된 도면을 참조함으로써 실현될 수 있다.
도 1은 메모리의 전원이 켜져있는 동안의 리셋 타이밍 시퀀스를 나타내는 타이밍도.
도 2는 메모리의 정상 동작 중의 리셋 타이밍 시퀀스를 나타내는 타이밍도.
도 3은 본 발명의 일 실시예에 따른, 도 1 및 2의 타이밍도의 구현예에 대한 블록도.
도 4는 도 3의 LVCMOS 버퍼의 내부 회로를 나타내는 도면.
도 5는 본 발명의 일 실시예에 따른 도 3의 리셋 로직 블록의 내부 회로를 나타내는 도면.
도 6은 도 5의 회로의 동작을 예시하기 위해 이용되는 타이밍도.
본 발명의 일 실시예에 따르면, 동기식 동적 랜덤 액세스 메모리(DRAM) 및 그 변형(예를 들어, DDR2 및 DDR3)과 같은 반도체 메모리 IC는, 메모리 IC의 전원을 끌 필요없이 사용자가 메모리 IC를 리셋시키도록 하는 외부 리셋 핀에 결합되는 로직 블록을 포함한다.
도 1 및 2는 각각 전원이 켜져 있는 동안 및 정상 동작 중의 리셋 타이밍 시퀀스를 나타내는 타이밍도이다. 이러한 도면에는, 외부 Clock, Reset, 클록 인에이블 CKE 및 명령 CMD 신호들의 다양한 사이클이 도시되어 있다. 도 1 및 2에서, 외부 Reset 신호는 최소 지속 시간(기간 A) 동안 활성화 상태를 유지하도록 요구된다. 또한, CKE 신호는, 외부 Reset 신호가 하이로 상승하기 전의 적어도 사전결정된 기간 B 동안과, 외부 Reset 신호가 하이로 상승한 이후의 적어도 사전 결정된 기간 C 동안에 비활성화되도록(즉, 로우 상태(low state)를 유지) 요구된다. 외부 Reset 신호가 기간 A의 종반에 비활성화되는 반면에, CKE 신호가 활성화되어(즉, 하이로 올라가) 메모리 IC가 명령을 수신할 준비가 된 시간을 시그널링(signaling) 할 때까지 내부 리셋 기간은 종료되지 않는다. Reset 신호가 활성화된 시간으로부터 CKE 신호가 하이로 상승하는 시간까지의 기간은 도 1 및 도 2에서 "내부 리셋 구간"으로 나타낸다. 내부 리셋 구간 동안, 메모리 장치 내의 다수의 회로 블록(예를 들어, 출력 드라이버 DQ/DQS, 셀프 리프레쉬(self refresh), 온-다이 터미네이션(on-die termination), DLL)은 디스에이블(disable)되며, 따라서 최소의 메모리 액티비티가 존재한다.
도 3은 본 발명의 일 실시예에 따른, 도 1 및 2의 타이밍도의 구현예에 대한 블록도를 나타낸다. 저전압 상보형 금속 산화막 반도체(LVCMOS: Low Voltage Complementary Metal Oxide Semiconductor) 버퍼(302)는 외부적으로 제공되는 Reset 신호에 응답하여 RST 신호를 출력한다. 클럭 인에이블 버퍼(304)는 외부적으로 제공되는 클럭 인에이블 신호 CKE에 응답하여 내부 클럭 인에이블 신호
Figure 112008016031182-PCT00008
를 출력한다. MRS, EMRS 로직 블록(308)은 모드 레지스터 프로그래밍 신호를 출력하도록 요구된 외부적으로 제공되는 신호(일 실시예에 있어서, 외부 신호는
Figure 112008016031182-PCT00009
,
Figure 112008016031182-PCT00010
,
Figure 112008016031182-PCT00011
,
Figure 112008016031182-PCT00012
및 대역 주소(band address) BA의 서브세트(subset) 또는 모두를 포함할 수 있음)(도면에 도시되지 않음)에 응답하여 모드 레지스터 프로그래밍 신호
Figure 112008016031182-PCT00013
를 출력한다. 리셋 로직 블록(306)은 내부 클록 인에이블 신호
Figure 112008016031182-PCT00014
및 모드 레지스터 프로그래밍 신호
Figure 112008016031182-PCT00015
뿐만 아니라 RST 신호를 수신하고, 이에 응답하여 Reset_En 신호를 생성한다. 내부 Reset_En 신호는 출력 DQ/DQS 드라이버, 온-다이 터미네이션(ODT), 셀프 리프레쉬, DLL 및 상태 머신(state machine)을 포함하는 특정 회로 블록을 디스에이블하기 위해 이용되고, 그에 따라 리셋 모드 동안 전력 소비를 최소화한다.
도 4는 도 3의 LVCMOS 버퍼의 하나의 회로 구현예를 나타낸다. 버퍼는 2개의 입력에서 전력 공급 VDD 및 외부 Reset 신호를 수신하는 2-입력 NAND 게이트의 CMOS 구현예를 포함한다. NAND 게이트의 출력은 인버터(410)를 통하여 인버팅된다. 인버터의 출력은 RST 신호를 제공한다. VDD에 결합되는 입력을 갖는 NAND 게이트의 이용은 스탠바이 누설(standby leakage)을 감소시키는 것을 돕는다. 도 4의 버퍼는 CMOS 입력 레벨을 검출하기 위한 것이지만, 버퍼는 당업자에 의해 다른 입력 레벨을 검출하도록 변경될 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 3의 리셋 로직 블록(306)의 내부 회로를 나타낸다. 2-입력 NAND 게이트(502)는 또 다른 2-입력 NAND 게이트(504)에 의해 생성된 출력 신호 및 RST 신호를 수신하고, 이에 응답하여 출력 신호 Reset_En을 생성한다. NAND 게이트(504)는 지연 회로(506)를 통하여 CKE 신호를 수신하고, 래치 회로(508)로부터 래치 신호 CKEN을 수신한다. 지연 체인(delay chain)(506)은 홀수개의 인버터로 이루어지고(예를 들어, 도 5 실시예에서 나타난 바와 같이 5개), 이에 따라 인버팅된 지연 체인이 된다. (예를 들어, 2개의 교차-결합된 인버터들을 포함하는) 래치 회로(506)는 NAND 게이트(504)의 입력과 바이어싱 회로 사이에 결합된다. 바이어싱 회로는 내부 리셋 구간 동안과 그 이후에 래치회로(508)를 적절한 상태로 바이어싱하도록 작동한다.
바이어싱 회로는, 2-입력 NOR 게이트(510) 및 풀다운 트랜지스터(512)를 차례로 포함하는 풀다운 회로를 포함한다. 2-입력 NOR 게이트(510)는 그 각각의 입력 단자에서 RST 및
Figure 112008016031182-PCT00016
신호를 수신하고, NOR 게이트(510)의 출력 단자는 풀다운 트랜지스터(512)의 게이트에 결합된다. 풀다운 트랜지스터(512)는 래치 회로(508) 및 접지 전위 사이에 결합된다. 바이어싱 회로는, 인버터(514) 및 풀업 트랜지스터(516)를 차례로 포함하는 풀업 회로를 더 포함한다. 인버터(514)는 그 입력에서
Figure 112008016031182-PCT00017
신호를 수신하고, 인버터(514)의 출력은 풀업 트랜지스터(516)의 게이트에 결합된다. 풀업 트랜지스터(516) 및 풀다운 트랜지스터(512)는 VDD와 접지 사이에 직렬로 결합된다. 중간 노드 트랜지스터(512 및 516)는 래치(508)에 연결된다. 도시된 바와 같이, 풀다운 트랜지스터(512)는 NMOS 트랜지스터이고, 풀업 트랜지스터(516)는 PMOS 트랜지스터이지만, 그들은 이에 한정되지 않는다.
도 6은 도 5의 회로의 동작을 설명하기 위해 이용될 타이밍도이다. 도 6의 Reset 및 CKE 신호의 타이밍은 도 1 및 도 2의 타이밍에 대응한다. MRS, EMRS 로직 블록(도 3)에 의해 생성된 펄스 신호(
Figure 112008016031182-PCT00018
)는 SDRAM 장치에서 공지된 모드 레지스터 프로그래밍 동작을 시작시킨다. CKEN 신호에 대해 도시된 파형은 NAND 게이트(504)의 입력에서의 타이밍을 반영한다. 전원이 켜지거나, 정상 동작 중에 Reset이 활성화될 경우, 도 6에 도시된 시퀀스에 Reset, CKE 및
Figure 112008016031182-PCT00019
신호가 발생한다.
예를 들어, 사용자에 의해 시간 t1에서 외부 Reset 신호가 로우로 어서트(assert)될 경우(즉, 활성화될 경우), 내부 Reset_En 신호는 NAND 게이트(502)를 통해 하이로 구동되어(즉, 활성화되어), 그에 따라 내부 리셋 구간을 시작시키고, 이 내부 리셋 구간 동안에는 메모리 내의 사전결정된 수의 회로 블록의 전원이 꺼져 있다. 내부 리셋 구간은, NAND 게이트(502)의 모든 입력이 하이 레벨에 있을 시에 종료된다. 따라서, 시간 t2에서 Reset 신호가 하이(high)로 상승하면(즉, Reset 신호가 비활성화되면), 내부 리셋 구간은, 시간 t3에서 CKE가 하이로 올라간 이후(즉, 활성화된 이후)의 사전결정된 시간 지연까지 활성화 상태를 유지한다. 즉, Reset 신호가 비활성화 상태이고, CKE 신호가 시간 t3에서 활성화될 경우, 지연 회로(506)의 출력(518)은, 인버터 체인(506)을 통한 전파 지연에 대응하는 시간 기간 이후에 로우(low)로 내려간다. NAND 게이트(504)의 출력은 노드(518)에서의 로우 천이(transition)에 응답하여 하이로 천이하고, 그에 따라 Reset_En 신호를 로우로 천이하여 내부 리셋 구간을 종료시키도록 한다. 실질적으로, 지연 체인(506)은 내부 리셋 구간을 연장한다.
CKE 신호가 비활성화되고 Reset 신호가 활성화되는(즉, CKE 신호와 Reset 신호가 모두 로우) B 시간 기간 동안, NOR 게이트(510)는 풀다운 트랜지스터(512)를 턴온(turn on)하여, 그에 따라 래치(508)가 CKEN으로 표시된 노드에서 하이(high)를 유지하거나, 또는 이전에 로우 상태이었을 경우라면 노드 CKEN을 하이로 천이하도록 한다. 이것은, CKE 및 Reset 신호 모두가 비활성화 상태인 시간 기간 C 동안, Reset_En 신호가 활성화 상태로 유지되는 것을 보장한다.
Figure 112008016031182-PCT00020
펄스가 생성되어 모드 레지스터 프로그래밍을 시작시키는 시간 t4에서,
Figure 112008016031182-PCT00021
펄스의 하이 고잉 에 지(high going edge)는 풀업 트랜지스터(516)가 턴온되도록 하여, 그에 따라 CKEN 노드가 로우로 천이하도록 한다. 래치 회로(508)는 Reset 및 CKE 신호 모두가 다시 로우로 될 때까지 CKEN 노드를 로우로 유지한다. CKEN 노드가 로우인 시간 동안, NAND 게이트(504)는 CKE 신호 천이가 Reset_En 신호의 상태에 영향을 주는 것을 방지한다. 따라서, 외부 CKE 신호가 활성화된 이후의
Figure 112008016031182-PCT00022
펄스는, 외부 Reset 신호가 하이인 시간 동안, 외부 CKE 신호에서의 천이가 내부 RESET_EN 신호의 상태에 영향을 주지 않는 것을 보장한다.
따라서, 본 발명의 일 실시예에 따르면, SDRAM에서 구현되는 단순한 리셋 회로는 SDRAM의 전원을 끌 필요없이, 외부 리셋 핀을 통해 SDRAM이 리셋될 수 있도록 한다. 리셋 회로는 리셋 기능을 구현하기 위해 3개의 입력 신호만을 이용한다. 이 특징은 특정한 기능이상이 발생할 경우, PC의 전원을 끌 필요없이 PC 또는 랩톱 컴퓨터를 리셋할 수 있는 이점이 있다.
상기에서 본 발명의 다양한 실시예의 상세한 설명을 제공하지만, 다수의 대안, 변형, 및 등가물이 가능하다. 따라서, 이러한 이유 및 다른 이유로 인하여, 상기 설명은 청구항에 의해 정의된 바와 같이 본 발명의 범위를 한정하는 것으로 이해되지 않아야 한다.

Claims (40)

  1. 집적 회로(IC: integrated circuit)를 리셋하는 외부 리셋 신호를 수신하도록 구성된 동기식 동적 랜덤 액세스 메모리(SDRAM) 집적 회로(IC)에 있어서,
    상기 외부 리셋 신호로부터 버퍼링된 리셋 신호 RST를 생성하도록 구성된 입력 버퍼; 및
    (a) 상기 RST 신호, (b) 상기 SDRAM이 외부 명령을 수신할 준비가 된 시간을 나타내는 클럭 인에이블 신호 CKE, 및 (c) 모드 레지스터에 데이터가 로드되는 시간을 나타내는 모드 레지스터 프로그래밍 신호
    Figure 112008016031182-PCT00023
    로부터 내부 리셋 신호 Reset_En을 생성하도록 구성된 리셋 회로
    를 포함하는 것을 특징으로 하는 SDRAM IC.
  2. 제 1 항에 있어서,
    상기 리셋 회로는 활성화되는 상기 외부 리셋 신호에 응답하여 상기 Reset_En 신호를 활성화시키고, 그에 따라 내부 리셋 구간을 시작시키며, 상기 내부 리셋 구간 동안에는 상기 SDRAM IC 내의 하나 또는 그 이상의 회로 블록의 전원이 꺼져 있는 것을 특징으로 하는 SDRAM IC.
  3. 제 2 항에 있어서,
    상기 내부 리셋 구간의 지속 시간은 상기 CKE 신호가 활성화되어 SDRAM이 외부 명령을 수신할 준비가 됨을 나타내는 시간에 종속되는 것을 특징으로 하는 SDRAM IC.
  4. 제 2 항에 있어서,
    상기 내부 리셋 구간의 지속 시간은 상기 CKE 신호가 활성화되어 SDRAM 내부 초기화가 완료됨을 나타내는 시간에 종속되는 것을 특징으로 하는 SDRAM IC.
  5. 제 2 항에 있어서,
    상기 리셋 회로는 상기 내부 리셋 구간의 지속 시간이 지연 회로를 통한 전파 지연에 일부 종속되도록 구성된 지연 회로를 포함하는 것을 특징으로 하는 SDRAM IC.
  6. 제 5 항에 있어서,
    상기 지연 회로의 입력은 상기 CKE 신호에 결합되는 것을 특징으로 하는 SDRAM IC.
  7. 제 2 항에 있어서,
    상기 리셋 회로는 CKE 신호가 사전결정된 시간 기간 동안 천이할 경우, 상기 Reset_En 신호가 상태를 변경하는 것을 방지하도록 구성된 래치 회로를 더 포함하는 것을 특징으로 하는 SDRAM IC.
  8. 제 2 항에 있어서,
    상기 리셋 회로는 상기 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 상기 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 구성된 래치 회로를 더 포함하는 것을 특징으로 하는 SDRAM IC.
  9. 제 2 항에 있어서,
    상기 리셋 회로는 활성화되는 상기
    Figure 112008016031182-PCT00024
    신호에 응답하여 제1 상태에서 상기 래치 회로를 바이어싱하도록 구성된 풀업 회로를 더 포함하고,
    상기 래치 회로의 제1 상태는 상기 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 상기 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 하는 것을 특징으로 하는 SDRAM IC.
  10. 제 1 항에 있어서,
    상기 입력 버퍼는 공급 전압에 결합되는 하나의 입력과, 상기 외부 리셋 신호에 결합되는 다른 입력을 갖는 2-입력 로직 게이트를 포함하는 저전압 CMOS 버퍼인 것을 특징으로 하는 SDRAM IC.
  11. 제 1 항에 있어서,
    상기 리셋 회로는,
    제1 입력에서 상기 RST 신호를 수신하고, 출력에서 상기 Reset_En 신호를 제공하는 제1의 2-입력 NAND 게이트;
    상기 제1의 2-입력 NAND 게이트의 제2 입력에 결합되는 출력을 가지며, 인버팅 지연 회로를 통해 클럭 인에이블 신호 CKE에 결합되는 제1 입력을 갖는 제2의 2-입력 NAND 게이트;
    제1 입력에서 상기 RST 신호를 수신하고, 제2 입력에서 상기 CKE 신호를 수신하는 2-입력 NOR 게이트;
    공급 전압과 접지 전위 사이에 직렬로 결합되는 풀업 트랜지스터 및 풀다운 트랜지스터 - 여기서, 상기 풀다운 트랜지스터는 상기 2-입력 NOR 게이트의 출력에 결합되는 게이트 단자를 가짐 - ;
    상기
    Figure 112008016031182-PCT00025
    신호에 결합되는 입력과 상기 풀업 트랜지스터의 게이트 단자에 결합되는 출력을 갖는 인버터; 및
    상기 제2의 2-입력 NAND 게이트의 제2 입력과, 직렬로 연결되는 풀업 및 풀다운 트랜지스터의 중간 노드(node intermediate)의 사이에 결합되는 래치 회로
    를 포함하는 것을 특징으로 하는 SDRAM IC.
  12. 제 11 항에 있어서,
    상기 래치 회로는 2개의 교차-결합된 인버터를 포함하는 것을 특징으로 하는 SDRAM IC.
  13. 메모리에 있어서,
    외부 리셋 신호로부터 버퍼링된 리셋 신호 RST를 생성하도록 구성된 입력 버퍼;
    제1 입력에서 상기 RST 신호를 수신하고, 출력에서 내부 리셋 신호 Reset_En을 제공하는 제1의 2-입력 NAND 게이트;
    상기 제1의 2-입력 NAND 게이트의 제2 입력에 결합되는 출력을 가지며, 인버팅 지연 회로를 통해 상기 CKE 신호에 결합되는 제1 입력을 갖는 제2의 2-입력 NAND 게이트;
    제1 입력에서 상기 RST 신호를 수신하고, 제2 입력에서 상기 CKE 신호를 수신하는 2-입력 NOR 게이트 - 여기서, 상기 CKE 신호는 상기 메모리가 외부 명령을 수신할 준비가 된 시간을 나타냄 - ;
    공급 전압과 접지 전위 사이에 직렬로 결합되는 풀업 트랜지스터 및 풀다운 트랜지스터 - 여기서, 상기 풀다운 트랜지스터는 상기 2-입력 NOR 게이트의 출력에 결합되는 게이트 단자를 가짐 - ;
    상기 메모리 내의 모드 레지스터에 데이터가 로드되는 시간을 나타내는 모드 레지스터 프로그래밍 신호
    Figure 112008016031182-PCT00026
    에 결합되는 입력과, 상기 풀업 트랜지스터의 게이트 단자에 결합되는 출력을 가지는 인버터; 및
    상기 제2의 2-입력 NAND 게이트의 제2 입력과, 직렬로 연결되는 풀업 및 풀다운 트랜지스터의 중간 노드(node intermediate)의 사이에 결합되는 래치 회로
    를 포함하고,
    상기 Reset_En 신호는 활성화되는 상기 외부 리셋 신호에 응답하여 활성화되어, 그에 따라 내부 리셋 구간을 시작시키고, 상기 내부 리셋 구간 동안에는 상기 메모리 내의 하나 또는 그 이상의 회로 블록의 전원이 꺼져 있는 것을 특징으로 하는 메모리.
  14. 제 1 항에 있어서,
    상기 내부 리셋 구간의 지속 시간은 상기 CKE 신호가 활성화되어 상기 메모리가 외부 명령을 수신할 준비가 됨을 나타내는 시간에 종속되는 것을 특징으로 하는 메모리.
  15. 제 13 항에 있어서,
    상기 내부 리셋 구간의 지속 시간은 상기 CKE 신호가 활성화되어 상기 메모리의 내부 초기화가 완료됨을 나타내는 시간에 종속되는 것을 특징으로 하는 메모리.
  16. 제 13 항에 있어서,
    상기 내부 리셋 구간의 지속 시간은 상기 지연 회로를 통한 상기 전파 지연에 일부 종속되는 것을 특징으로 하는 메모리.
  17. 제 13 항에 있어서,
    상기 래치 회로는 상기 CKE 신호가 사전결정된 시간 기간 동안 천이할 경우, 상기 Reset_En 신호가 상태를 변경하는 것을 방지하는 것을 특징으로 하는 메모리.
  18. 제 13 항에 있어서,
    상기 래치 회로는 상기 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 상기 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 하는 것을 특징으로 하는 메모리.
  19. 제 13 항에 있어서,
    활성화되는 상기
    Figure 112008016031182-PCT00027
    신호에 응답하여 제1 상태에서 상기 래치 회로를 바이어싱하도록 구성된 풀업 회로를 더 포함하고,
    상기 래치 회로의 제1 상태는, 상기 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 상기 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 하는 것을 특징으로 하는 메모리.
  20. 제 13 항에 있어서,
    상기 입력 버퍼는 상기 공급 전압에 결합되는 하나의 입력과, 상기 외부 리 셋 신호에 결합되는 다른 입력을 갖는 2-입력 로직 게이트를 포함하는 저전압 CMOS 버퍼인 것을 특징으로 하는 메모리.
  21. 제 13 항에 있어서,
    상기 래치 회로는 2개의 교차-결합된 인버터를 포함하는 것을 특징으로 하는 메모리.
  22. 제 13 항에 있어서,
    상기 메모리는 SDRAM인 것을 특징으로 하는 메모리.
  23. 메모리에 있어서,
    외부 리셋 신호를 수신하고, 내부 Reset_En 신호를 생성하도록 구성된 제1 로직 게이트 - 여기서, 상기 제1 로직 게이트는, 활성화되는 상기 외부 리셋 신호에 응답하여 상기 Reset_En 신호가 활성화되도록 하여, 그에 따라 내부 리셋 구간을 시작시키고, 상기 내부 리셋 구간 동안에는 상기 메모리 내의 하나 또는 그 이상의 회로 블록의 전원이 꺼져 있음 - ;
    외부 클럭 인에이블 신호 CKE를 수신하도록 구성되는 제2 로직 게이트 - 여 기서, 상기 제2 로직 게이트의 출력 단자는 상기 제1 로직 게이트의 입력 단자에 결합되고, 상기 내부 리셋 구간의 지속 시간은, 상기 CKE 신호가 활성화되어 상기 메모리가 외부 명령을 수신할 준비가 됨을 나타내는 시간에 적어도 일부 종속됨 - ; 및
    상기 제2 로직 게이트의 입력 단자와 바이어싱 회로 사이에 결합되는 래치 회로 - 여기서, 상기 바이어싱 회로는, 상기 외부 리셋 신호와 상기 CKE 신호가 모두 비활성화 상태에 있을 경우, 활성화 상태에서 상기 Reset_En 신호를 유지하기 위하여, 제1 상태에서 상기 래치 회로를 바이어싱하도록 구성됨 -
    를 포함하는 것을 특징으로 하는 메모리.
  24. 제 23 항에 있어서,
    상기 바이어싱 회로는 상기 외부 리셋 신호가 활성화되고 상기 CKE 신호가 비활성화될 경우, 제1 상태에서 상기 래치 회로를 바이어싱하도록 구성된 풀다운 회로를 포함하는 것을 특징으로 하는 메모리.
  25. 제 24 항에 있어서,
    상기 풀다운 회로는 제1 입력 단자에서 상기 외부 리셋 신호를 수신하고, 제2 입력 단자에서 상기 CKE 신호를 수신하도록 구성된 2-입력 NOR 게이트; 및
    상기 래치 회로와 접지 전위 사이에 결합되는 풀다운 트랜지스터 - 상기 풀다운 트랜지스터는 상기 2-입력 NOR 게이트의 출력에 결합되는 게이트 단자를 가짐 -
    를 포함하는 것을 특징으로 하는 메모리.
  26. 제 23 항에 있어서,
    상기 바이어싱 회로는 상기 외부 리셋 신호가 비활성화 상태에 있는 시간 동안 상기 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 하기 위하여, 제1 상태와 상반되는 제2 상태에서 상기 래치 회로를 바이어싱하도록 더 구성되는 것을 특징으로 하는 메모리.
  27. 제 25 항에 있어서,
    상기 바이어싱 회로는 활성화되는 모드 레지스터 프로그래밍 신호
    Figure 112008016031182-PCT00028
    에 응답하여 제2 상태에서 상기 래치 회로를 바이어싱하도록 구성된 풀업 회로를 포함하고, 상기 활성화되는
    Figure 112008016031182-PCT00029
    는 상기 메모리 내의 모드 레지스터에 데이터가 로드됨을 나타내는 것을 특징으로 하는 메모리.
  28. 제 27 항에 있어서,
    상기 풀업 회로는,
    공급 전압과 상기 래치 회로 사이에 결합되는 풀업 트랜지스터; 및
    상기 풀업 트랜지스터의 게이트 단자에 결합되는 출력 단자와,
    Figure 112008016031182-PCT00030
    신호를 수신하도록 구성된 입력 단자를 갖는 인버터
    를 포함하는 것을 특징으로 하는 메모리.
  29. 제 23 항에 있어서,
    상기 제2 로직 게이트는 지연 회로를 통해 상기 CKE 신호를 수신하고, 상기 내부 리셋 구간의 지속 시간은, 상기 지연 회로를 통한 상기 전파 지연에 일부 종속되는 것을 특징으로 하는 메모리.
  30. 제 29 항에 있어서,
    상기 지연 회로는 인버팅 지연 회로인 것을 특징으로 하는 메모리.
  31. 제 23 항에 있어서,
    제1 로직 게이트는 저전압 CMOS 입력 버퍼를 통해 상기 외부 리셋 신호를 수신하는 것을 특징으로 하는 메모리.
  32. 제 31 항에 있어서,
    상기 저전압 CMOS 입력 버퍼는 공급 전압에 결합되는 하나의 입력과, 상기 외부 리셋 신호에 결합되는 다른 입력을 갖는 2-입력 로직 게이트를 포함하는 것을 특징으로 하는 메모리.
  33. 제 23 항에 있어서,
    상기 제1 및 제2 로직 게이트는 2-입력 NAND 게이트인 것을 특징으로 하는 메모리.
  34. 제 23 항에 있어서,
    상기 래치 회로는 2개의 교차-결합된 인버터를 포함하는 것을 특징으로 하는 메모리.
  35. 제 23 항에 있어서,
    상기 메모리는 SDRAM인 것을 특징으로 하는 메모리.
  36. 메모리의 전원을 끄지 않고 상기 메모리를 리셋시키는 방법에 있어서,
    외부 리셋 신호가 활성화될 경우, 내부 리셋 신호 Reset_En이 활성화되도록 하여, 그에 따라 내부 리셋 구간을 시작시키는 단계 - 여기서, 상기 내부 리셋 구간 동안에는 상기 메모리 내의 하나 또는 그 이상의 회로 블록의 전원이 꺼져 있음 - ;
    외부 클럭 인에이블 신호 CKE가 활성화되어 상기 메모리가 외부 명령을 수신할 준비가 됨을 나타낼 경우, 상기 내부 리셋 구간을 종료시키는 단계; 및
    상기 외부 리셋 신호와 상기 CKE 신호가 모두 비활성화 상태인 경우, 활성화 상태에서 상기 Reset_En 신호를 유지하기 위하여, 제1 상태에서 래치 회로를 바이어싱하는 단계
    를 포함하는 것을 특징으로 하는 메모리 리셋 방법.
  37. 제 36 항에 있어서,
    상기 외부 리셋 신호가 활성화이고 상기 CKE 신호가 비활성화인 경우, 상기 제1 상태에서 상기 래치 회로를 바이어싱하는 단계를 더 포함하는 것을 특징으로 하는 메모리 리셋 방법.
  38. 제 36 항에 있어서,
    상기 외부 리셋 신호가 비활성화 상태인 시간 동안 상기 Reset_En 신호가 CKE 신호 천이에 응답하지 않도록 하기 위하여, 상기 제1 상태와 상반되는 제2 상태에서 상기 래치 회로를 바이어싱하는 단계를 더 포함하는 것을 특징으로 하는 메모리 리셋 방법.
  39. 제 36 항에 있어서,
    상기 래치 회로는 활성화되는 모드 레지스터 프로그래밍 신호 에 응답하여 상기 제2 상태에서 바이어싱되고,
    상기 활성화되는
    Figure 112008016031182-PCT00032
    신호는 상기 메모리 내의 모드 레지스터에 데이터가 로드됨을 나타내는 것을 특징으로 하는 메모리 리셋 방법.
  40. 제 36 항에 있어서,
    상기 메모리는 SDRAM인 것을 특징으로 하는 메모리 리셋 방법.
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