JP3192751B2 - 半導体装置 - Google Patents
半導体装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Dram (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。特
に、内部回路にアクティブ／プリチャージ双方の状態が
あるダイナミック回路等を有するメモリ等の半導体装置
に関する。
に、内部回路にアクティブ／プリチャージ双方の状態が
あるダイナミック回路等を有するメモリ等の半導体装置
に関する。
【０００２】
【従来の技術】一般に、半導体装置は電源投入時または
電源投入後のどちらの場合でも外部信号の状態を半導体
装置内部に伝達する回路構成をとっている。この場合、
電源投入時、半導体装置の内部では外部信号のアクティ
ブ／プリチャージ両方の状態で内部のフリップフロップ
やその他の内部ノードを初期化するのは困難である。実
際、電源投入時、外部信号の入力レベルによって半導体
装置内部ではフリップフロップやその他の内部ノードの
初期化が正しく行われないため、内部に複数ある回路ブ
ロックのうち、各回路毎にアクティブ／プリチャージ両
方の状態が混在してしまい、異常電流の発生等を招いて
いた。また、電気的に書込み可能な不揮発性半導体装置
などでは、ユーザーが電源投入時に許されている外部信
号以外のレベルを電源投入時に入力した場合は、誤書込
みによってメモリのデータ破壊が起ることがある。
電源投入後のどちらの場合でも外部信号の状態を半導体
装置内部に伝達する回路構成をとっている。この場合、
電源投入時、半導体装置の内部では外部信号のアクティ
ブ／プリチャージ両方の状態で内部のフリップフロップ
やその他の内部ノードを初期化するのは困難である。実
際、電源投入時、外部信号の入力レベルによって半導体
装置内部ではフリップフロップやその他の内部ノードの
初期化が正しく行われないため、内部に複数ある回路ブ
ロックのうち、各回路毎にアクティブ／プリチャージ両
方の状態が混在してしまい、異常電流の発生等を招いて
いた。また、電気的に書込み可能な不揮発性半導体装置
などでは、ユーザーが電源投入時に許されている外部信
号以外のレベルを電源投入時に入力した場合は、誤書込
みによってメモリのデータ破壊が起ることがある。
【０００３】従来、ＤＲＡＭの場合には半導体装置内部
のフリップフロップや各ノードを初期化するために実使
用前にダミーサイクルを数サイクル行っている。また、
電気的に書込み可能な不揮発性半導体装置、例えばフラ
ッシュメモリーでは、電源投入時の誤書込みを防ぐため
に、電源投入時の外部信号の入力レベル状態を規定して
いる。これはフラッシュメモリーを使用しにくくする一
つの原因になっている。
のフリップフロップや各ノードを初期化するために実使
用前にダミーサイクルを数サイクル行っている。また、
電気的に書込み可能な不揮発性半導体装置、例えばフラ
ッシュメモリーでは、電源投入時の誤書込みを防ぐため
に、電源投入時の外部信号の入力レベル状態を規定して
いる。これはフラッシュメモリーを使用しにくくする一
つの原因になっている。
【０００４】
【発明が解決しようとする課題】上記したように、従来
の半導体装置は電源投入時に各内部回路毎にアクティブ
／プリチャージ両方の状態が混在してしまい、外部信号
の状態によっては異常電流の発生等の誤動作を起すとい
う欠点があった。本発明は、上記欠点を除去し、電源投
入時の外部信号の状態による誤動作を防止することを目
的とする。
の半導体装置は電源投入時に各内部回路毎にアクティブ
／プリチャージ両方の状態が混在してしまい、外部信号
の状態によっては異常電流の発生等の誤動作を起すとい
う欠点があった。本発明は、上記欠点を除去し、電源投
入時の外部信号の状態による誤動作を防止することを目
的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、電源投入より少なくとも一定時間経過後に第１の信
号を発生する時限信号発生手段と、外部信号が入力され
る入力ピンを介して外部と接続され、前記第１の信号を
受るまでは前記外部信号とは無関係に所定レベルを出力
し、前記第１の信号を受けた後に前記外部信号に応答し
た出力を出力するバッファ手段とを具備することを特徴
とする半導体装置を提供する。
に、電源投入より少なくとも一定時間経過後に第１の信
号を発生する時限信号発生手段と、外部信号が入力され
る入力ピンを介して外部と接続され、前記第１の信号を
受るまでは前記外部信号とは無関係に所定レベルを出力
し、前記第１の信号を受けた後に前記外部信号に応答し
た出力を出力するバッファ手段とを具備することを特徴
とする半導体装置を提供する。
【０００６】また、電源投入より少なくとも一定時間経
過後に第１の信号を発生する時限信号発生手段と、外部
信号が入力される入力ピンを介して外部と接続され、前
記第１の信号を受るまでは前記外部信号とは無関係に所
定レベルを出力し、前記第１の信号を受けてから最初の
前記外部信号の立上がりもしくは立ち下がりを検知した
後、前記外部信号に応答した出力を出力するバッファ手
段とを具備することを特徴とする半導体装置を提供す
る。
過後に第１の信号を発生する時限信号発生手段と、外部
信号が入力される入力ピンを介して外部と接続され、前
記第１の信号を受るまでは前記外部信号とは無関係に所
定レベルを出力し、前記第１の信号を受けてから最初の
前記外部信号の立上がりもしくは立ち下がりを検知した
後、前記外部信号に応答した出力を出力するバッファ手
段とを具備することを特徴とする半導体装置を提供す
る。
【０００７】また、電源電圧が所定電圧を越えたときに
第１の信号を発生する信号発生手段と、外部信号が入力
される入力ピンを介して外部と接続され、前記第１の信
号を受るまでは前記外部信号とは無関係に所定レベルを
出力し、前記第１の信号を受けた後に前記外部信号に応
答した出力を出力するバッファ手段とを具備することを
特徴とする半導体装置を提供する。
第１の信号を発生する信号発生手段と、外部信号が入力
される入力ピンを介して外部と接続され、前記第１の信
号を受るまでは前記外部信号とは無関係に所定レベルを
出力し、前記第１の信号を受けた後に前記外部信号に応
答した出力を出力するバッファ手段とを具備することを
特徴とする半導体装置を提供する。
【０００８】また、電源電圧が所定電圧を越えたときに
第１の信号を発生する信号発生手段と、外部信号が入力
される入力ピンを介して外部と接続され、前記第１の信
号を受るまでは前記外部信号とは無関係に所定レベルを
出力し、前記第１の信号を受けてから最初の前記外部信
号の立上がりもしくは立ち下がりを検知した後、前記外
部信号に応答した出力を出力するバッファ手段とを具備
することを特徴とする半導体装置を提供する。
第１の信号を発生する信号発生手段と、外部信号が入力
される入力ピンを介して外部と接続され、前記第１の信
号を受るまでは前記外部信号とは無関係に所定レベルを
出力し、前記第１の信号を受けてから最初の前記外部信
号の立上がりもしくは立ち下がりを検知した後、前記外
部信号に応答した出力を出力するバッファ手段とを具備
することを特徴とする半導体装置を提供する。
【０００９】
【作用】本発明で提供する手段を用いれば、時限信号発
生手段または信号発生手段からの第１の信号の入力があ
るまではバッファ手段は外部信号と無関係に内部に所定
信号を出力する。この出力信号を用いて外部信号の入力
レベルによらず電源投入時に内部回路の各ノードやフリ
ップフロップの内部状態を確定することができる。従っ
て、電源投入時に各内部回路毎にアクティブ／プリチャ
ージ両方の状態が混在せず、異常電流の発生等の誤動作
を起すことを防止できる。
生手段または信号発生手段からの第１の信号の入力があ
るまではバッファ手段は外部信号と無関係に内部に所定
信号を出力する。この出力信号を用いて外部信号の入力
レベルによらず電源投入時に内部回路の各ノードやフリ
ップフロップの内部状態を確定することができる。従っ
て、電源投入時に各内部回路毎にアクティブ／プリチャ
ージ両方の状態が混在せず、異常電流の発生等の誤動作
を起すことを防止できる。
【００１０】
【実施例】本発明の第１の実施例を［図１］〜［図５］
を参照して説明する。
を参照して説明する。
【００１１】［図１］は本発明の第１の実施例の構成を
示している。すなわち、電源Ｖccに接続された時限信号
発生手段として動作するタイムアウト回路２０１と、バ
ッファ回路２０２とからなる。タイムアウト回路２０１
は少なくとも一定時間経過後にノード２０３に第１の信
号として作用する／ＰＲＳＴを出力する。また、バッフ
ァ回路２０２は／ＰＲＳＴを受けてから最初の外部信号
／Ｒの立上がりもしくは立ち下がりを検知した後、前記
外部信号に応答した出力を出力する。つまり、実使用状
態にはいる。実使用状態では外部信号／Ｒを内部信号／
Ｒに伝達する。
示している。すなわち、電源Ｖccに接続された時限信号
発生手段として動作するタイムアウト回路２０１と、バ
ッファ回路２０２とからなる。タイムアウト回路２０１
は少なくとも一定時間経過後にノード２０３に第１の信
号として作用する／ＰＲＳＴを出力する。また、バッフ
ァ回路２０２は／ＰＲＳＴを受けてから最初の外部信号
／Ｒの立上がりもしくは立ち下がりを検知した後、前記
外部信号に応答した出力を出力する。つまり、実使用状
態にはいる。実使用状態では外部信号／Ｒを内部信号／
Ｒに伝達する。
【００１２】タイムアウト回路２０１の回路例を［図
２］に示す。電源Ｖccと接地電位間に直列に接続された
抵抗素子２０と容量素子２１からなるＲＣフィルター２
２０と、このＲＣフィルター２２０をゲートにソースを
抵抗素子２２を介して電源Ｖccにドレインを電源Ｖccに
接続されたＭＯＳトランジスタ２３と、電源Ｖccと接地
電位間に直列に接続された抵抗素子３３と容量素子３４
からなるＲＣフィルター２３０と、このＲＣフィルター
２３０の出力を所定電位でクランプするクランプ回路３
２と、ＲＣフィルター２３０をゲートにソースを抵抗素
子３０を介して接地電位にドレインを電源Ｖccに接続さ
れたＭＯＳトランジスタ２９と、ＭＯＳトランジスタ２
３とＭＯＳトランジスタ２９のソースを双端子とするト
ランジスタ２４、２５、２７、２８からなるフリップフ
ロップ回路２４０と、このフリップフロップ回路２４０
のＭＯＳトランジスタ２３側端子を反転し／ＰＲＳＴを
出力するインバータ回路２６と、ＭＯＳトランジスタ２
９側端子を反転するインバータ回路３１からなる。ここ
で、抵抗素子２２、３０は高抵抗素子であり、クランプ
回路３２はダイオードとＭＯＳトランジスタからなりノ
ードＤを所定電位でクランプする。また、ＭＯＳトラン
ジスタ２３とＭＯＳトランジスタ２９は同じ大きさであ
り、インバータ３１はインバータ２６と負荷のバランス
をとるために設けられている。このように、タイムアウ
ト回路２０１はフリップフロップ２４０の左右でバラン
スがとれた形となっている。
２］に示す。電源Ｖccと接地電位間に直列に接続された
抵抗素子２０と容量素子２１からなるＲＣフィルター２
２０と、このＲＣフィルター２２０をゲートにソースを
抵抗素子２２を介して電源Ｖccにドレインを電源Ｖccに
接続されたＭＯＳトランジスタ２３と、電源Ｖccと接地
電位間に直列に接続された抵抗素子３３と容量素子３４
からなるＲＣフィルター２３０と、このＲＣフィルター
２３０の出力を所定電位でクランプするクランプ回路３
２と、ＲＣフィルター２３０をゲートにソースを抵抗素
子３０を介して接地電位にドレインを電源Ｖccに接続さ
れたＭＯＳトランジスタ２９と、ＭＯＳトランジスタ２
３とＭＯＳトランジスタ２９のソースを双端子とするト
ランジスタ２４、２５、２７、２８からなるフリップフ
ロップ回路２４０と、このフリップフロップ回路２４０
のＭＯＳトランジスタ２３側端子を反転し／ＰＲＳＴを
出力するインバータ回路２６と、ＭＯＳトランジスタ２
９側端子を反転するインバータ回路３１からなる。ここ
で、抵抗素子２２、３０は高抵抗素子であり、クランプ
回路３２はダイオードとＭＯＳトランジスタからなりノ
ードＤを所定電位でクランプする。また、ＭＯＳトラン
ジスタ２３とＭＯＳトランジスタ２９は同じ大きさであ
り、インバータ３１はインバータ２６と負荷のバランス
をとるために設けられている。このように、タイムアウ
ト回路２０１はフリップフロップ２４０の左右でバラン
スがとれた形となっている。
【００１３】続いて、［図２］に示したタイムアウト回
路２０１の動作を説明する。はじめに、電源電圧が急峻
に立上がった場合を説明する。電源投入当初、抵抗素子
２２、３０を介してノードＡは電源電位に、ノードＢは
接地電位に設定され、この結果フリップフロップ２４０
はセット（ノードＡが“Ｈ”）される。従って、インバ
ータ２６を介して／ＰＲＳＴは“Ｌ”に初期化される。
しばらくして（例えば、１μｓｅｃ程度）、ＲＣフィル
ター２２０、２３０の出力であるノードＣ、Ｄが立上が
るが、ノードＤはクランプ回路３２によって所定電位に
クランプされる。従って、ＭＯＳトランジスタ２３より
もＭＯＳトランジスタ２９の方が電流駆動能力が高くな
り、ノードＢの電位がノードＡの電位より高くなる。こ
れにより、フリップフロップ２４０は反転し、ノードＡ
の電位が“Ｌ”になる。従って、インバータ２６を介し
て／ＰＲＳＴは“Ｈ”になる。
路２０１の動作を説明する。はじめに、電源電圧が急峻
に立上がった場合を説明する。電源投入当初、抵抗素子
２２、３０を介してノードＡは電源電位に、ノードＢは
接地電位に設定され、この結果フリップフロップ２４０
はセット（ノードＡが“Ｈ”）される。従って、インバ
ータ２６を介して／ＰＲＳＴは“Ｌ”に初期化される。
しばらくして（例えば、１μｓｅｃ程度）、ＲＣフィル
ター２２０、２３０の出力であるノードＣ、Ｄが立上が
るが、ノードＤはクランプ回路３２によって所定電位に
クランプされる。従って、ＭＯＳトランジスタ２３より
もＭＯＳトランジスタ２９の方が電流駆動能力が高くな
り、ノードＢの電位がノードＡの電位より高くなる。こ
れにより、フリップフロップ２４０は反転し、ノードＡ
の電位が“Ｌ”になる。従って、インバータ２６を介し
て／ＰＲＳＴは“Ｈ”になる。
【００１４】続いて、電源電圧がゆっくりと立上がった
場合を説明する。電源投入当初、抵抗素子２２、３０を
介してノードＡは電源電位（まだ、十分に立上がってい
ない）に、ノードＢは接地電位に設定され、この結果フ
リップフロップ２４０はセット（ノードＡが“Ｈ”）さ
れる。従って、インバータ２６を介して／ＰＲＳＴは
“Ｌ”に初期化される。ＲＣフィルター２２０、２３０
の出力であるノードＣ、Ｄは電源電圧の上昇に追随して
立上がるが、ノードＤはクランプ回路３２によって所定
電位にクランプされる。従って、ＭＯＳトランジスタ２
３よりもＭＯＳトランジスタ２９の方が電流駆動能力が
高くなり、ノードＢの電位がノードＡの電位より高くな
る。これにより、フリップフロップ２４０は反転し、ノ
ードＡの電位が“Ｌ”になる。従って、インバータ２６
を介して／ＰＲＳＴは“Ｈ”になる。
場合を説明する。電源投入当初、抵抗素子２２、３０を
介してノードＡは電源電位（まだ、十分に立上がってい
ない）に、ノードＢは接地電位に設定され、この結果フ
リップフロップ２４０はセット（ノードＡが“Ｈ”）さ
れる。従って、インバータ２６を介して／ＰＲＳＴは
“Ｌ”に初期化される。ＲＣフィルター２２０、２３０
の出力であるノードＣ、Ｄは電源電圧の上昇に追随して
立上がるが、ノードＤはクランプ回路３２によって所定
電位にクランプされる。従って、ＭＯＳトランジスタ２
３よりもＭＯＳトランジスタ２９の方が電流駆動能力が
高くなり、ノードＢの電位がノードＡの電位より高くな
る。これにより、フリップフロップ２４０は反転し、ノ
ードＡの電位が“Ｌ”になる。従って、インバータ２６
を介して／ＰＲＳＴは“Ｈ”になる。
【００１５】このようにタイムアウト回路２０１は電源
が急峻に立上がるときは所定時間経過後、電源がゆっく
りと立上がるときは電源が所定電圧に達したときに／Ｐ
ＲＳＴは“Ｌ”から“Ｈ”になる。つまり、少なくとも
所定時間（この場合、１μｓｅｃ程度）経過後／ＰＲＳ
Ｔは“Ｌ”から“Ｈ”になる。
が急峻に立上がるときは所定時間経過後、電源がゆっく
りと立上がるときは電源が所定電圧に達したときに／Ｐ
ＲＳＴは“Ｌ”から“Ｈ”になる。つまり、少なくとも
所定時間（この場合、１μｓｅｃ程度）経過後／ＰＲＳ
Ｔは“Ｌ”から“Ｈ”になる。
【００１６】続いて、バッファ回路２０２の回路例を
［図３］に示す。すなわち、外部信号／Ｒが入力される
バッファ１と、バッファ１の出力とタイムアウト回路２
０１の出力である／ＰＲＳＴとを入力し半導体装置内の
各回路ブロックの内部状態を制御する内部信号制御回路
２と、内部信号制御回路２とバッファ１とのＮＯＲをと
るＮＯＲ回路１０と、ＮＯＲ回路１０の反転出力をとる
インバータ１１とからなる。内部信号制御回路２はＭＯ
Ｓトランジスタ４、５からなり、／ＰＲＳＴを入力とす
るインバータ２５０と、このインバータ２５０と接地電
位との間に接続され、ゲートをバッファ１の出力に接続
されたＭＯＳトランジスタ６と、インバータ２５０の出
力に接続されたインバータ７、８からなるフリップフロ
ップ３と、このフリップフロップ３に接続されたインバ
ータ９とからなる。続いて、タイムアウト回路２０１と
接続した時のバッファ回路２０２の動作を［図４］、
［図５］を参照して説明する。
［図３］に示す。すなわち、外部信号／Ｒが入力される
バッファ１と、バッファ１の出力とタイムアウト回路２
０１の出力である／ＰＲＳＴとを入力し半導体装置内の
各回路ブロックの内部状態を制御する内部信号制御回路
２と、内部信号制御回路２とバッファ１とのＮＯＲをと
るＮＯＲ回路１０と、ＮＯＲ回路１０の反転出力をとる
インバータ１１とからなる。内部信号制御回路２はＭＯ
Ｓトランジスタ４、５からなり、／ＰＲＳＴを入力とす
るインバータ２５０と、このインバータ２５０と接地電
位との間に接続され、ゲートをバッファ１の出力に接続
されたＭＯＳトランジスタ６と、インバータ２５０の出
力に接続されたインバータ７、８からなるフリップフロ
ップ３と、このフリップフロップ３に接続されたインバ
ータ９とからなる。続いて、タイムアウト回路２０１と
接続した時のバッファ回路２０２の動作を［図４］、
［図５］を参照して説明する。
【００１７】はじめに、外部信号／Ｒをアクティブ（す
なわち“Ｌ”）の状態で電源を投入した場合の動作を
［図４］を参照して以下説明する。電源が投入される
と、少なくとも所定時間経過前は／ＰＲＳＴは上記した
ように“Ｌ”である。このとき、インバータ２５０の出
力であるノードノードＥは“Ｈ”である。従って、フリ
ップフロップ３にこの状態がラッチされ、ノードＦはイ
ンバータ９を介して“Ｈ”になる。この結果、外部信号
とは関わらず内部／Ｒは“Ｈ”になる。このとき、外部
信号が変化しても少なくとも所定時間経過前は内部／Ｒ
は“Ｈ”である。
なわち“Ｌ”）の状態で電源を投入した場合の動作を
［図４］を参照して以下説明する。電源が投入される
と、少なくとも所定時間経過前は／ＰＲＳＴは上記した
ように“Ｌ”である。このとき、インバータ２５０の出
力であるノードノードＥは“Ｈ”である。従って、フリ
ップフロップ３にこの状態がラッチされ、ノードＦはイ
ンバータ９を介して“Ｈ”になる。この結果、外部信号
とは関わらず内部／Ｒは“Ｈ”になる。このとき、外部
信号が変化しても少なくとも所定時間経過前は内部／Ｒ
は“Ｈ”である。
【００１８】続いて、少なくても所定時間経過後に／Ｐ
ＲＳＴが“Ｌ”から“Ｈ”に立上がっても、外部信号／
Ｒが“Ｌ”である限りＭＯＳトランジスタ６はオフであ
り、ノードＥは“Ｈ”から“Ｌ”に変化することはな
い。つまり、“Ｈ”の状態を保つ。この結果、内部／Ｒ
も“Ｈ”のままである。
ＲＳＴが“Ｌ”から“Ｈ”に立上がっても、外部信号／
Ｒが“Ｌ”である限りＭＯＳトランジスタ６はオフであ
り、ノードＥは“Ｈ”から“Ｌ”に変化することはな
い。つまり、“Ｈ”の状態を保つ。この結果、内部／Ｒ
も“Ｈ”のままである。
【００１９】続いて、／ＰＲＳＴが立上がった後、外部
信号／Ｒが立上がっても、内部／Ｒは変化がない。フリ
ップフロップ３が反転してノードＦが“Ｈ”から“Ｌ”
に立ち下がっても、それまでに外部信号／Ｒの“Ｈ”レ
ベルがＮＯＲゲート１０に伝達されるからである。
信号／Ｒが立上がっても、内部／Ｒは変化がない。フリ
ップフロップ３が反転してノードＦが“Ｈ”から“Ｌ”
に立ち下がっても、それまでに外部信号／Ｒの“Ｈ”レ
ベルがＮＯＲゲート１０に伝達されるからである。
【００２０】続いて、／ＰＲＳＴが立上がった後、外部
信号／Ｒが“Ｈ”に立上がった後に続けて外部信号／Ｒ
が初めて“Ｌ”に立ち下がると、内部／Ｒが初めて
“Ｌ”に立ち下がる。フリップフロップ３はすでに反転
しており、ノードＦが“Ｌ”になっているためである。
従って、ＮＯＲゲート１０は“Ｈ”を出力し、この結
果、内部／Ｒが“Ｌ”になる。その後は、フリップフロ
ップ３の状態は変化しないので、外部信号／Ｒのレベル
がそのまま内部／Ｒに伝達され、実使用状態に入る。
信号／Ｒが“Ｈ”に立上がった後に続けて外部信号／Ｒ
が初めて“Ｌ”に立ち下がると、内部／Ｒが初めて
“Ｌ”に立ち下がる。フリップフロップ３はすでに反転
しており、ノードＦが“Ｌ”になっているためである。
従って、ＮＯＲゲート１０は“Ｈ”を出力し、この結
果、内部／Ｒが“Ｌ”になる。その後は、フリップフロ
ップ３の状態は変化しないので、外部信号／Ｒのレベル
がそのまま内部／Ｒに伝達され、実使用状態に入る。
【００２１】次に、外部信号／Ｒをプリチャージ（すな
わち“Ｈ”）の状態で電源を投入した場合の動作を［図
５］を参照して以下説明する。電源が投入されると、少
なくとも所定時間経過前は／ＰＲＳＴは上記したように
“Ｌ”である。このとき、インバータ２５０の出力であ
るノードノードＥは“Ｈ”である。従って、フリップフ
ロップ３にこの状態がラッチされ、ノードＦはインバー
タ９を介して“Ｈ”になる。この結果、外部信号とは関
わらず内部／Ｒは“Ｈ”になる。このとき、外部信号が
変化しても少なくとも所定時間経過前は内部／Ｒは
“Ｈ”である。
わち“Ｈ”）の状態で電源を投入した場合の動作を［図
５］を参照して以下説明する。電源が投入されると、少
なくとも所定時間経過前は／ＰＲＳＴは上記したように
“Ｌ”である。このとき、インバータ２５０の出力であ
るノードノードＥは“Ｈ”である。従って、フリップフ
ロップ３にこの状態がラッチされ、ノードＦはインバー
タ９を介して“Ｈ”になる。この結果、外部信号とは関
わらず内部／Ｒは“Ｈ”になる。このとき、外部信号が
変化しても少なくとも所定時間経過前は内部／Ｒは
“Ｈ”である。
【００２２】続いて、少なくても所定時間経過後に／Ｐ
ＲＳＴが“Ｌ”から“Ｈ”に立上がると、外部信号／Ｒ
が“Ｈ”である為、ＭＯＳトランジスタ６はオンし、ノ
ードＥは“Ｈ”から“Ｌ”に変化する。ところが、外部
信号／Ｒが“Ｈ”であるので、ＮＯＲ回路１０は“Ｌ”
を出力し、この結果、内部／Ｒも“Ｈ”のままである。
ＲＳＴが“Ｌ”から“Ｈ”に立上がると、外部信号／Ｒ
が“Ｈ”である為、ＭＯＳトランジスタ６はオンし、ノ
ードＥは“Ｈ”から“Ｌ”に変化する。ところが、外部
信号／Ｒが“Ｈ”であるので、ＮＯＲ回路１０は“Ｌ”
を出力し、この結果、内部／Ｒも“Ｈ”のままである。
【００２３】続いて、／ＰＲＳＴが立上がった後、外部
信号／Ｒが初めて“Ｌ”に立ち下がると、内部／Ｒが初
めて“Ｌ”に立ち下がる。フリップフロップ３はすでに
反転しており、ノードＦが“Ｌ”になっているためであ
る。従って、ＮＯＲゲート１０は“Ｈ”を出力し、この
結果、内部／Ｒが“Ｌ”になる。その後は、フリップフ
ロップ３の状態は変化しないので、外部信号／Ｒのレベ
ルがそのまま内部／Ｒに伝達され、実使用状態に入る。
信号／Ｒが初めて“Ｌ”に立ち下がると、内部／Ｒが初
めて“Ｌ”に立ち下がる。フリップフロップ３はすでに
反転しており、ノードＦが“Ｌ”になっているためであ
る。従って、ＮＯＲゲート１０は“Ｈ”を出力し、この
結果、内部／Ｒが“Ｌ”になる。その後は、フリップフ
ロップ３の状態は変化しないので、外部信号／Ｒのレベ
ルがそのまま内部／Ｒに伝達され、実使用状態に入る。
【００２４】以上まとめると、電源投入時、半導体装置
内部では外部信号の状態によらずプリチャージ（内部／
Ｒが“Ｈ”）状態に初期化され、外部信号の状態が内部
に伝わるのは電源投入時のタイムアウトが切れた（／Ｐ
ＲＳＴが“Ｈ”になったとき）時刻以降、初めて外部信
号／Ｒが立ち下がった時からである。このように、電源
投入時に外部入力の状態によらず半導体装置内部の初期
状態を任意の状態に設定できるため、各フリップフロッ
プの初期化やノードの初期化が容易に行える。この結
果、電源投入時の外部信号の状態による誤動作を防止で
きる。もちろん、従来例のようなダミーサイクルや電源
投入時の外部信号の状態の制約は不要である。
内部では外部信号の状態によらずプリチャージ（内部／
Ｒが“Ｈ”）状態に初期化され、外部信号の状態が内部
に伝わるのは電源投入時のタイムアウトが切れた（／Ｐ
ＲＳＴが“Ｈ”になったとき）時刻以降、初めて外部信
号／Ｒが立ち下がった時からである。このように、電源
投入時に外部入力の状態によらず半導体装置内部の初期
状態を任意の状態に設定できるため、各フリップフロッ
プの初期化やノードの初期化が容易に行える。この結
果、電源投入時の外部信号の状態による誤動作を防止で
きる。もちろん、従来例のようなダミーサイクルや電源
投入時の外部信号の状態の制約は不要である。
【００２５】以上、タイムアウト回路２０１とバッファ
回路２０２とを接続した時の例を説明してきたが、信号
発生回路としてタイムアウト回路２０１のかわりに、電
源電圧が所定電圧に達したことを検知する、センサ回路
を用いても良い。この例を［図１３］および［図１４］
を用いて説明する。
回路２０２とを接続した時の例を説明してきたが、信号
発生回路としてタイムアウト回路２０１のかわりに、電
源電圧が所定電圧に達したことを検知する、センサ回路
を用いても良い。この例を［図１３］および［図１４］
を用いて説明する。
【００２６】［図１３］にセンサ回路の構成を示す。す
なわち、ゲートとドレインを接続したＭＯＳトランジス
タ８０１、８０２と抵抗素子８０６とを電源電圧と接地
間に直列接続して電源電圧Ｖccを降圧し、さらに二つの
インバータ８０３、８０４で波形を修正する。キャパシ
タ８０５は在ってもなくても良い。
なわち、ゲートとドレインを接続したＭＯＳトランジス
タ８０１、８０２と抵抗素子８０６とを電源電圧と接地
間に直列接続して電源電圧Ｖccを降圧し、さらに二つの
インバータ８０３、８０４で波形を修正する。キャパシ
タ８０５は在ってもなくても良い。
【００２７】［図１４］にセンサ回路の動作波形を説明
する。電源Ｖccが時刻Ｔ１で立上がると、ノードＫがそ
れに追従して立上がる。しかし、ノードＫは電源電圧Ｖ
cc−２Ｖｔｈの電圧を越えることができない。ただし、
ＶｔｈはＭＯＳトランジスタ８０１、８０２のしきい電
圧である。しばらくして、電源電圧Ｖcc−２Ｖｔｈの電
圧が時刻Ｔ２でインバータ８０３のスレショルド電圧を
越えると、／ＰＲＳＴが立上がる。つまり、電源電圧が
所定電圧（インバータ８０３のスレショルド電圧＋２Ｖ
ｔｈ）を越えたときに／ＰＲＳＴを発生するバッファ回
路の動作は、「所定時間経過後」を「所定電圧に達した
後」と読みかえる以外は上記したものと同様であるため
省略する。
する。電源Ｖccが時刻Ｔ１で立上がると、ノードＫがそ
れに追従して立上がる。しかし、ノードＫは電源電圧Ｖ
cc−２Ｖｔｈの電圧を越えることができない。ただし、
ＶｔｈはＭＯＳトランジスタ８０１、８０２のしきい電
圧である。しばらくして、電源電圧Ｖcc−２Ｖｔｈの電
圧が時刻Ｔ２でインバータ８０３のスレショルド電圧を
越えると、／ＰＲＳＴが立上がる。つまり、電源電圧が
所定電圧（インバータ８０３のスレショルド電圧＋２Ｖ
ｔｈ）を越えたときに／ＰＲＳＴを発生するバッファ回
路の動作は、「所定時間経過後」を「所定電圧に達した
後」と読みかえる以外は上記したものと同様であるため
省略する。
【００２８】このようにすると、上記したものと同様
に、電源投入時、半導体装置内部では外部信号の状態に
よらずプリチャージ（内部／Ｒが“Ｈ”）状態に初期化
され、外部信号の状態が内部に伝わるのは電源電圧が所
定電圧に達した（／ＰＲＳＴが“Ｈ”になったとき）時
刻以降、初めて外部信号／Ｒが立ち下がった時からであ
る。このように、電源投入時に外部入力の状態によらず
半導体装置内部の初期状態を任意の状態に設定できるた
め、各フリップフロップの初期化やノードの初期化が容
易に行える。この結果、電源投入時の外部信号の状態に
よる誤動作を防止できる。もちろん、従来例のようなダ
ミーサイクルや電源投入時の外部信号の状態の制約は不
要である。
に、電源投入時、半導体装置内部では外部信号の状態に
よらずプリチャージ（内部／Ｒが“Ｈ”）状態に初期化
され、外部信号の状態が内部に伝わるのは電源電圧が所
定電圧に達した（／ＰＲＳＴが“Ｈ”になったとき）時
刻以降、初めて外部信号／Ｒが立ち下がった時からであ
る。このように、電源投入時に外部入力の状態によらず
半導体装置内部の初期状態を任意の状態に設定できるた
め、各フリップフロップの初期化やノードの初期化が容
易に行える。この結果、電源投入時の外部信号の状態に
よる誤動作を防止できる。もちろん、従来例のようなダ
ミーサイクルや電源投入時の外部信号の状態の制約は不
要である。
【００２９】続いて、本発明の第２の実施例のバッファ
回路を［図６］に示す。第１の実施例との違いは、内部
信号制御回路２の代りに内部信号制御回路６１を用い、
この内部信号制御回路６１をＮＡＮＤゲート６２、６
３、６４からなるラッチ回路で実現した点である。［図
３］と同じ回路要素は同様の番号を付してある。また、
全体構成は第１の実施例と同じである。回路動作は［図
３］の回路に準じているため省略する。もちろん、／Ｐ
ＲＳＴ発生回路はタイムアウト回路２０１、［図１３］
のセンス回路ともに用いることができる。
回路を［図６］に示す。第１の実施例との違いは、内部
信号制御回路２の代りに内部信号制御回路６１を用い、
この内部信号制御回路６１をＮＡＮＤゲート６２、６
３、６４からなるラッチ回路で実現した点である。［図
３］と同じ回路要素は同様の番号を付してある。また、
全体構成は第１の実施例と同じである。回路動作は［図
３］の回路に準じているため省略する。もちろん、／Ｐ
ＲＳＴ発生回路はタイムアウト回路２０１、［図１３］
のセンス回路ともに用いることができる。
【００３０】続いて、本発明の第３の実施例を［図７］
に示す。第１の実施例との違いは電源投入時の内部信号
の状態をアクティブ（内部／Ｒが“Ｌ”）に設定する点
である。回路構成は、外部信号／Ｒが入力されるバッフ
ァ７１と、バッファ７１の反転を出力するインバータ７
１０と、インバータ７１０の出力とタイムアウト回路２
０１の出力である／ＰＲＳＴとを入力し半導体装置内の
各回路ブロックの内部状態を制御する内部信号制御回路
７２と、内部信号制御回路７２とインバータ７１０との
ＮＯＲをとるＮＯＲ回路７１１とからなる。内部信号制
御回路７２はＭＯＳトランジスタ７４、７５からなり、
／ＰＲＳＴを入力とするインバータ７２５と、このイン
バータ７２５と接地電位との間に接続され、ゲートをイ
ンバータ７１０の出力に接続されたＭＯＳトランジスタ
７６と、インバータ７２５の出力に接続されたインバー
タ７７、７８からなるフリップフロップ７３と、このフ
リップフロップ７３に接続されたインバータ７９とから
なる。続いて、タイムアウト回路２０１と接続されたこ
のバッファ回路の動作を［図８］、［図９］を参照して
説明する。
に示す。第１の実施例との違いは電源投入時の内部信号
の状態をアクティブ（内部／Ｒが“Ｌ”）に設定する点
である。回路構成は、外部信号／Ｒが入力されるバッフ
ァ７１と、バッファ７１の反転を出力するインバータ７
１０と、インバータ７１０の出力とタイムアウト回路２
０１の出力である／ＰＲＳＴとを入力し半導体装置内の
各回路ブロックの内部状態を制御する内部信号制御回路
７２と、内部信号制御回路７２とインバータ７１０との
ＮＯＲをとるＮＯＲ回路７１１とからなる。内部信号制
御回路７２はＭＯＳトランジスタ７４、７５からなり、
／ＰＲＳＴを入力とするインバータ７２５と、このイン
バータ７２５と接地電位との間に接続され、ゲートをイ
ンバータ７１０の出力に接続されたＭＯＳトランジスタ
７６と、インバータ７２５の出力に接続されたインバー
タ７７、７８からなるフリップフロップ７３と、このフ
リップフロップ７３に接続されたインバータ７９とから
なる。続いて、タイムアウト回路２０１と接続されたこ
のバッファ回路の動作を［図８］、［図９］を参照して
説明する。
【００３１】はじめに、外部信号／Ｒをプリチャージ
（すなわち“Ｈ”）の状態で電源を投入した場合の動作
を［図８］を参照して以下説明する。電源が投入される
と、少なくとも所定時間経過前は／ＰＲＳＴは上記した
ように“Ｌ”である。このとき、インバータ７２５の出
力であるノードノードＨは“Ｈ”である。従って、フリ
ップフロップ７３にこの状態がラッチされ、ノードＩは
インバータ７９を介して“Ｈ”になる。この結果、外部
信号とは関わらず内部／Ｒは“Ｌ”になる。このとき、
外部信号が変化しても少なくとも所定時間経過前は内部
／Ｒは“Ｌ”である。
（すなわち“Ｈ”）の状態で電源を投入した場合の動作
を［図８］を参照して以下説明する。電源が投入される
と、少なくとも所定時間経過前は／ＰＲＳＴは上記した
ように“Ｌ”である。このとき、インバータ７２５の出
力であるノードノードＨは“Ｈ”である。従って、フリ
ップフロップ７３にこの状態がラッチされ、ノードＩは
インバータ７９を介して“Ｈ”になる。この結果、外部
信号とは関わらず内部／Ｒは“Ｌ”になる。このとき、
外部信号が変化しても少なくとも所定時間経過前は内部
／Ｒは“Ｌ”である。
【００３２】続いて、少なくても所定時間経過後に／Ｐ
ＲＳＴが“Ｌ”から“Ｈ”に立上がっても、外部信号／
Ｒが“Ｈ”である限りＭＯＳトランジスタ７６はオフで
あり、ノードＨは“Ｈ”から“Ｌ”に変化することはな
い。つまり、“Ｈ”の状態を保つ。この結果、内部／Ｒ
も“Ｌ”のままである。
ＲＳＴが“Ｌ”から“Ｈ”に立上がっても、外部信号／
Ｒが“Ｈ”である限りＭＯＳトランジスタ７６はオフで
あり、ノードＨは“Ｈ”から“Ｌ”に変化することはな
い。つまり、“Ｈ”の状態を保つ。この結果、内部／Ｒ
も“Ｌ”のままである。
【００３３】続いて、／ＰＲＳＴが立上がった後、外部
信号／Ｒが立下がっても、内部／Ｒは変化がない。フリ
ップフロップ７３が反転してノードＩが“Ｈ”から
“Ｌ”に立ち下がっても、それまでに外部信号／Ｒの
“Ｌ”レベルがＮＯＲゲート７１１に伝達されるからで
ある。
信号／Ｒが立下がっても、内部／Ｒは変化がない。フリ
ップフロップ７３が反転してノードＩが“Ｈ”から
“Ｌ”に立ち下がっても、それまでに外部信号／Ｒの
“Ｌ”レベルがＮＯＲゲート７１１に伝達されるからで
ある。
【００３４】続いて、／ＰＲＳＴが立上がった後、外部
信号／Ｒが“Ｌ”に立下がった後に続けて外部信号／Ｒ
が初めて“Ｈ”に立ち上がると、内部／Ｒが初めて
“Ｈ”に立ち上がる。フリップフロップ７３はすでに反
転しており、ノードＩが“Ｌ”になっているためであ
る。従って、ＮＯＲゲート７１１は“Ｈ”を出力し、こ
の結果、内部／Ｒが“Ｈ”になる。その後は、フリップ
フロップ７３の状態は変化しないので、外部信号／Ｒの
レベルがそのまま内部／Ｒに伝達され、実使用状態に入
る。
信号／Ｒが“Ｌ”に立下がった後に続けて外部信号／Ｒ
が初めて“Ｈ”に立ち上がると、内部／Ｒが初めて
“Ｈ”に立ち上がる。フリップフロップ７３はすでに反
転しており、ノードＩが“Ｌ”になっているためであ
る。従って、ＮＯＲゲート７１１は“Ｈ”を出力し、こ
の結果、内部／Ｒが“Ｈ”になる。その後は、フリップ
フロップ７３の状態は変化しないので、外部信号／Ｒの
レベルがそのまま内部／Ｒに伝達され、実使用状態に入
る。
【００３５】次に、外部信号／Ｒをアクティブ（すなわ
ち“Ｌ”）の状態で電源を投入した場合の動作を［図
９］を参照して以下説明する。電源が投入されると、少
なくとも所定時間経過前は／ＰＲＳＴは上記したように
“Ｌ”である。このとき、インバータ７２５の出力であ
るノードノードＨは“Ｈ”である。従って、フリップフ
ロップ７３にこの状態がラッチされ、ノードＩはインバ
ータ７９を介して“Ｈ”になる。この結果、外部信号と
は関わらず内部／Ｒは“Ｌ”になる。このとき、外部信
号が変化しても少なくとも所定時間経過前は内部／Ｒは
“Ｌ”である。
ち“Ｌ”）の状態で電源を投入した場合の動作を［図
９］を参照して以下説明する。電源が投入されると、少
なくとも所定時間経過前は／ＰＲＳＴは上記したように
“Ｌ”である。このとき、インバータ７２５の出力であ
るノードノードＨは“Ｈ”である。従って、フリップフ
ロップ７３にこの状態がラッチされ、ノードＩはインバ
ータ７９を介して“Ｈ”になる。この結果、外部信号と
は関わらず内部／Ｒは“Ｌ”になる。このとき、外部信
号が変化しても少なくとも所定時間経過前は内部／Ｒは
“Ｌ”である。
【００３６】続いて、少なくても所定時間経過後に／Ｐ
ＲＳＴが“Ｌ”から“Ｈ”に立上がると、外部信号／Ｒ
が“Ｌ”である為、ＭＯＳトランジスタ７６はオンし、
ノードＨは“Ｈ”から“Ｌ”に変化する。ところが、外
部信号／Ｒが“Ｌ”であるので、ＮＯＲ回路１０は
“Ｌ”を出力し、この結果、内部／Ｒも“Ｌ”のままで
ある。
ＲＳＴが“Ｌ”から“Ｈ”に立上がると、外部信号／Ｒ
が“Ｌ”である為、ＭＯＳトランジスタ７６はオンし、
ノードＨは“Ｈ”から“Ｌ”に変化する。ところが、外
部信号／Ｒが“Ｌ”であるので、ＮＯＲ回路１０は
“Ｌ”を出力し、この結果、内部／Ｒも“Ｌ”のままで
ある。
【００３７】続いて、／ＰＲＳＴが立上がった後、外部
信号／Ｒが初めて“Ｈ”に立ち上がると、内部／Ｒが初
めて“Ｈ”に立ち上がる。フリップフロップ７３はすで
に反転しており、ノードＩが“Ｌ”になっているためで
ある。従って、ＮＯＲゲート７１１は“Ｈ”を出力し、
この結果、内部／Ｒが“Ｈ”になる。その後は、フリッ
プフロップ７３の状態は変化しないので、外部信号／Ｒ
のレベルがそのまま内部／Ｒに伝達され、実使用状態に
入る。
信号／Ｒが初めて“Ｈ”に立ち上がると、内部／Ｒが初
めて“Ｈ”に立ち上がる。フリップフロップ７３はすで
に反転しており、ノードＩが“Ｌ”になっているためで
ある。従って、ＮＯＲゲート７１１は“Ｈ”を出力し、
この結果、内部／Ｒが“Ｈ”になる。その後は、フリッ
プフロップ７３の状態は変化しないので、外部信号／Ｒ
のレベルがそのまま内部／Ｒに伝達され、実使用状態に
入る。
【００３８】以上まとめると、電源投入時、半導体装置
内部では外部信号の状態によらずアクティブ（内部／Ｒ
が“Ｌ”）状態に初期化され、外部信号の状態が内部に
伝わるのは電源投入時のタイムアウトが切れた（／ＰＲ
ＳＴが“Ｈ”になったとき）時刻以降、初めて外部信号
／Ｒが立ち上がった時からである。このように、電源投
入時に外部入力の状態によらず半導体装置内部の初期状
態を任意の状態に設定できるため、各フリップフロップ
の初期化やノードの初期化が容易に行える。この結果、
電源投入時の外部信号の状態による誤動作を防止でき
る。もちろん、従来例のようなダミーサイクルや電源投
入時の外部信号の状態の制約は不要である。
内部では外部信号の状態によらずアクティブ（内部／Ｒ
が“Ｌ”）状態に初期化され、外部信号の状態が内部に
伝わるのは電源投入時のタイムアウトが切れた（／ＰＲ
ＳＴが“Ｈ”になったとき）時刻以降、初めて外部信号
／Ｒが立ち上がった時からである。このように、電源投
入時に外部入力の状態によらず半導体装置内部の初期状
態を任意の状態に設定できるため、各フリップフロップ
の初期化やノードの初期化が容易に行える。この結果、
電源投入時の外部信号の状態による誤動作を防止でき
る。もちろん、従来例のようなダミーサイクルや電源投
入時の外部信号の状態の制約は不要である。
【００３９】以上、第３の実施例として、タイムアウト
回路２０１とバッファ回路２０２とを接続した時の例を
説明してきたが、信号発生回路としてタイムアウト回路
２０１のかわりに、電源電圧が所定電圧に達したことを
検知する、［図１３］に示したセンサ回路を用いても良
い。
回路２０１とバッファ回路２０２とを接続した時の例を
説明してきたが、信号発生回路としてタイムアウト回路
２０１のかわりに、電源電圧が所定電圧に達したことを
検知する、［図１３］に示したセンサ回路を用いても良
い。
【００４０】この場合も、電源投入時、半導体装置内部
では外部信号の状態によらずアクティブ（内部／Ｒが
“Ｌ”）状態に初期化され、外部信号の状態が内部に伝
わるのは電源電圧が所定電圧に達した（／ＰＲＳＴが
“Ｈ”になったとき）時刻以降、初めて外部信号／Ｒが
立ち上がった時からである。このように、電源投入時に
外部入力の状態によらず半導体装置内部の初期状態を任
意の状態に設定できるため、各フリップフロップの初期
化やノードの初期化が容易に行える。この結果、電源投
入時の外部信号の状態による誤動作を防止できる。もち
ろん、従来例のようなダミーサイクルや電源投入時の外
部信号の状態の制約は不要である。
では外部信号の状態によらずアクティブ（内部／Ｒが
“Ｌ”）状態に初期化され、外部信号の状態が内部に伝
わるのは電源電圧が所定電圧に達した（／ＰＲＳＴが
“Ｈ”になったとき）時刻以降、初めて外部信号／Ｒが
立ち上がった時からである。このように、電源投入時に
外部入力の状態によらず半導体装置内部の初期状態を任
意の状態に設定できるため、各フリップフロップの初期
化やノードの初期化が容易に行える。この結果、電源投
入時の外部信号の状態による誤動作を防止できる。もち
ろん、従来例のようなダミーサイクルや電源投入時の外
部信号の状態の制約は不要である。
【００４１】続いて、本発明の第４の実施例のバッファ
回路を［図１０］に示す。第２の実施例との違いは、内
部信号制御回路７２の代りに内部信号制御回路８１を用
い、この内部信号制御回路８１をＮＡＮＤゲート８２、
８３、８４からなるラッチ回路で実現した点である。
［図７］と同じ回路要素は同様の番号を付してある。ま
た、全体構成やは第１の実施例と同じである。回路動作
は［図７］の回路に準じているため省略する。信号発生
回路としてタイムアウト回路２０１が使えることはもち
ろん、［図１３］に示したセンス回路等も使えることは
言うまでもない。
回路を［図１０］に示す。第２の実施例との違いは、内
部信号制御回路７２の代りに内部信号制御回路８１を用
い、この内部信号制御回路８１をＮＡＮＤゲート８２、
８３、８４からなるラッチ回路で実現した点である。
［図７］と同じ回路要素は同様の番号を付してある。ま
た、全体構成やは第１の実施例と同じである。回路動作
は［図７］の回路に準じているため省略する。信号発生
回路としてタイムアウト回路２０１が使えることはもち
ろん、［図１３］に示したセンス回路等も使えることは
言うまでもない。
【００４２】次に、第５の実施例を説明する。［図１
１］は第１の実施例の回路構成を用いた第５の実施例の
回路構成図である。外部信号は／Ｒ、／Ｃ、／Ｗ‥‥／
Ｏを受付ける。例えば、ＤＲＡＭに用いる場合、／Ｒを
／ＲＡＳ（ロウアドレスストローブ）、／Ｃを／ＣＡＳ
（カラムアドレスストローブ）、／Ｗを／ＷＥ（ライト
イネーブル）、／Ｏを／ＯＥ（アウトプットイネーブ
ル）、また、必要に応じてアドレス端子をバッファリン
グする。説明はタイムアウト回路２０１と接続したとき
を例にとるが、［図１３］に示したセンス回路などによ
って／ＰＲＳＴを発生させていよいことは言うまでもな
い。
１］は第１の実施例の回路構成を用いた第５の実施例の
回路構成図である。外部信号は／Ｒ、／Ｃ、／Ｗ‥‥／
Ｏを受付ける。例えば、ＤＲＡＭに用いる場合、／Ｒを
／ＲＡＳ（ロウアドレスストローブ）、／Ｃを／ＣＡＳ
（カラムアドレスストローブ）、／Ｗを／ＷＥ（ライト
イネーブル）、／Ｏを／ＯＥ（アウトプットイネーブ
ル）、また、必要に応じてアドレス端子をバッファリン
グする。説明はタイムアウト回路２０１と接続したとき
を例にとるが、［図１３］に示したセンス回路などによ
って／ＰＲＳＴを発生させていよいことは言うまでもな
い。
【００４３】［図１１］のような構成にすると、半導体
装置の動作をコントロールする信号の入力端子につい
て、第１の実施例の動作を行う。すなわち、電源投入
時、半導体装置内部では外部信号の状態によらずプリチ
ャージ（内部／Ｒが“Ｈ”）状態に初期化され、外部信
号の状態が内部に伝わるのは電源投入時のタイムアウト
が切れた（／ＰＲＳＴが“Ｈ”になったとき）時刻以
降、初めて外部信号／Ｒが立ち下がった時からである。
このように、電源投入時に外部入力の状態によらず半導
体装置内部の初期状態を任意の状態に設定できるため、
各フリップフロップの初期化やノードの初期化が容易に
行える。この結果、電源投入時の外部信号の状態による
誤動作を防止できる。もちろん、従来例のようなダミー
サイクルや電源投入時の外部信号の状態の制約は不要で
ある。さらに、各入力信号に関し、内部信号制御回路を
共通に持つため、チップ上のパターンの面積が小さくな
るという利点がある。また、一つの信号、この場合は外
部信号／Ｒによって電源投入時の初期状態を解除し、外
部信号の状態を内部に伝えるタイミングを決定できるた
め、ある動作モードに入るための信号端子（例えばＤＲ
ＡＭでいう／ＲＡＳ）にこれを用いると外部からの制御
が容易になる。
装置の動作をコントロールする信号の入力端子につい
て、第１の実施例の動作を行う。すなわち、電源投入
時、半導体装置内部では外部信号の状態によらずプリチ
ャージ（内部／Ｒが“Ｈ”）状態に初期化され、外部信
号の状態が内部に伝わるのは電源投入時のタイムアウト
が切れた（／ＰＲＳＴが“Ｈ”になったとき）時刻以
降、初めて外部信号／Ｒが立ち下がった時からである。
このように、電源投入時に外部入力の状態によらず半導
体装置内部の初期状態を任意の状態に設定できるため、
各フリップフロップの初期化やノードの初期化が容易に
行える。この結果、電源投入時の外部信号の状態による
誤動作を防止できる。もちろん、従来例のようなダミー
サイクルや電源投入時の外部信号の状態の制約は不要で
ある。さらに、各入力信号に関し、内部信号制御回路を
共通に持つため、チップ上のパターンの面積が小さくな
るという利点がある。また、一つの信号、この場合は外
部信号／Ｒによって電源投入時の初期状態を解除し、外
部信号の状態を内部に伝えるタイミングを決定できるた
め、ある動作モードに入るための信号端子（例えばＤＲ
ＡＭでいう／ＲＡＳ）にこれを用いると外部からの制御
が容易になる。
【００４４】以上、第５の実施例では、第１の実施例の
回路構成を基本にしたが、第２の実施例、第３の実施
例、第４の実施例の回路構成を用いても良いし、内部の
回路ブロックに独立性がある場合には、誤動作を生じさ
せない範囲内でこれらの複数を混在させても良い。
回路構成を基本にしたが、第２の実施例、第３の実施
例、第４の実施例の回路構成を用いても良いし、内部の
回路ブロックに独立性がある場合には、誤動作を生じさ
せない範囲内でこれらの複数を混在させても良い。
【００４５】次に、第６の実施例を説明する。［図１
２］は第１の実施例の回路構成を用いた第５の実施例の
回路構成図である。外部信号は／Ｒ、／Ｃ、／Ｗ‥‥／
Ｏを受付ける。例えば、ＤＲＡＭに用いる場合、／Ｒを
／ＲＡＳ（ロウアドレスストローブ）、／Ｃを／ＣＡＳ
（カラムアドレスストローブ）、／Ｗを／ＷＥ（ライト
イネーブル）、／Ｏを／ＯＥ（アウトプットイネーブ
ル）、また、必要に応じてアドレス端子をバッファリン
グする。第５の実施例と同様に説明はタイムアウト回路
２０１と接続したときを例にとるが、［図１３］に示し
たセンス回路などによって／ＰＲＳＴを発生させていよ
いことは言うまでもない。
２］は第１の実施例の回路構成を用いた第５の実施例の
回路構成図である。外部信号は／Ｒ、／Ｃ、／Ｗ‥‥／
Ｏを受付ける。例えば、ＤＲＡＭに用いる場合、／Ｒを
／ＲＡＳ（ロウアドレスストローブ）、／Ｃを／ＣＡＳ
（カラムアドレスストローブ）、／Ｗを／ＷＥ（ライト
イネーブル）、／Ｏを／ＯＥ（アウトプットイネーブ
ル）、また、必要に応じてアドレス端子をバッファリン
グする。第５の実施例と同様に説明はタイムアウト回路
２０１と接続したときを例にとるが、［図１３］に示し
たセンス回路などによって／ＰＲＳＴを発生させていよ
いことは言うまでもない。
【００４６】［図１２］のような構成にすると、半導体
装置の動作をコントロールする信号の入力端子につい
て、第１の実施例の動作を行う。すなわち、電源投入
時、半導体装置内部では外部信号の状態によらずプリチ
ャージ（内部／Ｒが“Ｈ”）状態に初期化され、外部信
号の状態が内部に伝わるのは電源投入時のタイムアウト
が切れた（／ＰＲＳＴが“Ｈ”になったとき）時刻以
降、初めて外部信号／Ｒが立ち下がった時からである。
このように、電源投入時に外部入力の状態によらず半導
体装置内部の初期状態を任意の状態に設定できるため、
各フリップフロップの初期化やノードの初期化が容易に
行える。この結果、電源投入時の外部信号の状態による
誤動作を防止できる。もちろん、従来例のようなダミー
サイクルや電源投入時の外部信号の状態の制約は不要で
ある。
装置の動作をコントロールする信号の入力端子につい
て、第１の実施例の動作を行う。すなわち、電源投入
時、半導体装置内部では外部信号の状態によらずプリチ
ャージ（内部／Ｒが“Ｈ”）状態に初期化され、外部信
号の状態が内部に伝わるのは電源投入時のタイムアウト
が切れた（／ＰＲＳＴが“Ｈ”になったとき）時刻以
降、初めて外部信号／Ｒが立ち下がった時からである。
このように、電源投入時に外部入力の状態によらず半導
体装置内部の初期状態を任意の状態に設定できるため、
各フリップフロップの初期化やノードの初期化が容易に
行える。この結果、電源投入時の外部信号の状態による
誤動作を防止できる。もちろん、従来例のようなダミー
サイクルや電源投入時の外部信号の状態の制約は不要で
ある。
【００４７】また、電源投入時には、少なくとも二つ以
上の外部信号によって制御され、外部信号に各々対応す
る内部回路は、任意の状態に容易に初期化される。ま
た、電源投入時の初期状態を解除し、外部信号の状態を
内部に伝えるタイミングを各外部信号ごとに各外部信号
自身で行うことが可能になる。
上の外部信号によって制御され、外部信号に各々対応す
る内部回路は、任意の状態に容易に初期化される。ま
た、電源投入時の初期状態を解除し、外部信号の状態を
内部に伝えるタイミングを各外部信号ごとに各外部信号
自身で行うことが可能になる。
【００４８】以上、第６の実施例では、第１の実施例の
回路構成を基本にしたが、第２の実施例、第３の実施
例、第４の実施例の回路構成を用いても良いし、内部の
回路ブロックに独立性がある場合には、誤動作を生じさ
せない範囲内でこれらの複数を混在させても良い。
回路構成を基本にしたが、第２の実施例、第３の実施
例、第４の実施例の回路構成を用いても良いし、内部の
回路ブロックに独立性がある場合には、誤動作を生じさ
せない範囲内でこれらの複数を混在させても良い。
【００４９】
【発明の効果】本発明を用いると、電源投入時の外部信
号の状態による誤動作をおこなさい半導体装置を提供で
きる。
号の状態による誤動作をおこなさい半導体装置を提供で
きる。
【図１】本発明の第１の実施例を表した回路構成図。
【図２】本発明の第１の実施例を表した回路構成図。
【図３】本発明の第１の実施例を表した回路構成図。
【図４】本発明の第１の実施例を表したタイムチャー
ト。
ト。
【図５】本発明の第１の実施例を表したタイムチャー
ト。
ト。
【図６】本発明の第２の実施例を表した回路構成図。
【図７】本発明の第３の実施例を表した回路構成図。
【図８】本発明の第３の実施例を表したタイムチャー
ト。
ト。
【図９】本発明の第３の実施例を表したタイムチャー
ト。
ト。
【図１０】本発明の第４の実施例を表した回路構成図。
【図１１】本発明の第５の実施例を表した回路構成図。
【図１２】本発明の第６の実施例を表した回路構成図。
【図１３】本発明の他の信号発生手段を表した回路構成
図
図
【図１４】本発明の他の信号発生手段を表した回路構成
の信号波形
の信号波形
【符号の説明】 ２０１ タイムアウト回路 ２０２ バッファ回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 - 11/4099 H03K 19/0175 - 19/0185
Claims (2)
- 【請求項１】電源投入より少なくとも一定時間経過後に
第１の信号を発生する時限信号発生手段と、外部信号が
入力される入力ピンを介して外部と接続され、前記第１
の信号を受るまでは前記外部信号とは無関係に所定レベ
ルを出力し、前記第１の信号を受けてから最初の前記外
部信号の立上がりもしくは立ち下がりを検知した後、前
記外部信号に応答した出力を出力するバッファ手段とを
具備することを特徴とする半導体装置。 - 【請求項２】電源電圧が所定電圧を越えたときに第１の
信号を発生する信号発生手段と、外部信号が入力される
入力ピンを介して外部と接続され、前記第１の信号を受
るまでは前記外部信号とは無関係に所定レベルを出力
し、前記第１の信号を受けてから最初の前記外部信号の
立上がりもしくは立ち下がりを検知した後、前記外部信
号に応答した出力を出力するバッファ手段とを具備する
ことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11440692A JP3192751B2 (ja) | 1992-05-07 | 1992-05-07 | 半導体装置 |
| US08/056,408 US5402010A (en) | 1992-05-07 | 1993-05-04 | Semiconductor device including internal circuit having both states of active/precharge |
| KR1019930007635A KR970004747B1 (ko) | 1992-05-07 | 1993-05-04 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11440692A JP3192751B2 (ja) | 1992-05-07 | 1992-05-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05314762A JPH05314762A (ja) | 1993-11-26 |
| JP3192751B2 true JP3192751B2 (ja) | 2001-07-30 |
Family
ID=14636891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11440692A Expired - Fee Related JP3192751B2 (ja) | 1992-05-07 | 1992-05-07 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5402010A (ja) |
| JP (1) | JP3192751B2 (ja) |
| KR (1) | KR970004747B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729160A (en) * | 1994-07-20 | 1998-03-17 | Mosaid Technologies Incorporated | Self-timed circuit control device and method |
| US6812746B2 (en) * | 2002-11-12 | 2004-11-02 | Micron Technology, Inc. | Method and apparatus for amplifying a regulated differential signal to a higher voltage |
| JP2006004559A (ja) * | 2004-06-18 | 2006-01-05 | Elpida Memory Inc | 半導体記憶装置 |
| TWI326084B (en) * | 2005-09-13 | 2010-06-11 | Hynix Semiconductor Inc | Synchronous dynamic random access memory integrated circuit semiconductor memory with reset function and method of resetting a memory without powering down the memory |
| US7733731B2 (en) | 2007-03-05 | 2010-06-08 | Micron Technology, Inc. | Control of inputs to a memory device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4386281A (en) * | 1981-01-15 | 1983-05-31 | Mostek Corporation | Circuit for detecting loss of supply voltage |
| JPS6069895A (ja) * | 1983-09-22 | 1985-04-20 | Fujitsu Ltd | 半導体集積回路 |
| US4918663A (en) * | 1987-09-16 | 1990-04-17 | Motorola, Inc. | Latch-up control for a CMOS memory with a pumped well |
| JP2869791B2 (ja) * | 1988-08-31 | 1999-03-10 | 株式会社日立製作所 | 半導体集積回路装置およびそれを応用した電子装置 |
| US5159206A (en) * | 1990-07-31 | 1992-10-27 | Tsay Ching Yuh | Power up reset circuit |
| US5278460A (en) * | 1992-04-07 | 1994-01-11 | Micron Technology, Inc. | Voltage compensating CMOS input buffer |
-
1992
- 1992-05-07 JP JP11440692A patent/JP3192751B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-04 KR KR1019930007635A patent/KR970004747B1/ko not_active IP Right Cessation
- 1993-05-04 US US08/056,408 patent/US5402010A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5402010A (en) | 1995-03-28 |
| KR970004747B1 (ko) | 1997-04-03 |
| KR930024018A (ko) | 1993-12-21 |
| JPH05314762A (ja) | 1993-11-26 |
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