JP2568455B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2568455B2 JP2568455B2 JP2216550A JP21655090A JP2568455B2 JP 2568455 B2 JP2568455 B2 JP 2568455B2 JP 2216550 A JP2216550 A JP 2216550A JP 21655090 A JP21655090 A JP 21655090A JP 2568455 B2 JP2568455 B2 JP 2568455B2
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に、３つの外部
制御信号に基づいて指示されるテストモードを有する半
導体記憶装置に関する。
制御信号に基づいて指示されるテストモードを有する半
導体記憶装置に関する。
［従来の技術］ 近年の半導体記憶装置の大容量化に伴い、製造後の半
導体記憶装置におけるメモリセルアレイの機能テストが
より重要となってきた。しかしながら、このような機能
テストに要する時間は、メモリセルアレイに含まれるメ
モリセルの数の増大、すなわち、半導体記憶装置の容量
の増大に伴って増大する。このため、近年、大容量の半
導体記憶装置におけるこのような機能テストに要する時
間の増大が問題となってきた。そこで、このような機能
テストに要する時間を短縮するために、最近では、この
ような機能テストのための回路部（以下、テスト回路と
称す）を半導体記憶装置を構成する回路と同じチップ上
に設ける、いわゆるオンチップテスト回路方式が採用さ
れることが多い。たとえば、DRAM（ダイナミックランダ
ムアクセスメモリ）においてもこのようなオンチップテ
スト回路方式が多く用いられる。
導体記憶装置におけるメモリセルアレイの機能テストが
より重要となってきた。しかしながら、このような機能
テストに要する時間は、メモリセルアレイに含まれるメ
モリセルの数の増大、すなわち、半導体記憶装置の容量
の増大に伴って増大する。このため、近年、大容量の半
導体記憶装置におけるこのような機能テストに要する時
間の増大が問題となってきた。そこで、このような機能
テストに要する時間を短縮するために、最近では、この
ような機能テストのための回路部（以下、テスト回路と
称す）を半導体記憶装置を構成する回路と同じチップ上
に設ける、いわゆるオンチップテスト回路方式が採用さ
れることが多い。たとえば、DRAM（ダイナミックランダ
ムアクセスメモリ）においてもこのようなオンチップテ
スト回路方式が多く用いられる。
第８図は、オンチップテスト回路方式が採用されたDR
AMの全体構成を示すブロック図である。第８図を参照し
て、メモリセルアレイ１は、行および列方向にマトリク
ス状に配列されたメモリセル（図示せず）と、各行ごと
に１本ずつ設けられるワード線（図示せず）と、各列ご
とに１対ずつ設けられるビット線対（図示せず）とを含
む。メモリセルの各々は、対応する行のワード線および
対応する列のビット線対に接続される。ワード線の選択
はロウデコーダ２によって行なわれ、ビット線対の選択
はコラムデコーダ３によって行なわれる。ロウデコーダ
２におけるワード線選択およびコラムデコーダ３におけ
るビット線対選択は、それぞれ、アドレスバッファ４か
ら出力されるロウアドレス信号RA0〜RA9および、コラム
アドレス信号CA0〜CA9に応答して行なわれる。
AMの全体構成を示すブロック図である。第８図を参照し
て、メモリセルアレイ１は、行および列方向にマトリク
ス状に配列されたメモリセル（図示せず）と、各行ごと
に１本ずつ設けられるワード線（図示せず）と、各列ご
とに１対ずつ設けられるビット線対（図示せず）とを含
む。メモリセルの各々は、対応する行のワード線および
対応する列のビット線対に接続される。ワード線の選択
はロウデコーダ２によって行なわれ、ビット線対の選択
はコラムデコーダ３によって行なわれる。ロウデコーダ
２におけるワード線選択およびコラムデコーダ３におけ
るビット線対選択は、それぞれ、アドレスバッファ４か
ら出力されるロウアドレス信号RA0〜RA9および、コラム
アドレス信号CA0〜CA9に応答して行なわれる。
アドレスバッファ４は、▲▼入力回路10から出
力される内部ロウアドレスストローブ信号int▲
▼および▲▼入力回路12から出力される内部コラ
ムアドレスストローブ信号int▲▼に基づいて、
リフレシュカウンタ８から出力される内部アドレス信号
Q0〜Q9または外部アドレス信号A0〜A10のいずれかを取
込む。さらに、アドレスバッファ４は、取込んだアドレ
ス信号に応じたロウアドレス信号RA0〜RA10およびコラ
ムアドレス信号CA0〜CA10を出力する。通常のデータ読
出時およびデータ書込時には、アドレスバッファ４は外
部アドレス信号A0〜A10を取込む。メモリセルアレイ１
内のメモリセルの記憶データが消滅する前にメモリセル
にデータを再書込するリフレッシュ時には、アドレスバ
ッファ４はリフレッシュカウンタ８からの内部アドレス
信号Q0〜Q9を取込む。
力される内部ロウアドレスストローブ信号int▲
▼および▲▼入力回路12から出力される内部コラ
ムアドレスストローブ信号int▲▼に基づいて、
リフレシュカウンタ８から出力される内部アドレス信号
Q0〜Q9または外部アドレス信号A0〜A10のいずれかを取
込む。さらに、アドレスバッファ４は、取込んだアドレ
ス信号に応じたロウアドレス信号RA0〜RA10およびコラ
ムアドレス信号CA0〜CA10を出力する。通常のデータ読
出時およびデータ書込時には、アドレスバッファ４は外
部アドレス信号A0〜A10を取込む。メモリセルアレイ１
内のメモリセルの記憶データが消滅する前にメモリセル
にデータを再書込するリフレッシュ時には、アドレスバ
ッファ４はリフレッシュカウンタ８からの内部アドレス
信号Q0〜Q9を取込む。
リフレッシュコントローラ９は、▲▼入力回路
10からの内部ロウアドレスストローブ信号int▲
▼に基づいて、一定のタイミングで、リフレッシュカウ
ンタ８に内部アドレス信号の出力を指示する。リフレッ
シュカウンタ８は、リフレッシュコントローラ９からの
指示に応答して、記憶データをリフレッシュすべきメモ
リセルのアドレスを示す内部アドレス信号Q0〜Q9を発生
する。
10からの内部ロウアドレスストローブ信号int▲
▼に基づいて、一定のタイミングで、リフレッシュカウ
ンタ８に内部アドレス信号の出力を指示する。リフレッ
シュカウンタ８は、リフレッシュコントローラ９からの
指示に応答して、記憶データをリフレッシュすべきメモ
リセルのアドレスを示す内部アドレス信号Q0〜Q9を発生
する。
ロウデコーダ２は、アドレスバッファ４からのロウア
ドレス信号RA0〜RA9に基づくワード線選択を、▲
▼入力回路10からの内部ロウアドレスストローブ信号in
t▲▼に基づくタイミングで行なう。一方、コラ
ムデコーダ３は、アドレスバッファ４からのコラムアド
レス信号CA0〜CA9に基づくビット線対選択を、▲
▼入力回路12からの内部コラムアドレスストローブ信号
int▲▼に基づくタイミングで行なう。具体的に
は、コラムデコーダ３は、内部コラムアドレスストロー
ブ信号int▲▼に基づくタイミングで、メモリセ
ルアレイ１内のビット線対のうちコラムアドレス信号CA
0〜CA9に対応するビット線対のみを入力バッファ６ある
いは出力バッファ７に電気的に接続すべく、I/Oゲート
５を制御する。
ドレス信号RA0〜RA9に基づくワード線選択を、▲
▼入力回路10からの内部ロウアドレスストローブ信号in
t▲▼に基づくタイミングで行なう。一方、コラ
ムデコーダ３は、アドレスバッファ４からのコラムアド
レス信号CA0〜CA9に基づくビット線対選択を、▲
▼入力回路12からの内部コラムアドレスストローブ信号
int▲▼に基づくタイミングで行なう。具体的に
は、コラムデコーダ３は、内部コラムアドレスストロー
ブ信号int▲▼に基づくタイミングで、メモリセ
ルアレイ１内のビット線対のうちコラムアドレス信号CA
0〜CA9に対応するビット線対のみを入力バッファ６ある
いは出力バッファ７に電気的に接続すべく、I/Oゲート
５を制御する。
I/Oゲート５は、メモリセルアレイ１内のビット線対
を入力バッファ６および出力バッファ７に接続するため
に、ビット線対の各々に対応して設けられるトランスフ
ァゲート（図示せず）を含む。コラムデコーダ３は、I/
Oゲートに含まれるトランスファゲートのうちコラムア
ドレス信号CA0〜CA9が示すコラムアドレスのビット線対
に対応するトランスファゲートのみをON状態にすること
によって、ビット線対選択を行なう。
を入力バッファ６および出力バッファ７に接続するため
に、ビット線対の各々に対応して設けられるトランスフ
ァゲート（図示せず）を含む。コラムデコーダ３は、I/
Oゲートに含まれるトランスファゲートのうちコラムア
ドレス信号CA0〜CA9が示すコラムアドレスのビット線対
に対応するトランスファゲートのみをON状態にすること
によって、ビット線対選択を行なう。
センスアンプ15は、データ読出時に、メモリセルアレ
イ１内のビット線対の各々に現われるデータ（読出デー
タ）を増幅する。コラムデコーダ３のビット線対選択動
作によって、メモリセルアレイ１内のビット線対のうち
アドレス信号に対応するビット線対のみがI/Oゲート５
を介して出力バッファ７に接続される。したがって、メ
モリアレイ１内のビット線対のうち前記対応するビット
線対に現われた読出データのみがセンスアンプ15によっ
て増幅された後出力バッファ７を介してデータ出力端子
Doutに与えられる。
イ１内のビット線対の各々に現われるデータ（読出デー
タ）を増幅する。コラムデコーダ３のビット線対選択動
作によって、メモリセルアレイ１内のビット線対のうち
アドレス信号に対応するビット線対のみがI/Oゲート５
を介して出力バッファ７に接続される。したがって、メ
モリアレイ１内のビット線対のうち前記対応するビット
線対に現われた読出データのみがセンスアンプ15によっ
て増幅された後出力バッファ７を介してデータ出力端子
Doutに与えられる。
データ書込時には、データ入力端子Dinに与えられた
データが入力バッファ６を介してI/Oゲート５に与えら
れる。これによって、外部から与えられたデータがメモ
リアレイ１内のビット線対のうちコラムデコーダ３によ
って選択されたビット線対を介して選択されたメモリセ
ルに書込まれる。
データが入力バッファ６を介してI/Oゲート５に与えら
れる。これによって、外部から与えられたデータがメモ
リアレイ１内のビット線対のうちコラムデコーダ３によ
って選択されたビット線対を介して選択されたメモリセ
ルに書込まれる。
I/Oゲート５と入力バッファ６および出力バッファ７
との間で行なわれるデータの授受は、最大８ビット単位
で行なわれる。しかし、通常のデータ書込時およびデー
タ読出時においては、I/Oゲート５と入力バッファ６お
よび出力バッファ７との間におけるデータの授受が４ビ
ット単位で行なわれるように、I/Oコントローラ11が入
力バッファ６および出力バッファ７を制御する。I/Oコ
ントローラ11は、アドレスバッファ４から出力されるロ
ウアドレス信号RA0〜RA10およびコラムアドレス信号CA0
〜CA10のそれぞれにおける最上位ビットの信号RA10およ
びCA10ならびに▲▼入力回路13から出力される内部
ライトイネーブル信号int▲▼に基づいて、入力バ
ッファ６および出力バッファ７を制御する。具体的に
は、内部ライトイネーブル信号int▲▼が“H"レベ
ルであるデータ読出時においてI/Oコントローラ11は、
出力バッファ７が、I/Oゲート５から取込んだ４ビット
のデータのうち、ロウアドレス信号RA10およびコラムア
ドレス信号CA10によって指示されるアドレスに対応する
１つのビットのデータのみを出力するように、ロウアド
レス信号RA10およびコラムアドレス信号CA10に基づいて
出力バッファ７の動作を制御する。同様に、内部ライト
イネーブル信号int▲▼が“L"レベルであるデータ
書込時において、I/Oコントローラ11は、入力バッファ
６がデータ入力端子Dinから与えられるデータを取込ん
で、I/Oゲート５内のトランスファゲートのうち、ロウ
アドレス信号RA10およびコラムアドレス信号CA10が指示
するアドレスのビット線対に対応するトランスファゲー
トに与えるように、ロウアドレス信号RA10およびコラム
アドレス信号CA10に基づいて入力バッファ６の動作を制
御する。なお、リフレッシュ時には、出力バッファ７に
読出されたデータが書込データとして再度I/Oゲート５
に与えられる。リフレッシュ時にはアドレスバッファ４
がリフレッシュカウンタ８からの内部アドレス信号Q0〜
Q9を取込むので、内部アドレス信号Q0〜Q9が指示するア
ドレスのメモリセルの記憶データがリフレッシュされ
る。
との間で行なわれるデータの授受は、最大８ビット単位
で行なわれる。しかし、通常のデータ書込時およびデー
タ読出時においては、I/Oゲート５と入力バッファ６お
よび出力バッファ７との間におけるデータの授受が４ビ
ット単位で行なわれるように、I/Oコントローラ11が入
力バッファ６および出力バッファ７を制御する。I/Oコ
ントローラ11は、アドレスバッファ４から出力されるロ
ウアドレス信号RA0〜RA10およびコラムアドレス信号CA0
〜CA10のそれぞれにおける最上位ビットの信号RA10およ
びCA10ならびに▲▼入力回路13から出力される内部
ライトイネーブル信号int▲▼に基づいて、入力バ
ッファ６および出力バッファ７を制御する。具体的に
は、内部ライトイネーブル信号int▲▼が“H"レベ
ルであるデータ読出時においてI/Oコントローラ11は、
出力バッファ７が、I/Oゲート５から取込んだ４ビット
のデータのうち、ロウアドレス信号RA10およびコラムア
ドレス信号CA10によって指示されるアドレスに対応する
１つのビットのデータのみを出力するように、ロウアド
レス信号RA10およびコラムアドレス信号CA10に基づいて
出力バッファ７の動作を制御する。同様に、内部ライト
イネーブル信号int▲▼が“L"レベルであるデータ
書込時において、I/Oコントローラ11は、入力バッファ
６がデータ入力端子Dinから与えられるデータを取込ん
で、I/Oゲート５内のトランスファゲートのうち、ロウ
アドレス信号RA10およびコラムアドレス信号CA10が指示
するアドレスのビット線対に対応するトランスファゲー
トに与えるように、ロウアドレス信号RA10およびコラム
アドレス信号CA10に基づいて入力バッファ６の動作を制
御する。なお、リフレッシュ時には、出力バッファ７に
読出されたデータが書込データとして再度I/Oゲート５
に与えられる。リフレッシュ時にはアドレスバッファ４
がリフレッシュカウンタ８からの内部アドレス信号Q0〜
Q9を取込むので、内部アドレス信号Q0〜Q9が指示するア
ドレスのメモリセルの記憶データがリフレッシュされ
る。
メモリセルアレイ１内のメモリセルの機能テストを行
なうテストモードにおいては、I/Oゲート５と入力バッ
ファ６および出力バッファ７との間でのデータ授受は８
ビット単位で行なわれる。すなわち、テストモードにお
いて、コラムデコーダ3,入力バッファ6,および出力バッ
ファ７がテストモードコントローラ14からの“L"レベル
のテストイネーブル信号▲▼に応答して動作する。
具体的に説明すると、コラムデコーダ３はテストモード
コントローラ14から“L"レベルのテストイネーブル信号
▲▼を受けている期間、最下位ビットのコラムアド
レス信号CA0を無視し、上位ビットのコラムアドレス信
号CA1〜CA9のみをデコードしてビット線対選択を行な
う。この結果、コラムデコーダ３によって一度に選択さ
れるビット線対の数が通常のデータ読出時およびデータ
書込時の２倍になる。一方、入力バッファ６はテストモ
ードコントローラ14から“L"のテストイネーブル信号▲
▼を受けている期間、I/Oコントローラ11によって
制御されて、データ入力端子Dinに与えられるデータを
８ビットパラレルにI/Oゲート５に与える。同様に、出
力バッファ７は、テストモードコントローラ14から“L"
レベルのテストイネーブル信号▲▼を受けている期
間、I/Oコントローラ11によって制御されて、I/Oゲート
５からパラレルに与えられる８ビットのデータの一致，
不一致を検出し、その結果をデータ出力端子Doutに導出
する。したがって、テストモードにおいてコラムデコー
ダ３が選択した８対のビット線対に読出されたデータは
出力バッファ７を介して、８ビットデータがすべて一致
しているか否かの判定結果が外部に出力され、外部から
与えられた書込データは入力バッファ６を介して８ビッ
トパラレルに前記８対のビット線対に与えられる。メモ
リセルアレイの機能テストは、メモリセルアレイに含ま
れるすべてのメモリセルまたは一部のメモリセルに所定
のデータを書込んだ後このデータを書込んだメモリセル
からデータを読出して、読出されたデータが予め書込ん
だデータと一致するか否かを確認することによって行な
われる。したがって、テストモードにおいてコラムデコ
ーダ3,入力バッファ6,および出力バッファ７が前述のよ
うに動作することによって、自動的に８個のメモリセル
に対するテストが同時に行なわれる。つまり、テストモ
ードにおいて、メモリセルアレイ１内のメモリセルは自
動的に８個ずつテストされる。なお、テストのためにメ
モリセルアレイに書込むデータのパターン等はテストの
種類によって異なる。
なうテストモードにおいては、I/Oゲート５と入力バッ
ファ６および出力バッファ７との間でのデータ授受は８
ビット単位で行なわれる。すなわち、テストモードにお
いて、コラムデコーダ3,入力バッファ6,および出力バッ
ファ７がテストモードコントローラ14からの“L"レベル
のテストイネーブル信号▲▼に応答して動作する。
具体的に説明すると、コラムデコーダ３はテストモード
コントローラ14から“L"レベルのテストイネーブル信号
▲▼を受けている期間、最下位ビットのコラムアド
レス信号CA0を無視し、上位ビットのコラムアドレス信
号CA1〜CA9のみをデコードしてビット線対選択を行な
う。この結果、コラムデコーダ３によって一度に選択さ
れるビット線対の数が通常のデータ読出時およびデータ
書込時の２倍になる。一方、入力バッファ６はテストモ
ードコントローラ14から“L"のテストイネーブル信号▲
▼を受けている期間、I/Oコントローラ11によって
制御されて、データ入力端子Dinに与えられるデータを
８ビットパラレルにI/Oゲート５に与える。同様に、出
力バッファ７は、テストモードコントローラ14から“L"
レベルのテストイネーブル信号▲▼を受けている期
間、I/Oコントローラ11によって制御されて、I/Oゲート
５からパラレルに与えられる８ビットのデータの一致，
不一致を検出し、その結果をデータ出力端子Doutに導出
する。したがって、テストモードにおいてコラムデコー
ダ３が選択した８対のビット線対に読出されたデータは
出力バッファ７を介して、８ビットデータがすべて一致
しているか否かの判定結果が外部に出力され、外部から
与えられた書込データは入力バッファ６を介して８ビッ
トパラレルに前記８対のビット線対に与えられる。メモ
リセルアレイの機能テストは、メモリセルアレイに含ま
れるすべてのメモリセルまたは一部のメモリセルに所定
のデータを書込んだ後このデータを書込んだメモリセル
からデータを読出して、読出されたデータが予め書込ん
だデータと一致するか否かを確認することによって行な
われる。したがって、テストモードにおいてコラムデコ
ーダ3,入力バッファ6,および出力バッファ７が前述のよ
うに動作することによって、自動的に８個のメモリセル
に対するテストが同時に行なわれる。つまり、テストモ
ードにおいて、メモリセルアレイ１内のメモリセルは自
動的に８個ずつテストされる。なお、テストのためにメ
モリセルアレイに書込むデータのパターン等はテストの
種類によって異なる。
テストモードコントローラ14は、▲▼入力回路
10からの内部ロウアドレスストローブ信号int▲
▼，▲▼入力回路12からの内部コラムアドレスス
トローブ信号int▲▼，および▲▼入力回路1
3からの内部ライトイネーブル信号int▲▼に基づい
て、このDRAMをテストモードに設定したり、テストモー
ドから通常モードに戻したりするための回路である。
10からの内部ロウアドレスストローブ信号int▲
▼，▲▼入力回路12からの内部コラムアドレスス
トローブ信号int▲▼，および▲▼入力回路1
3からの内部ライトイネーブル信号int▲▼に基づい
て、このDRAMをテストモードに設定したり、テストモー
ドから通常モードに戻したりするための回路である。
次に、テストモードコントローラ14の具体的な動作に
ついて第９図および第10図を参照しながら説明する。第
９図は、テストモードコントローラ14がこのDRAMをテス
トモードに設定する場合の、内部ロウアドレスストロー
ブ信号int▲▼，内部コラムアドレスストローブ
信号int▲▼，および内部ライトイネーブル信号i
nt▲▼を示す波形図である。第10図は、テストモー
ドコントローラ14がこのDRAMをテストモードから通常モ
ードに戻す場合の、内部ロウアドレスストローブ信号in
t▲▼，内部コラムアドレスストローブ信号int▲
▼，および内部ライトイネーブル信号int▲
▼を示す波形図である。
ついて第９図および第10図を参照しながら説明する。第
９図は、テストモードコントローラ14がこのDRAMをテス
トモードに設定する場合の、内部ロウアドレスストロー
ブ信号int▲▼，内部コラムアドレスストローブ
信号int▲▼，および内部ライトイネーブル信号i
nt▲▼を示す波形図である。第10図は、テストモー
ドコントローラ14がこのDRAMをテストモードから通常モ
ードに戻す場合の、内部ロウアドレスストローブ信号in
t▲▼，内部コラムアドレスストローブ信号int▲
▼，および内部ライトイネーブル信号int▲
▼を示す波形図である。
第９図を参照して、テストモードコントローラ14は、
内部信号int▲▼（第９図（ａ））の立下り時刻t
1において、内部信号int▲▼（第９図（ｂ））お
よびint▲▼（第９図（ｃ））がともに“L"レベル
である場合に活性状態にする。活性状態となったテスト
モードコントローラ14は、テストイネーブル信号▲
▼（第９図（ｄ））を“L"レベルに立下げる。これによ
って、第８図におけるコラムデコーダ3,入力バッファ6,
および出力バッファ７が前述したようなテストのための
動作を行なう。
内部信号int▲▼（第９図（ａ））の立下り時刻t
1において、内部信号int▲▼（第９図（ｂ））お
よびint▲▼（第９図（ｃ））がともに“L"レベル
である場合に活性状態にする。活性状態となったテスト
モードコントローラ14は、テストイネーブル信号▲
▼（第９図（ｄ））を“L"レベルに立下げる。これによ
って、第８図におけるコラムデコーダ3,入力バッファ6,
および出力バッファ７が前述したようなテストのための
動作を行なう。
第10図を参照して、上記とは逆に内部信号int▲
▼（第10図（ａ））の立下り時刻t2において内部信号
int▲▼（第10図（ｂ））が“L"レベルであり、
かつ、内部信号int▲▼（第10図（ｃ））が“H"レ
ベルであることに応答してテストモードコントローラ14
は不活性状態となる。不活性状態となったテストモード
コントローラ14は、テストイネーブル信号▲▼（第
10図（ｄ））を“H"レベルに立上げる。これによって、
第８図のコラムデコーダ3,入力バッファ6,および出力バ
ッファ７に“L"レベルのテストイネーブル信号▲▼
が付与されなくなるので、コラムデコーダ3,入力バッフ
ァ6,および出力バッファ７は通常のデータ読出およびデ
ータ書込のための前述したような動作を行なう。
▼（第10図（ａ））の立下り時刻t2において内部信号
int▲▼（第10図（ｂ））が“L"レベルであり、
かつ、内部信号int▲▼（第10図（ｃ））が“H"レ
ベルであることに応答してテストモードコントローラ14
は不活性状態となる。不活性状態となったテストモード
コントローラ14は、テストイネーブル信号▲▼（第
10図（ｄ））を“H"レベルに立上げる。これによって、
第８図のコラムデコーダ3,入力バッファ6,および出力バ
ッファ７に“L"レベルのテストイネーブル信号▲▼
が付与されなくなるので、コラムデコーダ3,入力バッフ
ァ6,および出力バッファ７は通常のデータ読出およびデ
ータ書込のための前述したような動作を行なう。
▲▼入力回路10,▲▼入力回路12,▲
▼入力回路13はそれぞれ、外部制御信号である外部ロウ
アドレスストローブ信号▲▼，外部コラムアドレ
スストローブ信号▲▼，および外部ライトイネー
ブル信号▲▼をバッファリングして内部ロウアドレ
スストローブ信号int▲▼，内部コラムアドレス
ストローブ信号int▲▼，および内部ライトイネ
ーブル信号int▲▼として出力する。したがって、
内部信号int▲▼,int▲▼,int▲▼は
それぞれ、外部制御信号▲▼，▲▼，およ
び▲▼とほぼ同じ波形を示す。テストモードコント
ローラ14は上記のように動作するので、このDRAMをテス
トモードに設定するには、外部制御信号▲▼およ
び▲▼がともに“L"レベルである期間に外部制御信
号▲▼を“L"レベルに立下げればよい。逆に、DR
AMをテストモードから解除するには、外部制御信号CAS
が“L"レベルであり、かつ、外部制御信号▲▼が
“H"である期間に外部制御▲▼を“L"レベルに立
下げればよい。
▼入力回路13はそれぞれ、外部制御信号である外部ロウ
アドレスストローブ信号▲▼，外部コラムアドレ
スストローブ信号▲▼，および外部ライトイネー
ブル信号▲▼をバッファリングして内部ロウアドレ
スストローブ信号int▲▼，内部コラムアドレス
ストローブ信号int▲▼，および内部ライトイネ
ーブル信号int▲▼として出力する。したがって、
内部信号int▲▼,int▲▼,int▲▼は
それぞれ、外部制御信号▲▼，▲▼，およ
び▲▼とほぼ同じ波形を示す。テストモードコント
ローラ14は上記のように動作するので、このDRAMをテス
トモードに設定するには、外部制御信号▲▼およ
び▲▼がともに“L"レベルである期間に外部制御信
号▲▼を“L"レベルに立下げればよい。逆に、DR
AMをテストモードから解除するには、外部制御信号CAS
が“L"レベルであり、かつ、外部制御信号▲▼が
“H"である期間に外部制御▲▼を“L"レベルに立
下げればよい。
なお、第９図および第10図に示されるような、ロウア
ドレスストローブ信号▲▼を立下げてからコラム
アドレスストローブ信号▲▼立下げる制御信号タ
イミングは、リフレッシュ時にも用いられる。
ドレスストローブ信号▲▼を立下げてからコラム
アドレスストローブ信号▲▼立下げる制御信号タ
イミングは、リフレッシュ時にも用いられる。
再度第８図を参照して、パワーオンリセット回路18
は、外部電源（図示せず）から供給される電圧Vccを受
ける。パワーオンリセット回路18は、この電源電圧VCC
の立上り、すなわち、このDRAMへの電源投入に応答し
て、このDRAM内の所定の回路部に“H"レベルのワンショ
ットパルスを与える。このワンショットパルスが、パワ
ーオンリセット信号PORと呼ばれる。このパワーオンリ
セット信号PORによって、前記所定の回路部内の所定の
ノードの電位が初期状態において在るべきレベルに強制
される。これによって、前記所定の回路部が動作開始に
あたってリセット状態となる。パワーオンリセット信号
PORはたとえば▲▼入力回路10にも与えられる。
は、外部電源（図示せず）から供給される電圧Vccを受
ける。パワーオンリセット回路18は、この電源電圧VCC
の立上り、すなわち、このDRAMへの電源投入に応答し
て、このDRAM内の所定の回路部に“H"レベルのワンショ
ットパルスを与える。このワンショットパルスが、パワ
ーオンリセット信号PORと呼ばれる。このパワーオンリ
セット信号PORによって、前記所定の回路部内の所定の
ノードの電位が初期状態において在るべきレベルに強制
される。これによって、前記所定の回路部が動作開始に
あたってリセット状態となる。パワーオンリセット信号
PORはたとえば▲▼入力回路10にも与えられる。
第８図には、パワーオンリセット回路18の出力PORが
▲▼入力回路10にのみ与えられるように示されて
いるが、前記出力PORは実際には必要に応じて他の回路
部に与えられる。
▲▼入力回路10にのみ与えられるように示されて
いるが、前記出力PORは実際には必要に応じて他の回路
部に与えられる。
第11図は、▲▼入力回路10の内部構成を示す回
路図である。第11図を参照して、▲▼入力回路10
は、外部ロウアドレス信号▲▼を入力として受け
るインバータ20と、インバータ20の出力を入力として受
けるインバータ21とを含むバッファ回路である。インバ
ータ20は、外部ロウアドレスストローブ信号▲▼
をゲートに受けるＰチャネルMOSトランジスタQ1および
ＮチャネルMOSトランジスタQ2と、パワーオンリセット
信号PORをゲートに受けるＰチャネルMOSトランジスタQ3
およびＮチャネルMOSトランジスタQ4とを含む。トラン
ジスタQ1およびQ2は電源Vccと接地GNDとの間に直列に接
続される。トランジスタQ3はトランジスタQ1と電源Vcc
との間に設けられる。トランジスタQ4はトランジスタQ2
に並列に接続される。インバータ20の出力端はトランジ
スタQ1およびQ2の接続点N2である。インバータ21は、ノ
ードN2の電位をゲートに受けるＰチャネルMOSトランジ
スタQ5およびＮチャネルMOSトランジスタQ6を含む。ト
ランジスタQ5およびQ6は電源Vccと接地GNDとの間に直列
に接続される。インバータ21の出力端はトランジスタQ5
およびQ6の接続点N4である。この接続点N4の電位が内部
ロウアドレスストローブ信号int▲▼として所定
の回路部に与えられる。
路図である。第11図を参照して、▲▼入力回路10
は、外部ロウアドレス信号▲▼を入力として受け
るインバータ20と、インバータ20の出力を入力として受
けるインバータ21とを含むバッファ回路である。インバ
ータ20は、外部ロウアドレスストローブ信号▲▼
をゲートに受けるＰチャネルMOSトランジスタQ1および
ＮチャネルMOSトランジスタQ2と、パワーオンリセット
信号PORをゲートに受けるＰチャネルMOSトランジスタQ3
およびＮチャネルMOSトランジスタQ4とを含む。トラン
ジスタQ1およびQ2は電源Vccと接地GNDとの間に直列に接
続される。トランジスタQ3はトランジスタQ1と電源Vcc
との間に設けられる。トランジスタQ4はトランジスタQ2
に並列に接続される。インバータ20の出力端はトランジ
スタQ1およびQ2の接続点N2である。インバータ21は、ノ
ードN2の電位をゲートに受けるＰチャネルMOSトランジ
スタQ5およびＮチャネルMOSトランジスタQ6を含む。ト
ランジスタQ5およびQ6は電源Vccと接地GNDとの間に直列
に接続される。インバータ21の出力端はトランジスタQ5
およびQ6の接続点N4である。この接続点N4の電位が内部
ロウアドレスストローブ信号int▲▼として所定
の回路部に与えられる。
インバータ20の出力端N2の電位が“H"レベルであれ
ば、インバータ21においてトランジスタQ6がON状態とな
ることによってノードN4の電位が“L"レベルとなる。逆
に、ノードN2の電位が“L"レベルであれば、インバータ
21においてトランジスタQ5がON状態となることによっ
て、ノードN4の電位は“H"レベルとなる。
ば、インバータ21においてトランジスタQ6がON状態とな
ることによってノードN4の電位が“L"レベルとなる。逆
に、ノードN2の電位が“L"レベルであれば、インバータ
21においてトランジスタQ5がON状態となることによっ
て、ノードN4の電位は“H"レベルとなる。
一方、インバータ20においてトランスファゲートQ3が
ON状態であり、かつ、トランジスタQ4がOFF状態であれ
ば、トランジスタQ1のソースは電源Vccに電気的に接続
され、かつ、トランジスタQ4はノードN2の電位に影響を
与えない。したがって、この場合にはインバータ20の構
成はインバータ21の構成と、動作上、同一となる。つま
り、インバータ20の入力端N1に与えられた外部ロウアド
レスストローブ信号▲▼はトランジスタQ1および
Q2のスイッチング動作によって、レベル反転されてイン
バータ20の出力端N2に現われる。このため、第８図にお
けるパワーオンリセット回路18の出力PORが“L"レベル
であるとき、すなわち、この▲▼入力回路10にパ
ワーオンリセット信号が付与されない期間には、内部ロ
ウアドレスストローブ信号int▲▼は、外部ロウ
アドレスストローブ信号▲▼と同一の波形を示
す。しかし、インバータ20においてトランジスタQ3がOF
F状態であり、かつ、トランジスタQ4がON状態であれ
ば、ノードN2の電位はトランジスタQ1およびQ2の導通状
態にかかわらず、トランジスタQ4を介して与えられる接
地GNDの低電位によって“L"レベルとなる。したがっ
て、この場合には、この▲▼入力回路10の出力端
N4の電位は外部ロウアドレスストローブ信号▲▼
の電位レベルにかかわらず“H"レベルとなる。つまり、
この▲▼入力回路10にパワーオンリセット信号が
付与されている期間には、内部ロウアドレスストローブ
信号int▲▼は外部ロウアドレスストローブ信号
▲▼の電位レベルにかかわらず“H"レベルとな
る。すなわち、パワーオンリセット信号が▲▼入
力回路10に付与されている期間には、インバータ20が不
活性状態となることによって▲▼入力回路10のバ
ッファリング動作が不活性化される。
ON状態であり、かつ、トランジスタQ4がOFF状態であれ
ば、トランジスタQ1のソースは電源Vccに電気的に接続
され、かつ、トランジスタQ4はノードN2の電位に影響を
与えない。したがって、この場合にはインバータ20の構
成はインバータ21の構成と、動作上、同一となる。つま
り、インバータ20の入力端N1に与えられた外部ロウアド
レスストローブ信号▲▼はトランジスタQ1および
Q2のスイッチング動作によって、レベル反転されてイン
バータ20の出力端N2に現われる。このため、第８図にお
けるパワーオンリセット回路18の出力PORが“L"レベル
であるとき、すなわち、この▲▼入力回路10にパ
ワーオンリセット信号が付与されない期間には、内部ロ
ウアドレスストローブ信号int▲▼は、外部ロウ
アドレスストローブ信号▲▼と同一の波形を示
す。しかし、インバータ20においてトランジスタQ3がOF
F状態であり、かつ、トランジスタQ4がON状態であれ
ば、ノードN2の電位はトランジスタQ1およびQ2の導通状
態にかかわらず、トランジスタQ4を介して与えられる接
地GNDの低電位によって“L"レベルとなる。したがっ
て、この場合には、この▲▼入力回路10の出力端
N4の電位は外部ロウアドレスストローブ信号▲▼
の電位レベルにかかわらず“H"レベルとなる。つまり、
この▲▼入力回路10にパワーオンリセット信号が
付与されている期間には、内部ロウアドレスストローブ
信号int▲▼は外部ロウアドレスストローブ信号
▲▼の電位レベルにかかわらず“H"レベルとな
る。すなわち、パワーオンリセット信号が▲▼入
力回路10に付与されている期間には、インバータ20が不
活性状態となることによって▲▼入力回路10のバ
ッファリング動作が不活性化される。
▲▼入力回路10は、上記のように、パワーオン
リセット回路18の出力PORによって活性化／不活性化さ
れるように構成される。したがって、電源投入時にパワ
ーオンリセット回路18から“H"レベルのパワーオンリセ
ット信号が出力されることによって、内部ロウアドレス
ストローブ信号int▲▼が電源投入後一旦所定レ
ベル“H"に強制される。そして、その後、所定の回路部
が外部アドレスストローブ信号▲▼によって制御
されるように、内部ロウアドレスストローブ信号int▲
▼は外部ロウアドレスストローブ信号▲▼
の電位変化に追従した電位変化を示す。これは、第８図
においてロウデコーダ2,アドレスバッファ4,およびリフ
レッシュコントローラ９のような外部ロウアドレススト
ローブ信号▲▼によって制御されるべき回路部の
状態を初期状態においてあるべき状態に強制するためで
ある。すなわち、電源投入時に内部ロウアドレスストロ
ーブ信号int▲▼が“H"レベルとなることによっ
て、これらの回路部の各々において内部ロウアドレスス
トローブ信号int▲▼を受けるノードの電位がそ
の回路部を初期状態に設定できる電位に強制される。第
８図の入力回路を10,12,13などのように、外部信号をバ
ッファリングするためのバッファ回路には、出力電位の
“H"レベルから“L"レベルへの切り換わり点に対応する
入力電位がCMOSインバータのしきい値電圧よりも若干低
く設定され、出力電位の“L"レベルから“H"レベルへの
切り換わり点に対応する入力電位がCMOSインバータのし
きい値電圧に設定された回路が用いられることもある。
このような回路は、一般に、第11図において、インバー
タ21の入力端と電源Vccとの間に接続され、かつ、イン
バータ21の出力電位をゲートに受ける、サイズの小さい
ＰチャネルMOSトランジスタが付加されることによって
実現される。
リセット回路18の出力PORによって活性化／不活性化さ
れるように構成される。したがって、電源投入時にパワ
ーオンリセット回路18から“H"レベルのパワーオンリセ
ット信号が出力されることによって、内部ロウアドレス
ストローブ信号int▲▼が電源投入後一旦所定レ
ベル“H"に強制される。そして、その後、所定の回路部
が外部アドレスストローブ信号▲▼によって制御
されるように、内部ロウアドレスストローブ信号int▲
▼は外部ロウアドレスストローブ信号▲▼
の電位変化に追従した電位変化を示す。これは、第８図
においてロウデコーダ2,アドレスバッファ4,およびリフ
レッシュコントローラ９のような外部ロウアドレススト
ローブ信号▲▼によって制御されるべき回路部の
状態を初期状態においてあるべき状態に強制するためで
ある。すなわち、電源投入時に内部ロウアドレスストロ
ーブ信号int▲▼が“H"レベルとなることによっ
て、これらの回路部の各々において内部ロウアドレスス
トローブ信号int▲▼を受けるノードの電位がそ
の回路部を初期状態に設定できる電位に強制される。第
８図の入力回路を10,12,13などのように、外部信号をバ
ッファリングするためのバッファ回路には、出力電位の
“H"レベルから“L"レベルへの切り換わり点に対応する
入力電位がCMOSインバータのしきい値電圧よりも若干低
く設定され、出力電位の“L"レベルから“H"レベルへの
切り換わり点に対応する入力電位がCMOSインバータのし
きい値電圧に設定された回路が用いられることもある。
このような回路は、一般に、第11図において、インバー
タ21の入力端と電源Vccとの間に接続され、かつ、イン
バータ21の出力電位をゲートに受ける、サイズの小さい
ＰチャネルMOSトランジスタが付加されることによって
実現される。
このように、出力電位の“H"レベルから“L"レベルへ
の切り換わり点に対応する入力電位と、出力電位の“L"
レベルから“H"レベルへの切り換わる点に対応する入力
電位とが異なるバッファ回路を、以下の説明において、
ヒステリシスバッファとも呼ぶ。上記のように、これら
２つの入力電位（しきい値電圧）間の差が小さいバッフ
ァ回路、すなわち、入力電位を上昇させていったときの
出力電位のヒステリシスと、入力電位を下降させていっ
たときの出力電位のヒステリシスとの差が小さいヒステ
リシスバッファが、しばしば、従来の入力回路10,12,13
などに用いられた。
の切り換わり点に対応する入力電位と、出力電位の“L"
レベルから“H"レベルへの切り換わる点に対応する入力
電位とが異なるバッファ回路を、以下の説明において、
ヒステリシスバッファとも呼ぶ。上記のように、これら
２つの入力電位（しきい値電圧）間の差が小さいバッフ
ァ回路、すなわち、入力電位を上昇させていったときの
出力電位のヒステリシスと、入力電位を下降させていっ
たときの出力電位のヒステリシスとの差が小さいヒステ
リシスバッファが、しばしば、従来の入力回路10,12,13
などに用いられた。
また、パワーオンリセット回路18の出力によるローデ
コーダ2,アドレスバッファ4,リフレッシュコントローラ
９等のリセットは、パワーオンリセット回路18の出力PO
Rが▲▼入力回路10ではなく、▲▼入力回
路10の後段の回路、すなわち、リセットされるべき回路
（ローデコーダ2,アドレスバッファ4,リフレッシュコン
トローラ９など）の前段にあり、かつ、これらにより近
い回路に入力されることによって実現される場合もあ
る。
コーダ2,アドレスバッファ4,リフレッシュコントローラ
９等のリセットは、パワーオンリセット回路18の出力PO
Rが▲▼入力回路10ではなく、▲▼入力回
路10の後段の回路、すなわち、リセットされるべき回路
（ローデコーダ2,アドレスバッファ4,リフレッシュコン
トローラ９など）の前段にあり、かつ、これらにより近
い回路に入力されることによって実現される場合もあ
る。
［発明が解決しようとする課題］ 以上のように、テスト回路を同一チップ上に有する従
来のDRAMにおいて、テストモードを指示するための回路
部（第８図におけるテストモードコントローラ14）は、
外部信号▲▼，▲▼，および▲▼をそ
れぞれバッファリングして得られる内部信号int▲
▼,int▲▼，およびint▲▼に基づいて動
作する。ところが、外部信号▲▼をバッファリン
グするための回路部（第８図における▲▼入力回
路10）の構成（第12図参照）上、テストモードを指示す
るための回路部が電源投入時に誤動作する場合があっ
た。この現象について第12図ないし第14図を参照しなが
ら以下に具体的に説明する。第12図ないし第14図は、こ
のような現象が生じる原因を説明するための波形図であ
る。
来のDRAMにおいて、テストモードを指示するための回路
部（第８図におけるテストモードコントローラ14）は、
外部信号▲▼，▲▼，および▲▼をそ
れぞれバッファリングして得られる内部信号int▲
▼,int▲▼，およびint▲▼に基づいて動
作する。ところが、外部信号▲▼をバッファリン
グするための回路部（第８図における▲▼入力回
路10）の構成（第12図参照）上、テストモードを指示す
るための回路部が電源投入時に誤動作する場合があっ
た。この現象について第12図ないし第14図を参照しなが
ら以下に具体的に説明する。第12図ないし第14図は、こ
のような現象が生じる原因を説明するための波形図であ
る。
第８図を参照して、▲▼入力回路10がパワーオ
ンリセット回路18の出力PORによって制御される場合を
想定する。この場合、第12図を参照して、電源投入に応
答して電源電圧Vcc（第12（ａ））が立上ると、これに
伴ってパワーオンリセット回路18の出力POR（第12図
（ｂ））が一定期間“H"レベルとなる。パワーオンリセ
ット回路18の出力PORが“H"レベルである期間、すなわ
ち、▲▼入力回路10にパワーオンリセット信号が
与えられている期間、▲▼入力回路10の出力int
▲▼（第12図（ｄ））は外部ロウアドレスストロ
ーブ信号▲▼（第12図（ｃ））にかかわらず“H"
レベルとなる。
ンリセット回路18の出力PORによって制御される場合を
想定する。この場合、第12図を参照して、電源投入に応
答して電源電圧Vcc（第12（ａ））が立上ると、これに
伴ってパワーオンリセット回路18の出力POR（第12図
（ｂ））が一定期間“H"レベルとなる。パワーオンリセ
ット回路18の出力PORが“H"レベルである期間、すなわ
ち、▲▼入力回路10にパワーオンリセット信号が
与えられている期間、▲▼入力回路10の出力int
▲▼（第12図（ｄ））は外部ロウアドレスストロ
ーブ信号▲▼（第12図（ｃ））にかかわらず“H"
レベルとなる。
一方、テストモードコントローラ14を制御する３つの
外部制御信号▲▼，▲▼，および▲▼
はいずれも、電源投入後のパワーオンリセット信号によ
って所定の回路部が初期状態に設定された後、“H"レベ
ルに立上げられる。つまり、外部制御信号▲▼，
▲▼，および▲▼はいずれもローアクティブ
な信号であるため、一旦“H"レベルに立上げられた後所
定のタイミングで“L"レベルに立下げたり“H"レベルに
立上げたりされて、所定の回路部を制御する。このた
め、外部制御信号▲▼，▲▼，および▲
▼はそれぞれ、第12図（ｃ），第12図（ｅ）および第
12図（ｆ）に示されるように、パワーオンリセット回路
18の出力PORが“H"レベルである期間を含む期間いずれ
も“L"レベルである。一方、▲▼入力回路12およ
び▲▼入力回路13はパワーオンリセット信号を受け
ずに、電源投入後外部制御信号▲▼および▲
▼をバッファリングして出力する。このため、内部コラ
ムアドレスストローブ信号int▲▼および内部ラ
イトイネーブル信号int▲▼は、それぞれパワーオ
ンリセット回路18の出力PORの電位レベルにかかわら
ず、外部信号▲▼および▲▼とほぼ同一の波
形を示す。したがって、内部ロウアドレスストローブ信
号int▲▼の立下り時刻t3において内部コラムア
ドレスストローブ信号int▲▼および内部ライト
イネーブル信号int▲▼はいずれも“L"レベルにあ
る。前述したように、テストモードコントローラ14は、
内部信号int▲▼およびint▲▼がいずれも
“L"であるときに内部信号int▲▼が“L"に立下
がったことに応答して、テストモードを指示する“L"レ
ベルのテストイネーブル信号▲▼を出力する。それ
ゆえに、パワーオンリセット回路18の出力PORの立下り
に応答した内部信号int▲▼の立下りによって、
第８図のDRAMはテストモードに設定される。つまり、従
来のDRAMによれば、データ読出やデータ書込のための回
路動作を実現するための外部制御信号▲▼，▲
▼，および▲▼がDRAMに与えられる前に、この
DRAMはテストモードに設定される。DRAMは一旦テストモ
ードに入ると、たとえば内部信号▲▼が“L"であ
り、かつ、内部信号▲▼が“H"レベルであるときに
内部信号▲▼が立ち下がることによって始まるリ
フレッシュサイクルに入り、テストモードコントローラ
14の出力▲▼が“H"レベルとならない限り通常モー
ドに戻らない。このため、電源投入後、外部信号▲
▼，▲▼，および▲▼を所定のタイミング
で立下げて通常のデータ読出または通常データ書込を行
なおうとしても、DRAMはテストモードに設定されている
ので、与えられる外部アドレス信号や書込データなどを
正常に受付ず誤動作する。
外部制御信号▲▼，▲▼，および▲▼
はいずれも、電源投入後のパワーオンリセット信号によ
って所定の回路部が初期状態に設定された後、“H"レベ
ルに立上げられる。つまり、外部制御信号▲▼，
▲▼，および▲▼はいずれもローアクティブ
な信号であるため、一旦“H"レベルに立上げられた後所
定のタイミングで“L"レベルに立下げたり“H"レベルに
立上げたりされて、所定の回路部を制御する。このた
め、外部制御信号▲▼，▲▼，および▲
▼はそれぞれ、第12図（ｃ），第12図（ｅ）および第
12図（ｆ）に示されるように、パワーオンリセット回路
18の出力PORが“H"レベルである期間を含む期間いずれ
も“L"レベルである。一方、▲▼入力回路12およ
び▲▼入力回路13はパワーオンリセット信号を受け
ずに、電源投入後外部制御信号▲▼および▲
▼をバッファリングして出力する。このため、内部コラ
ムアドレスストローブ信号int▲▼および内部ラ
イトイネーブル信号int▲▼は、それぞれパワーオ
ンリセット回路18の出力PORの電位レベルにかかわら
ず、外部信号▲▼および▲▼とほぼ同一の波
形を示す。したがって、内部ロウアドレスストローブ信
号int▲▼の立下り時刻t3において内部コラムア
ドレスストローブ信号int▲▼および内部ライト
イネーブル信号int▲▼はいずれも“L"レベルにあ
る。前述したように、テストモードコントローラ14は、
内部信号int▲▼およびint▲▼がいずれも
“L"であるときに内部信号int▲▼が“L"に立下
がったことに応答して、テストモードを指示する“L"レ
ベルのテストイネーブル信号▲▼を出力する。それ
ゆえに、パワーオンリセット回路18の出力PORの立下り
に応答した内部信号int▲▼の立下りによって、
第８図のDRAMはテストモードに設定される。つまり、従
来のDRAMによれば、データ読出やデータ書込のための回
路動作を実現するための外部制御信号▲▼，▲
▼，および▲▼がDRAMに与えられる前に、この
DRAMはテストモードに設定される。DRAMは一旦テストモ
ードに入ると、たとえば内部信号▲▼が“L"であ
り、かつ、内部信号▲▼が“H"レベルであるときに
内部信号▲▼が立ち下がることによって始まるリ
フレッシュサイクルに入り、テストモードコントローラ
14の出力▲▼が“H"レベルとならない限り通常モー
ドに戻らない。このため、電源投入後、外部信号▲
▼，▲▼，および▲▼を所定のタイミング
で立下げて通常のデータ読出または通常データ書込を行
なおうとしても、DRAMはテストモードに設定されている
ので、与えられる外部アドレス信号や書込データなどを
正常に受付ず誤動作する。
このような問題を回避するために、従来、通常のデー
タ読出または通常のデータ書込のための外部信号▲
▼，▲▼，および▲▼に先だって試験的な
外部信号▲▼，▲▼，および▲▼がDR
AMに付与される期間、いわゆるダミーサイクル内に、外
部信号▲▼を必ず一旦立下げる必要があった。つ
まり、ダミーサイクル内に、内部信号int▲▼お
よびint▲▼がそれぞれ“L"レベルおよび“H"レベ
ルであるときに内部信号int▲▼が立下がる時刻
を作ることによって、初期状態においてDRAMを確実に通
常モードに設定する。
タ読出または通常のデータ書込のための外部信号▲
▼，▲▼，および▲▼に先だって試験的な
外部信号▲▼，▲▼，および▲▼がDR
AMに付与される期間、いわゆるダミーサイクル内に、外
部信号▲▼を必ず一旦立下げる必要があった。つ
まり、ダミーサイクル内に、内部信号int▲▼お
よびint▲▼がそれぞれ“L"レベルおよび“H"レベ
ルであるときに内部信号int▲▼が立下がる時刻
を作ることによって、初期状態においてDRAMを確実に通
常モードに設定する。
さて、DRAMが電源投入後誤って自動的にテストモード
に入るという現象は、上記のようなパワーオンリセット
信号の立下り時だけでなく外部ロウアドレスストローブ
信号▲▼が電源投入後最初の立上げられる際にも
生じることがある。
に入るという現象は、上記のようなパワーオンリセット
信号の立下り時だけでなく外部ロウアドレスストローブ
信号▲▼が電源投入後最初の立上げられる際にも
生じることがある。
たとえば、外部ロウアドレスストローブ信号▲
▼によて駆動されるべき総負荷量が大きいなどの原因に
よって、外部ロウアドレスストローブ信号▲▼が
電源投入後最初に立上げられる際、その立上り速度が遅
い場合を想定する。第13図を参照して、電源投入に応答
して電源電圧VCC（第13図（ａ））が立上った後、外部
ロウアドレスストローブ信号▲▼が第13図（ｂ）
に示されるようにゆっくりと立上った場合、第８図の▲
▼入力回路10の出力int▲▼は第13図
（ｃ）に示されるように、外部ロウアドレスストローブ
信号▲▼が立上り始めてからある時間Ｔだけ遅れ
て立上る。電源投入後パワーオンリセット回路18からワ
ンショットパルスが出力された後外部ロウアドレススト
ローブ信号▲▼は立上げられるので、▲▼
入力回路10の出力信号int▲▼の電位は外部ロウ
アドレスストローブ信号▲▼の電位上昇に追従し
て上昇するはずである。しかしながら、▲▼入力
回路10は第11図に示されるように、外部ロウアドレスス
トローブ信号▲▼を反転するインバータ20を含
む。したがて、第11図を参照して、ノードN4に現われる
内部ロウアドレスストローブ信号int▲▼の電位
の論理レベルとノードN1に与えられる外部ロウアドレス
ストローブ信号▲▼の電位の論理レベルとが等し
くなるには、ノードN2の電位が外部ロウアドレスストロ
ーブ信号▲▼の電位と反対の論理レベルとなる必
要がある。すなわち、外部ロウアドレスストローブ信号
▲▼の電位がインバータ20のしきい値電圧V1を超
える必要がある。CMOSインバータのしきい値電圧は、通
常、それが接続される低電位源および高電位源の電位の
中間に設定される。したがって、インバータ20のしきい
値電圧V1は、電源電圧Vcc（“H"レベル）と接地GNDの電
位（“L"レベル）のほぼ中間（Vcc/2）である。
▼によて駆動されるべき総負荷量が大きいなどの原因に
よって、外部ロウアドレスストローブ信号▲▼が
電源投入後最初に立上げられる際、その立上り速度が遅
い場合を想定する。第13図を参照して、電源投入に応答
して電源電圧VCC（第13図（ａ））が立上った後、外部
ロウアドレスストローブ信号▲▼が第13図（ｂ）
に示されるようにゆっくりと立上った場合、第８図の▲
▼入力回路10の出力int▲▼は第13図
（ｃ）に示されるように、外部ロウアドレスストローブ
信号▲▼が立上り始めてからある時間Ｔだけ遅れ
て立上る。電源投入後パワーオンリセット回路18からワ
ンショットパルスが出力された後外部ロウアドレススト
ローブ信号▲▼は立上げられるので、▲▼
入力回路10の出力信号int▲▼の電位は外部ロウ
アドレスストローブ信号▲▼の電位上昇に追従し
て上昇するはずである。しかしながら、▲▼入力
回路10は第11図に示されるように、外部ロウアドレスス
トローブ信号▲▼を反転するインバータ20を含
む。したがて、第11図を参照して、ノードN4に現われる
内部ロウアドレスストローブ信号int▲▼の電位
の論理レベルとノードN1に与えられる外部ロウアドレス
ストローブ信号▲▼の電位の論理レベルとが等し
くなるには、ノードN2の電位が外部ロウアドレスストロ
ーブ信号▲▼の電位と反対の論理レベルとなる必
要がある。すなわち、外部ロウアドレスストローブ信号
▲▼の電位がインバータ20のしきい値電圧V1を超
える必要がある。CMOSインバータのしきい値電圧は、通
常、それが接続される低電位源および高電位源の電位の
中間に設定される。したがって、インバータ20のしきい
値電圧V1は、電源電圧Vcc（“H"レベル）と接地GNDの電
位（“L"レベル）のほぼ中間（Vcc/2）である。
ここで、第11図に加えて第13図も参照して、外部信号
▲▼の立上り速度が遅いと、第11図においてノー
ドN1の電位がインバータ20のしきい値電圧V1以上になる
のに要する時間が長くなる。このため、内部ロウアドレ
スストローブ信号int▲▼は、外部ロウアドレス
ストローブ信号▲▼の電位が接地電位からインバ
ータ20のしきい値電圧V1になるまでの期間分だけ、外部
ロウアドレスストローブ信号▲▼に遅れて立上
る。
▲▼の立上り速度が遅いと、第11図においてノー
ドN1の電位がインバータ20のしきい値電圧V1以上になる
のに要する時間が長くなる。このため、内部ロウアドレ
スストローブ信号int▲▼は、外部ロウアドレス
ストローブ信号▲▼の電位が接地電位からインバ
ータ20のしきい値電圧V1になるまでの期間分だけ、外部
ロウアドレスストローブ信号▲▼に遅れて立上
る。
このように、インバータ20が活性状態にある場合の▲
▼入力回路10の出力信号int▲▼の電位の
論理レベルは、外部信号▲▼の電位がインバータ
20のしきい値電圧V1以上であるときにのみ“L"レベルと
なる。このため、電源投入後外部信号▲▼が、第
14図（ｂ）に示されるように、ゆっくりと立上るととも
にインバータ20のしきい値電圧V1付近にノイズを含む場
合、次のような問題が発生する。
▼入力回路10の出力信号int▲▼の電位の
論理レベルは、外部信号▲▼の電位がインバータ
20のしきい値電圧V1以上であるときにのみ“L"レベルと
なる。このため、電源投入後外部信号▲▼が、第
14図（ｂ）に示されるように、ゆっくりと立上るととも
にインバータ20のしきい値電圧V1付近にノイズを含む場
合、次のような問題が発生する。
ノイズによって、外部信号▲▼の電位が完全に
“H"レベルに立上る前に、一旦インバータ20のしきい値
電圧V1よりも高くなった後、再び前記しきい値電圧V1よ
りも低くなる場合を想定する（第14図（ｂ）参照）。こ
のような場合、外部信号▲▼は、前記しきい値電
圧V1以上であるときに▲▼入力回路10において
“H"レベルとして扱われ、前記しきい値電圧V1以下であ
るときには▲▼入力回路10において“L"レベルと
して扱われる。したがって、内部信号int▲▼の
電位は第14図（ｃ）に示されるように、外部信号▲
▼が前記しきい値電圧V1を超える期間T1において“H"
レベルとなり、その後外部信号▲▼が前記しきい
値電圧V1以下に戻ると“L"レベルに立下る。そして、そ
の後外部信号▲▼がノイズによる変動にかかわら
ず前記しきい値電圧V1以上となると、内部信号int▲
▼は再び“H"レベルとなる。このように、外部信号
▲▼の前記しきい値電圧V1付近にノイズが含まれ
ると、このノイズによって内部信号int▲▼の偽
の立上りエッジおよび立下りエッジが現われる。
“H"レベルに立上る前に、一旦インバータ20のしきい値
電圧V1よりも高くなった後、再び前記しきい値電圧V1よ
りも低くなる場合を想定する（第14図（ｂ）参照）。こ
のような場合、外部信号▲▼は、前記しきい値電
圧V1以上であるときに▲▼入力回路10において
“H"レベルとして扱われ、前記しきい値電圧V1以下であ
るときには▲▼入力回路10において“L"レベルと
して扱われる。したがって、内部信号int▲▼の
電位は第14図（ｃ）に示されるように、外部信号▲
▼が前記しきい値電圧V1を超える期間T1において“H"
レベルとなり、その後外部信号▲▼が前記しきい
値電圧V1以下に戻ると“L"レベルに立下る。そして、そ
の後外部信号▲▼がノイズによる変動にかかわら
ず前記しきい値電圧V1以上となると、内部信号int▲
▼は再び“H"レベルとなる。このように、外部信号
▲▼の前記しきい値電圧V1付近にノイズが含まれ
ると、このノイズによって内部信号int▲▼の偽
の立上りエッジおよび立下りエッジが現われる。
一方、外部信号の立上りが遅いと、電源投入によって
電源電圧Vcc（第14図（ａ））が立上った後、外部ロウ
アドレスストローブ信号▲▼が外部コラムアドレ
スストローブ信号▲▼および外部ライトイネーブ
ル信号▲▼よりも先に立上げられた場合、外部ロウ
アドレスストローブ信号▲▼が完全に“H"レベル
まで立上っていない期間において内部コラムアドレスス
トローブ信号int▲▼（第14図（ｄ））および内
部ライトイネーブル信号int▲▼（第14図（ｅ））
がともに“L"レベルとなることがある。このような場
合、内部ロウアドレスストローブ信号int▲▼が
前記ノイズによって立下った時刻t4において内部コラム
アドレスストローブ信号int▲▼および内部ライ
トイネーブル信号int▲▼はいずれも“L"レベルに
ある。したがって、前記ノイズによる内部信号▲
▼の立下りに応答して、第８図のテストモードコントロ
ーラ14は“L"レベルのテストイネーブル信号▲▼を
出力する。この結果、第８図のDRAMは外部信号▲
▼，▲▼，および▲▼がDRAMを実際に動作さ
せるために一旦“H"レベルに立上げられる前に、テスト
モードとなる。
電源電圧Vcc（第14図（ａ））が立上った後、外部ロウ
アドレスストローブ信号▲▼が外部コラムアドレ
スストローブ信号▲▼および外部ライトイネーブ
ル信号▲▼よりも先に立上げられた場合、外部ロウ
アドレスストローブ信号▲▼が完全に“H"レベル
まで立上っていない期間において内部コラムアドレスス
トローブ信号int▲▼（第14図（ｄ））および内
部ライトイネーブル信号int▲▼（第14図（ｅ））
がともに“L"レベルとなることがある。このような場
合、内部ロウアドレスストローブ信号int▲▼が
前記ノイズによって立下った時刻t4において内部コラム
アドレスストローブ信号int▲▼および内部ライ
トイネーブル信号int▲▼はいずれも“L"レベルに
ある。したがって、前記ノイズによる内部信号▲
▼の立下りに応答して、第８図のテストモードコントロ
ーラ14は“L"レベルのテストイネーブル信号▲▼を
出力する。この結果、第８図のDRAMは外部信号▲
▼，▲▼，および▲▼がDRAMを実際に動作さ
せるために一旦“H"レベルに立上げられる前に、テスト
モードとなる。
なお、第13図および第14図において、内部信号▲
▼がパワーオンリセット信号によって電源投入直後に
“H"レベルとなる期間は省略されている。パワーオンリ
セット回路18の出力が▲▼入力回路10の後段の回
路に入力されれば、▲▼入力回路10は上述の２つ
の問題のうちパワーオンリセット回路18の出力PORに起
因する問題を発生させない。しかしながら、このような
場合に▲▼入力回路10として前述のようなヒステ
リシスバッファが用いられると次のような問題が生じ
る。
▼がパワーオンリセット信号によって電源投入直後に
“H"レベルとなる期間は省略されている。パワーオンリ
セット回路18の出力が▲▼入力回路10の後段の回
路に入力されれば、▲▼入力回路10は上述の２つ
の問題のうちパワーオンリセット回路18の出力PORに起
因する問題を発生させない。しかしながら、このような
場合に▲▼入力回路10として前述のようなヒステ
リシスバッファが用いられると次のような問題が生じ
る。
すなわち、内部ローアドレスストローブ信号int▲
▼の電位は、外部ローアドレスストローブ信号▲
▼の電位がCMOSインバータのしきい値電圧（Vcc/
2）よりも低い所定の電位以下とならない限り“H"レベ
ルから“L"レベルに切り換わらない。このため、▲
▼入力回路10の動作マージンが低下する。さらに、内
部ローアドレスストローブ信号int▲▼の電位変
化が外部ローアドレスストローブ信号▲▼のそれ
よりも遅いことは、外部ローアドレスストローブ信号▲
▼によって制御されるべきローデコーダ2,アドレ
スバッファ4,リフレッシュコントローラ９等の回路の、
データ書き込みおよびデータ読み出しのための動作の開
始が遅れることを意味する。したがって、▲▼入
力回路10に、ヒステリシスバッファが用いられると、こ
の半導体記憶装置のアクセスタイムが増大するという問
題も生じる。
▼の電位は、外部ローアドレスストローブ信号▲
▼の電位がCMOSインバータのしきい値電圧（Vcc/
2）よりも低い所定の電位以下とならない限り“H"レベ
ルから“L"レベルに切り換わらない。このため、▲
▼入力回路10の動作マージンが低下する。さらに、内
部ローアドレスストローブ信号int▲▼の電位変
化が外部ローアドレスストローブ信号▲▼のそれ
よりも遅いことは、外部ローアドレスストローブ信号▲
▼によって制御されるべきローデコーダ2,アドレ
スバッファ4,リフレッシュコントローラ９等の回路の、
データ書き込みおよびデータ読み出しのための動作の開
始が遅れることを意味する。したがって、▲▼入
力回路10に、ヒステリシスバッファが用いられると、こ
の半導体記憶装置のアクセスタイムが増大するという問
題も生じる。
本発明の目的は、上記のような問題を解決し、電源投
入後、外部制御信号によってテストモードが指示されな
いにもかかわらず誤ってテストモードとなることのない
半導体記憶装置をそのアクセスタイムの増大を伴うこと
なく提供することである。
入後、外部制御信号によってテストモードが指示されな
いにもかかわらず誤ってテストモードとなることのない
半導体記憶装置をそのアクセスタイムの増大を伴うこと
なく提供することである。
［課題を解決するための手段］ 本発明に係る半導体記憶装置は、メモリセルアレイ
と、テストモード指示手段と、パワーオンリセット手段
と、第１のバッファ手段と、第２のバッファ手段とを備
えている。テストモード指示手段は、メモリセルアレイ
のテストモードの開始および終了を制御するためのテス
トモード信号を出力する。パワーオンリセット手段は、
電源投入に応答して、リセット信号を出力する。第１の
バッファ手段は、電源電位ノードと、外部制御信号が入
力される第１の入力ノードと、パワーオンリセット手段
からリセット信号を受ける制御ノードと、第１の出力ノ
ードとを有し、リセット信号を制御ノードに受けたこと
に応じて一定期間初期化され、さらにその後第１の入力
ノードに入力された外部制御信号をバッファリングして
第１の出力ノードに出力する。第２のバッファ手段は、
電源電位ノードと、外部制御信号が入力される第２の入
力ノードと、第２の出力ノードとを有し、外部制御信号
をバッファリングして、テストモード指示手段によるテ
ストモード信号の出力を制御するための内部制御信号を
第２の出力ノードに出力する。
と、テストモード指示手段と、パワーオンリセット手段
と、第１のバッファ手段と、第２のバッファ手段とを備
えている。テストモード指示手段は、メモリセルアレイ
のテストモードの開始および終了を制御するためのテス
トモード信号を出力する。パワーオンリセット手段は、
電源投入に応答して、リセット信号を出力する。第１の
バッファ手段は、電源電位ノードと、外部制御信号が入
力される第１の入力ノードと、パワーオンリセット手段
からリセット信号を受ける制御ノードと、第１の出力ノ
ードとを有し、リセット信号を制御ノードに受けたこと
に応じて一定期間初期化され、さらにその後第１の入力
ノードに入力された外部制御信号をバッファリングして
第１の出力ノードに出力する。第２のバッファ手段は、
電源電位ノードと、外部制御信号が入力される第２の入
力ノードと、第２の出力ノードとを有し、外部制御信号
をバッファリングして、テストモード指示手段によるテ
ストモード信号の出力を制御するための内部制御信号を
第２の出力ノードに出力する。
この発明の他の局面によると、ダイナミックランダム
アクセスメモリは、通常動作用の第１の▲▼バッ
ファ手段と、テストモード設定用の第２の▲▼バ
ッファ手段とを有し、テストモード設定用▲▼バ
ッファ手段は、互いに異なる２つのしきい値レベルを有
している。
アクセスメモリは、通常動作用の第１の▲▼バッ
ファ手段と、テストモード設定用の第２の▲▼バ
ッファ手段とを有し、テストモード設定用▲▼バ
ッファ手段は、互いに異なる２つのしきい値レベルを有
している。
［作用］ 上述のように、本発明に係る半導体記憶装置におい
て、リセット信号によって一定期間初期化される通常動
作用の第１のバッファ手段と、テストモード指示手段を
制御するための内部制御信号を発生するテストモード設
定用の第２のバッファ手段とを別々に設けたので、従来
例とは異なり、テストモード指示手段は、内部制御信号
を、電源投入に応答して発生されるリセットパルスとは
無関係な波形で受けるので、リセットパルスに影響され
ずに動作する。
て、リセット信号によって一定期間初期化される通常動
作用の第１のバッファ手段と、テストモード指示手段を
制御するための内部制御信号を発生するテストモード設
定用の第２のバッファ手段とを別々に設けたので、従来
例とは異なり、テストモード指示手段は、内部制御信号
を、電源投入に応答して発生されるリセットパルスとは
無関係な波形で受けるので、リセットパルスに影響され
ずに動作する。
また、通常動作用とテストモード設定用の２種類の▲
▼バッファ手段を設けたダイナミックランダムア
クセスメモリにおいては、テストモード設定用▲
▼バッファ手段にのみヒステリシス特性を持たせている
ので、全体のアクセス時間を犠牲にすることなく、ノイ
ズ等で誤ってテストモードに入ってしまうことを防止す
ることができる。
▼バッファ手段を設けたダイナミックランダムア
クセスメモリにおいては、テストモード設定用▲
▼バッファ手段にのみヒステリシス特性を持たせている
ので、全体のアクセス時間を犠牲にすることなく、ノイ
ズ等で誤ってテストモードに入ってしまうことを防止す
ることができる。
［実施例］ 第１図は、本発明の第１の実施例のDRAMの全体構成を
示すブロック図である。第１図を参照して、このDRAMは
第８図に示される従来のDRAMと異なり、テストモードコ
ントローラ14に与えるべき内部ロウアドレスストローブ
信号int▲▼２を導出するための▲▼入力
回路16と、ロウデコーダ2,アドレスバッファ4,およびリ
フレッシュコントローラ９に与えるべき内部ロウアドレ
スストローブ信号int▲▼１を導出するための▲
▼入力回路17とを互いに独立な回路として含む。
このDRAMの他の部分の構成および動作は第８図に示され
る従来のDRAMにおけるそれと同一である。
示すブロック図である。第１図を参照して、このDRAMは
第８図に示される従来のDRAMと異なり、テストモードコ
ントローラ14に与えるべき内部ロウアドレスストローブ
信号int▲▼２を導出するための▲▼入力
回路16と、ロウデコーダ2,アドレスバッファ4,およびリ
フレッシュコントローラ９に与えるべき内部ロウアドレ
スストローブ信号int▲▼１を導出するための▲
▼入力回路17とを互いに独立な回路として含む。
このDRAMの他の部分の構成および動作は第８図に示され
る従来のDRAMにおけるそれと同一である。
以下、本実施例における▲▼入力回路16および
17の構成および動作について第２図および第３図を参照
しながら説明する。第２図は、テストモードコントロー
ラ14のための▲▼入力回路16の構成を示す回路図
である。第３図は、ロウデコーダ2,アドレスバッファ4,
およびリフレッシュコントローラ９のための▲▼
入力回路17の構成を示す回路図である。
17の構成および動作について第２図および第３図を参照
しながら説明する。第２図は、テストモードコントロー
ラ14のための▲▼入力回路16の構成を示す回路図
である。第３図は、ロウデコーダ2,アドレスバッファ4,
およびリフレッシュコントローラ９のための▲▼
入力回路17の構成を示す回路図である。
第２図を参照して、▲▼入力回路16は、第11図
に示される従来の▲▼入力回路10と同様に、外部
ロウアドレスストローブ信号▲▼を入力として受
けるインバータ22と、インバータ22の出力を入力として
受けるインバータ23とを含む。しかし、インバータ22
は、第11図におけるインバータ20と異なり、反転動作を
活性化／不活性化するために従来設けられたトランジス
タQ3およびQ4（第11図）のうち接地GNDに接続されるト
ランジスタQ3を含まない。さらに、このインバータ22に
おいて前記トランジスタQ4（第２図におけるトランジス
タQ9）のゲートは接地GNDに接続される。この▲
▼入力回路16の他の部分の構成は第11図に示されるもの
と同一である。すなわち、インバータ22は、外部ロウア
ドレスストローブ信号▲▼をゲートに受けるＰチ
ャネルMOSトランジスタQ7およびＮチャネルMOSトランジ
スタQ8を含み、インバータ23はインバータ22の出力端N5
の電位をゲートに受けるＰチャネルMOSトランジスタQ14
およびＮチャネルMOSトランジスタQ15を含む。トランジ
スタQ7およびQ8と、トランジスタQ14およびQ15とはそれ
ぞれ電源Vccと接地GNDとの間に直列に接続される。
に示される従来の▲▼入力回路10と同様に、外部
ロウアドレスストローブ信号▲▼を入力として受
けるインバータ22と、インバータ22の出力を入力として
受けるインバータ23とを含む。しかし、インバータ22
は、第11図におけるインバータ20と異なり、反転動作を
活性化／不活性化するために従来設けられたトランジス
タQ3およびQ4（第11図）のうち接地GNDに接続されるト
ランジスタQ3を含まない。さらに、このインバータ22に
おいて前記トランジスタQ4（第２図におけるトランジス
タQ9）のゲートは接地GNDに接続される。この▲
▼入力回路16の他の部分の構成は第11図に示されるもの
と同一である。すなわち、インバータ22は、外部ロウア
ドレスストローブ信号▲▼をゲートに受けるＰチ
ャネルMOSトランジスタQ7およびＮチャネルMOSトランジ
スタQ8を含み、インバータ23はインバータ22の出力端N5
の電位をゲートに受けるＰチャネルMOSトランジスタQ14
およびＮチャネルMOSトランジスタQ15を含む。トランジ
スタQ7およびQ8と、トランジスタQ14およびQ15とはそれ
ぞれ電源Vccと接地GNDとの間に直列に接続される。
この▲▼入力回路16において、トランジスタQ9
は接地GNDの低電位を常にゲートに受けるため常時ON状
態にある。したがって、インバータ22は第１図における
パワーオンリセット回路18の出力PORの電位にかかわら
ず、常に外部ロウアドレス信号▲▼を反転するこ
とができる活性状態にある。このため、従来のように電
源投入に応答して、パワーオンリセット回路18から出力
されるパワーオンリセット信号によって、テストモード
コントローラ14に与えられる内部ロウアドレスストロー
ブ信号int▲▼２が一定期間“H"レベルとなるこ
とはない。つまり、電源投入後内部ロウアドレスストロ
ーブ信号int▲▼２は、外部ロウアドレスストロ
ーブ信号▲▼が立上げられるまで“L"レベルに保
持される。したがって、第１図において電源投入直後内
部コラムアドレスストローブ信号int▲▼および
内部ライトイネーブル信号int▲▼がともに“L"レ
ベルであるときに内部ロウアドレスストローブ信号int
▲▼２が立下ることはない。このため、テストモ
ードコントローラ14の出力▲▼は、外部制御信号▲
▼，▲▼，および▲▼によってテスト
モードが指示されるまでは通常モードを指示する“H"レ
ベルに保持される。この結果、DRAMが電源投入後パワー
オンリセット回路18の出力PORによって誤ってテストモ
ードに入るという現象は回避される。
は接地GNDの低電位を常にゲートに受けるため常時ON状
態にある。したがって、インバータ22は第１図における
パワーオンリセット回路18の出力PORの電位にかかわら
ず、常に外部ロウアドレス信号▲▼を反転するこ
とができる活性状態にある。このため、従来のように電
源投入に応答して、パワーオンリセット回路18から出力
されるパワーオンリセット信号によって、テストモード
コントローラ14に与えられる内部ロウアドレスストロー
ブ信号int▲▼２が一定期間“H"レベルとなるこ
とはない。つまり、電源投入後内部ロウアドレスストロ
ーブ信号int▲▼２は、外部ロウアドレスストロ
ーブ信号▲▼が立上げられるまで“L"レベルに保
持される。したがって、第１図において電源投入直後内
部コラムアドレスストローブ信号int▲▼および
内部ライトイネーブル信号int▲▼がともに“L"レ
ベルであるときに内部ロウアドレスストローブ信号int
▲▼２が立下ることはない。このため、テストモ
ードコントローラ14の出力▲▼は、外部制御信号▲
▼，▲▼，および▲▼によってテスト
モードが指示されるまでは通常モードを指示する“H"レ
ベルに保持される。この結果、DRAMが電源投入後パワー
オンリセット回路18の出力PORによって誤ってテストモ
ードに入るという現象は回避される。
一方、▲▼入力回路17は、第３図に示されるよ
うに、第８図における従来の▲▼入力回路10とま
ったく同一の構成を有する（第11図参照）。したがっ
て、第１図においてロウデコーダ2,アドレスバッファ4,
およびリフレッシュコントローラ９に与えられる内部ロ
ウアドレスストローブ信号int▲▼１は、パワー
オンリセット回路18の出力PORによって制御されて、電
源投入直後一定期間だけ、外部ロウアドレスストローブ
信号▲▼の電位にかかわらず“H"レベルとなる。
これによって、外部制御信号▲▼によって制御さ
れるべき回路部、すなわち、ロウデコーダ2,アドレスバ
ッファ4,およびリフレッシュコントローラ９は、従来ど
おり、データ読出およびデータ書込の開始にあたって初
期状態に設定される。
うに、第８図における従来の▲▼入力回路10とま
ったく同一の構成を有する（第11図参照）。したがっ
て、第１図においてロウデコーダ2,アドレスバッファ4,
およびリフレッシュコントローラ９に与えられる内部ロ
ウアドレスストローブ信号int▲▼１は、パワー
オンリセット回路18の出力PORによって制御されて、電
源投入直後一定期間だけ、外部ロウアドレスストローブ
信号▲▼の電位にかかわらず“H"レベルとなる。
これによって、外部制御信号▲▼によって制御さ
れるべき回路部、すなわち、ロウデコーダ2,アドレスバ
ッファ4,およびリフレッシュコントローラ９は、従来ど
おり、データ読出およびデータ書込の開始にあたって初
期状態に設定される。
上記実施例に示される、テストモードコントローラ14
のための▲▼入力回路16によれば、上記のよう
に、電源投入に応答してパワーオンリセット回路18から
出力されるパワーオンリセット信号によるテストモード
コントローラ14の誤動作は回避される。しかし、上記実
施例の▲▼入力回路16は、外部ロウアドレススト
ローブ信号▲▼が電源投入後ノイズを含みながら
ゆっくりと立上るような場合に生じるテストモードコン
トローラ14の誤動作を回避することはできない。次に、
このような外部ロウアドレスストローブ信号▲▼
の立上り波形によるテストモードコントローラ14の誤動
作をも回避することができる▲▼入力回路16を示
す。
のための▲▼入力回路16によれば、上記のよう
に、電源投入に応答してパワーオンリセット回路18から
出力されるパワーオンリセット信号によるテストモード
コントローラ14の誤動作は回避される。しかし、上記実
施例の▲▼入力回路16は、外部ロウアドレススト
ローブ信号▲▼が電源投入後ノイズを含みながら
ゆっくりと立上るような場合に生じるテストモードコン
トローラ14の誤動作を回避することはできない。次に、
このような外部ロウアドレスストローブ信号▲▼
の立上り波形によるテストモードコントローラ14の誤動
作をも回避することができる▲▼入力回路16を示
す。
第４図は、パワーオンリセット回路18の出力PORおよ
び外部ロウアドレスストローブ信号▲▼の立上り
波形のいずれに起因するテストモードコントローラ14の
誤動作をも回避することができる▲▼入力回路16
の構成を示す回路図であり、本発明の第２の実施例を示
す。
び外部ロウアドレスストローブ信号▲▼の立上り
波形のいずれに起因するテストモードコントローラ14の
誤動作をも回避することができる▲▼入力回路16
の構成を示す回路図であり、本発明の第２の実施例を示
す。
第４図を参照して、この▲▼入力回路16には、
第一の実施例の場合と異なり、入力電位を上昇させてい
ったときの出力電位のヒステリシスと、入力電位を下降
させていったときの出力電位のヒステリシスとが大きく
異なるヒステリシスバッファ（大ヒステリシスバッファ
と呼ぶ）が用いられる。具体的には、この▲▼入
力回路16は、外部ロウアドレスストローブ信号▲
▼を入力として受けるインバータ22と、インバータ22の
出力を入力として受けるインバータ23との間に設けられ
るしきい値電圧設定部24を含む。しきい値電圧設定部24
は、インバータ22の出力端N5と電源Vccとの間に直列に
接続されるＰチャネルMOSトランジスタQ10およびQ11
と、インバータ22の出力端N5と接地GNDとの間に直列に
接続されるＮチャネルMOSトランジスタQ12およびQ13と
を含む。トランジスタQ10のゲートは接地GNDに接続さ
れ、トランジスタQ13のゲートは電源Vccに接続される。
したがって、トランジスタQ10およびQ13は常にON状態に
ある。一方、トランジスタQ11およびQ12のゲートはとも
にインバータ23の出力端N7に接続される。
第一の実施例の場合と異なり、入力電位を上昇させてい
ったときの出力電位のヒステリシスと、入力電位を下降
させていったときの出力電位のヒステリシスとが大きく
異なるヒステリシスバッファ（大ヒステリシスバッファ
と呼ぶ）が用いられる。具体的には、この▲▼入
力回路16は、外部ロウアドレスストローブ信号▲
▼を入力として受けるインバータ22と、インバータ22の
出力を入力として受けるインバータ23との間に設けられ
るしきい値電圧設定部24を含む。しきい値電圧設定部24
は、インバータ22の出力端N5と電源Vccとの間に直列に
接続されるＰチャネルMOSトランジスタQ10およびQ11
と、インバータ22の出力端N5と接地GNDとの間に直列に
接続されるＮチャネルMOSトランジスタQ12およびQ13と
を含む。トランジスタQ10のゲートは接地GNDに接続さ
れ、トランジスタQ13のゲートは電源Vccに接続される。
したがって、トランジスタQ10およびQ13は常にON状態に
ある。一方、トランジスタQ11およびQ12のゲートはとも
にインバータ23の出力端N7に接続される。
以下、本実施例の▲▼入力回路16の動作につい
て第４図，第５図，第15図および第16図を参照しながら
説明する。第５図は、本実施例の▲▼入力回路16
における入力信号（外部ロウアドレスストローブ信号▲
▼）と出力信号（内部ロウアドレスストローブ信
号int▲▼２）との関係を示す伝達特性図であ
る。第５図において、横軸は外部ロウアドレスストロー
ブ信号▲▼の電位を示し、縦軸は内部ロウアドレ
スストローブ信号int▲▼２の電位を示す。第15
図は、外部ローアドレスストローブ信号▲▼が
“L"レベル→“H"レベル→“L"レベルと変化した場合
の、この▲▼入力回路16内のノードの電位変化を
示す波形図である。第16（ａ）図ないし第16図（ｄ）
は、外部ローアドレスストローブ信号▲▼がこの
ように変化する場合の、▲▼入力回路16内の電流
の流れを模式的に示す図である。
て第４図，第５図，第15図および第16図を参照しながら
説明する。第５図は、本実施例の▲▼入力回路16
における入力信号（外部ロウアドレスストローブ信号▲
▼）と出力信号（内部ロウアドレスストローブ信
号int▲▼２）との関係を示す伝達特性図であ
る。第５図において、横軸は外部ロウアドレスストロー
ブ信号▲▼の電位を示し、縦軸は内部ロウアドレ
スストローブ信号int▲▼２の電位を示す。第15
図は、外部ローアドレスストローブ信号▲▼が
“L"レベル→“H"レベル→“L"レベルと変化した場合
の、この▲▼入力回路16内のノードの電位変化を
示す波形図である。第16（ａ）図ないし第16図（ｄ）
は、外部ローアドレスストローブ信号▲▼がこの
ように変化する場合の、▲▼入力回路16内の電流
の流れを模式的に示す図である。
第16図（ａ）および第16図（ｂ）において、OFF状態
のトランジスタには×が付され、常時ON状態にあるトラ
ンジスタには○が付され、電流の流れは矢印で示され
る。
のトランジスタには×が付され、常時ON状態にあるトラ
ンジスタには○が付され、電流の流れは矢印で示され
る。
外部ローアドレスストローブ信号RASが第15図（ａ）
に示されるように変化する場合を想定する。
に示されるように変化する場合を想定する。
第16図（ｃ）を参照して、外部ローアドレスストロー
ブ信号▲▼が“H"レベルである時刻t13（第15図
参照）において、インバータ22の出力端N5の電位は“L"
レベルとなるので、インバータ23の出力端N7の電位は
“H"レベルである。したがって、このとき、インバータ
23の出力をゲートに受けるトランジスタQ11およびQ12の
うち、トランジスタQ12がON状態となる。第15図におけ
る時刻t14において外部ロウアドレスストローブ信号▲
▼が“L"レベルに切換わると、インバータ22にお
いてトランジスタQ7が導通してインバータ24の入力端N6
に電源電圧VCCを供給しようとする。ところが、このと
きトランジスタQ12はON状態にある（第16図（ｄ）図参
照）。したがって、ノードN6は電源VCCからトランジス
タQ7およびQ9を介して電荷を供給される一方、トランジ
スタQ12およびQ13を介して接地される。この結果、ノー
ドN6の電位は、“H"レベルとなりにくい。
ブ信号▲▼が“H"レベルである時刻t13（第15図
参照）において、インバータ22の出力端N5の電位は“L"
レベルとなるので、インバータ23の出力端N7の電位は
“H"レベルである。したがって、このとき、インバータ
23の出力をゲートに受けるトランジスタQ11およびQ12の
うち、トランジスタQ12がON状態となる。第15図におけ
る時刻t14において外部ロウアドレスストローブ信号▲
▼が“L"レベルに切換わると、インバータ22にお
いてトランジスタQ7が導通してインバータ24の入力端N6
に電源電圧VCCを供給しようとする。ところが、このと
きトランジスタQ12はON状態にある（第16図（ｄ）図参
照）。したがって、ノードN6は電源VCCからトランジス
タQ7およびQ9を介して電荷を供給される一方、トランジ
スタQ12およびQ13を介して接地される。この結果、ノー
ドN6の電位は、“H"レベルとなりにくい。
たとえば、インバータ22および23のそれぞれのしきい
値電圧が電源電圧Vccと接地GNDの電位の中間の電位（V
cc/2）であるとする。この場合、しきい値電圧設定部24
が設けられなければ、外部ロウアドレスストローブ信号
▲▼の電位がVcc/2以下となればノードN6の電位
は“H"レベルとなる。つまり、ゲート電位がVcc/2であ
るトランジスタQ7が電源VccからノードN6に流すことが
できる電流IHの大きさが、ノードN6の電位を“H"レベル
にするために電源VccからノードN6に供給すべき電流の
最低値である。ところが、本実施例ではノードN6がトラ
ンジスタQ12およびQ13を介して接地されるので、トラン
ジスタQ7が導通したときに電源VccからノードN6に流れ
る電流の一部は接地GNDに引抜かれる。したがって、ト
ランジスタQ7のゲート電位がVcc/2まで低下してもノー
ドN6の電位は“H"レベルとならない。
値電圧が電源電圧Vccと接地GNDの電位の中間の電位（V
cc/2）であるとする。この場合、しきい値電圧設定部24
が設けられなければ、外部ロウアドレスストローブ信号
▲▼の電位がVcc/2以下となればノードN6の電位
は“H"レベルとなる。つまり、ゲート電位がVcc/2であ
るトランジスタQ7が電源VccからノードN6に流すことが
できる電流IHの大きさが、ノードN6の電位を“H"レベル
にするために電源VccからノードN6に供給すべき電流の
最低値である。ところが、本実施例ではノードN6がトラ
ンジスタQ12およびQ13を介して接地されるので、トラン
ジスタQ7が導通したときに電源VccからノードN6に流れ
る電流の一部は接地GNDに引抜かれる。したがって、ト
ランジスタQ7のゲート電位がVcc/2まで低下してもノー
ドN6の電位は“H"レベルとならない。
したがって、ノードN6の電位を“H"レベルに引き上げ
るには、トランジスタQ7が電源VccからノードN6に供給
する電流を増大させるために、トランジスタQ7をより強
力にONさせるべく、トランジスタQ7のゲート電位をVcc/
2よりも低くすればよい。インバータ23はノードN6の電
位を入力として受ける。したがって、ノードN6の電位が
“L"レベルから“H"レベルになるのに必要なインバータ
22の入力電位の低下は、インバータ23の出力（内部ロウ
アドレスストローブ信号int▲▼２）電位を“H"
レベルから“L"レベルに切換えることができる外部ロウ
アドレスストローブ信号▲▼の電位の低下を意味
する。すなわち、ノードN6と接地GNDとの間にインバー
タ23の出力端N7の電位をゲートに受けるトランジスタQ1
2が設けられることにより、この▲▼入力回路16
のしきい値電圧がインバータ23および22単独のしきい値
電圧（Vcc/2）よりも低い値V2となる。つまり、外部ロ
ーアドレスストローブ信号▲▼がこの電位V2まで
低下すると、電源VccからノードN6に供給される電流IH
が、ノードN6から設置GNDに引き抜かれる電流ILよりも
大きくなるので、ノードN6の電位は第15図（ｂ）に示さ
れるように“H"レベルとなる。
るには、トランジスタQ7が電源VccからノードN6に供給
する電流を増大させるために、トランジスタQ7をより強
力にONさせるべく、トランジスタQ7のゲート電位をVcc/
2よりも低くすればよい。インバータ23はノードN6の電
位を入力として受ける。したがって、ノードN6の電位が
“L"レベルから“H"レベルになるのに必要なインバータ
22の入力電位の低下は、インバータ23の出力（内部ロウ
アドレスストローブ信号int▲▼２）電位を“H"
レベルから“L"レベルに切換えることができる外部ロウ
アドレスストローブ信号▲▼の電位の低下を意味
する。すなわち、ノードN6と接地GNDとの間にインバー
タ23の出力端N7の電位をゲートに受けるトランジスタQ1
2が設けられることにより、この▲▼入力回路16
のしきい値電圧がインバータ23および22単独のしきい値
電圧（Vcc/2）よりも低い値V2となる。つまり、外部ロ
ーアドレスストローブ信号▲▼がこの電位V2まで
低下すると、電源VccからノードN6に供給される電流IH
が、ノードN6から設置GNDに引き抜かれる電流ILよりも
大きくなるので、ノードN6の電位は第15図（ｂ）に示さ
れるように“H"レベルとなる。
したがって、内部ローアドレスストローブ信号int▲
▼２の電位は、第15図（ｃ）に示されるように、
外部ローアドレスストローブ信号RASの電位が前記電位V
2まで低下した時刻t15に“L"レベルに切り換わる。この
結果、この時刻t15以降、第16図（ａ）に示されるよう
に、トランジスタQ15がトランジスタQ14に代わって導通
し、かつ、トランジスタQ11がトランジスタQ12に代わっ
て導通する。
▼２の電位は、第15図（ｃ）に示されるように、
外部ローアドレスストローブ信号RASの電位が前記電位V
2まで低下した時刻t15に“L"レベルに切り換わる。この
結果、この時刻t15以降、第16図（ａ）に示されるよう
に、トランジスタQ15がトランジスタQ14に代わって導通
し、かつ、トランジスタQ11がトランジスタQ12に代わっ
て導通する。
次に、上記の場合とは逆に外部ロウアドレスストロー
ブ信号▲▼が“L"レベルから“H"レベルに変化す
る場合を考える。外部ロウアドレスストローブ信号▲
▼は“L"レベルである時刻t10（第15図参照）にお
いて、インバータ22においてトランジスタQ7がON状態と
なってノードN6を“H"レベルに引上げており、一方イン
バータ23においてはトランジスタQ15がON状態となって
ノードN7の電位を“L"レベルに引下げている。したがっ
て、このとき、ノードN7の電位をゲートに受けるトラン
ジスタQ11およびQ12のうちトランジスタQ11がON状態に
ある（第16図（ａ）参照）。第15図における時刻t11に
おいて外部ロウアドレスストローブ信号▲▼が
“H"レベルに切換わると、インバータ22においてトラン
ジスタQ8が導通してノードN6の電位を“L"レベルに引下
げようとする。しかし、このときしきい値電圧設定部24
においてトランジスタQ11がON状態にあるので、ノードN
6はトランジスタQ8を介して接地される一方、電源Vccか
らトランジスタQ10およびQ11を介して電荷を供給される
（第16図（ｂ）参照）。このため、ノードN6はしきい値
電圧設定部24が設けられない場合に比べ、“L"レベルに
なりにくい。
ブ信号▲▼が“L"レベルから“H"レベルに変化す
る場合を考える。外部ロウアドレスストローブ信号▲
▼は“L"レベルである時刻t10（第15図参照）にお
いて、インバータ22においてトランジスタQ7がON状態と
なってノードN6を“H"レベルに引上げており、一方イン
バータ23においてはトランジスタQ15がON状態となって
ノードN7の電位を“L"レベルに引下げている。したがっ
て、このとき、ノードN7の電位をゲートに受けるトラン
ジスタQ11およびQ12のうちトランジスタQ11がON状態に
ある（第16図（ａ）参照）。第15図における時刻t11に
おいて外部ロウアドレスストローブ信号▲▼が
“H"レベルに切換わると、インバータ22においてトラン
ジスタQ8が導通してノードN6の電位を“L"レベルに引下
げようとする。しかし、このときしきい値電圧設定部24
においてトランジスタQ11がON状態にあるので、ノードN
6はトランジスタQ8を介して接地される一方、電源Vccか
らトランジスタQ10およびQ11を介して電荷を供給される
（第16図（ｂ）参照）。このため、ノードN6はしきい値
電圧設定部24が設けられない場合に比べ、“L"レベルに
なりにくい。
しきい値電圧設定部24が設けられない場合、外部ロウ
アドレスストローブ信号▲▼の電位がインバータ
22のしきい値電圧（Vcc/2）まで上昇すればノードN6の
電位は十分に“L"レベルまで引下げられる。つまり、ノ
ードN6の電位を“L"レベルに引下げるためにノードN6か
ら接地GNDに流すべき電流の大きさの最低値は、ゲート
電圧がVcc/2であるときのトランジスタQ8がノードN6か
ら接地GNDに引抜く電流の大きさに等しい。ところが、
本実施例ではノードN6がトランジスタQ10およびQ11を介
して電源Vccに接続されるので、トランジスタQ8のゲー
ト電位がVcc/2まで上昇したときにノードN6から接地GND
に引抜かれる電流の大きさは、実効的に前記最小値より
も小さくなる。このため、外部ロウアドレスストローブ
信号▲▼がVcc/2まで上昇してもノードN6の電位
は“L"レベルとならない。したがって、ノードN6の電位
を“L"レベルに引き下げるには、トランジスタQ8がノー
ドN6から接地GNDに引き抜く電流を増大させるためにト
ランジスタQ8をより強力にONさせるべく、トランジスタ
Q8のゲート電位をVcc/2よりも高くすればよい。すなわ
ち、ノードN6の電位を“L"レベルに引下げることができ
る、インバータ22の入力電位がVcc/2よりも高くなる。
インバータ23はノードN6の電位を入力として受けるの
で、ノードN6の電位を“L"レベルにできる、インバータ
22の入力電位が高くなることは、ノードN7の電位を“H"
レベルに引上げることができる外部ロウアドレスストロ
ーブ信号▲▼の電位が高くなることを意味する。
つまり、本実施例では、ノードN6と電源Vccとの間にイ
ンバータ23の出力をゲートに受けるトランジスタQ11が
設けられることによって、▲▼入力回路16のしき
い値電圧がインバータ23および22単独のしきい値電圧
（Vcc/2）よりも高い値V3となる。つまり、外部ローア
ドレスストローブ信号▲▼がこの電位V3まで上昇
すると、第16図（ｂ）においてノードN6から接地GNDに
引き抜かれる電流ILが、電源VccからノードN6に供給さ
れる電流IHよりも大きくなり、ノードN6の電位は第15図
（ｂ）に示されるように“L"レベルとなる。
アドレスストローブ信号▲▼の電位がインバータ
22のしきい値電圧（Vcc/2）まで上昇すればノードN6の
電位は十分に“L"レベルまで引下げられる。つまり、ノ
ードN6の電位を“L"レベルに引下げるためにノードN6か
ら接地GNDに流すべき電流の大きさの最低値は、ゲート
電圧がVcc/2であるときのトランジスタQ8がノードN6か
ら接地GNDに引抜く電流の大きさに等しい。ところが、
本実施例ではノードN6がトランジスタQ10およびQ11を介
して電源Vccに接続されるので、トランジスタQ8のゲー
ト電位がVcc/2まで上昇したときにノードN6から接地GND
に引抜かれる電流の大きさは、実効的に前記最小値より
も小さくなる。このため、外部ロウアドレスストローブ
信号▲▼がVcc/2まで上昇してもノードN6の電位
は“L"レベルとならない。したがって、ノードN6の電位
を“L"レベルに引き下げるには、トランジスタQ8がノー
ドN6から接地GNDに引き抜く電流を増大させるためにト
ランジスタQ8をより強力にONさせるべく、トランジスタ
Q8のゲート電位をVcc/2よりも高くすればよい。すなわ
ち、ノードN6の電位を“L"レベルに引下げることができ
る、インバータ22の入力電位がVcc/2よりも高くなる。
インバータ23はノードN6の電位を入力として受けるの
で、ノードN6の電位を“L"レベルにできる、インバータ
22の入力電位が高くなることは、ノードN7の電位を“H"
レベルに引上げることができる外部ロウアドレスストロ
ーブ信号▲▼の電位が高くなることを意味する。
つまり、本実施例では、ノードN6と電源Vccとの間にイ
ンバータ23の出力をゲートに受けるトランジスタQ11が
設けられることによって、▲▼入力回路16のしき
い値電圧がインバータ23および22単独のしきい値電圧
（Vcc/2）よりも高い値V3となる。つまり、外部ローア
ドレスストローブ信号▲▼がこの電位V3まで上昇
すると、第16図（ｂ）においてノードN6から接地GNDに
引き抜かれる電流ILが、電源VccからノードN6に供給さ
れる電流IHよりも大きくなり、ノードN6の電位は第15図
（ｂ）に示されるように“L"レベルとなる。
したがって、内部ローアドレスストローブ信号int▲
▼２の電位は、第15図（ｃ）に示されるように、
外部ローアドレスストローブ信号が前記電位V3まで上昇
した時刻t12に、“H"レベルに切り換わる。この結果、
外部ローアドレスストローブ信号▲▼が電位V3ま
で上昇した時刻t12から、電位V2まで下降する時刻t15ま
では、第16図（ｃ）に示されるように、トランジスタQ1
4がトランジスタQ15に代わって導通し、かつ、トランジ
スタQ12がトランジスタQ11に代わって導通する。
▼２の電位は、第15図（ｃ）に示されるように、
外部ローアドレスストローブ信号が前記電位V3まで上昇
した時刻t12に、“H"レベルに切り換わる。この結果、
外部ローアドレスストローブ信号▲▼が電位V3ま
で上昇した時刻t12から、電位V2まで下降する時刻t15ま
では、第16図（ｃ）に示されるように、トランジスタQ1
4がトランジスタQ15に代わって導通し、かつ、トランジ
スタQ12がトランジスタQ11に代わって導通する。
上記のように、本実施例の▲▼入力回路16のし
きい値電圧は、入力信号（外部ロウアドレスストローブ
信号▲▼）が“H"レベルから“L"レベルに切換わ
る場合と入力信号が“L"レベルから“H"レベルに切換わ
る場合とで大きく異なる。つまり、第５図を参照して、
外部ロウアドレスストローブ信号▲▼の電位が0V
から上昇していくと、内部ロウアドレスストローブ信号
int▲▼２の電位は、外部ロウアドレスストロー
ブ信号▲▼の電位がたとえばVcc/2よりも高い電
位V3以上となったときに“H"レベルとなる。一方、外部
ロウアドレスストローブ信号▲▼の電位が“H"レ
ベルから0Vに向って下降すると内部ロウアドレスストロ
ーブ信号int▲▼２の電位は、外部ロウアドレス
ストローブ信号▲▼の電位がたとえばVcc/2より
も低い電位V2以下となったときに“L"レベルとなる。し
たがって、外部ロウアドレスストローブ信号▲▼
の電位がV2とV3との間で変動しても、内部ロウアドレス
ストローブ信号int▲▼２の電位の論理レベルは
変化しない。
きい値電圧は、入力信号（外部ロウアドレスストローブ
信号▲▼）が“H"レベルから“L"レベルに切換わ
る場合と入力信号が“L"レベルから“H"レベルに切換わ
る場合とで大きく異なる。つまり、第５図を参照して、
外部ロウアドレスストローブ信号▲▼の電位が0V
から上昇していくと、内部ロウアドレスストローブ信号
int▲▼２の電位は、外部ロウアドレスストロー
ブ信号▲▼の電位がたとえばVcc/2よりも高い電
位V3以上となったときに“H"レベルとなる。一方、外部
ロウアドレスストローブ信号▲▼の電位が“H"レ
ベルから0Vに向って下降すると内部ロウアドレスストロ
ーブ信号int▲▼２の電位は、外部ロウアドレス
ストローブ信号▲▼の電位がたとえばVcc/2より
も低い電位V2以下となったときに“L"レベルとなる。し
たがって、外部ロウアドレスストローブ信号▲▼
の電位がV2とV3との間で変動しても、内部ロウアドレス
ストローブ信号int▲▼２の電位の論理レベルは
変化しない。
次に、外部ロウアドレスストローブ信号▲▼が
電源投入後ゆっくりと立上った場合における、本実施例
の▲▼入力回路16の動作について第６図および第
７図を参照しながら説明する。第６図は、外部信号▲
▼が電源投入後ノイズを含まずにスムーズに立上っ
た場合の▲▼入力回路16の動作を示す波形図であ
る。第７図は、外部信号▲▼が電源投入後ノイズ
を含みながらゆっくりと立上る場合の▲▼入力回
路16の動作を示す波形図である。
電源投入後ゆっくりと立上った場合における、本実施例
の▲▼入力回路16の動作について第６図および第
７図を参照しながら説明する。第６図は、外部信号▲
▼が電源投入後ノイズを含まずにスムーズに立上っ
た場合の▲▼入力回路16の動作を示す波形図であ
る。第７図は、外部信号▲▼が電源投入後ノイズ
を含みながらゆっくりと立上る場合の▲▼入力回
路16の動作を示す波形図である。
第６図を参照して、電源投入に応答して電源電位Vcc
（第６図（ａ））が立上った後外部信号▲▼が第
６図（ｂ）に示されるように“L"レベルから“H"レベル
に向ってゆっくりと立上ると、第４図においてインバー
タ22の入力端の電位がノードN6の電位を“L"レベルに引
下げることができる最低電位V3を超えるのに要する時間
が長くなる。このため、第４図のノードN7の電位（内部
ロウアドレスストローブ信号int▲▼２の電位）
は第６図（ｃ）に示されるように、従来と同様に、外部
信号▲▼の立上り開始時刻よりもある時間遅れて
“H"レベルに切換わる。
（第６図（ａ））が立上った後外部信号▲▼が第
６図（ｂ）に示されるように“L"レベルから“H"レベル
に向ってゆっくりと立上ると、第４図においてインバー
タ22の入力端の電位がノードN6の電位を“L"レベルに引
下げることができる最低電位V3を超えるのに要する時間
が長くなる。このため、第４図のノードN7の電位（内部
ロウアドレスストローブ信号int▲▼２の電位）
は第６図（ｃ）に示されるように、従来と同様に、外部
信号▲▼の立上り開始時刻よりもある時間遅れて
“H"レベルに切換わる。
しかし、第７図を参照して、電源投入によって電源電
圧Vcc（第７図（ａ））が立上った後の最初の外部信号
▲▼の立上りが遅いだけでなく、この立上り時に
外部信号▲▼が第７図（ｂ）に示されるようにノ
イズを含む場合を想定する。このような場合、このノイ
ズによって外部信号▲▼の立上り途中において外
部信号▲▼の電位が、第４図においてノードN6の
電位を“L"レベルに引下げることができるインバータ22
の入力電位の最低値V3を超えると、内部信号int▲
▼２の電位は第７図（ｃ）に示されるように“H"レベ
ルに切り替わる。しかし、その後外部信号▲▼の
電位がノイズによって再び前記電位V3よりも低くなって
も、ノイズによる外部信号▲▼の電位低下量が電
位V2とV3との差電圧（V3−V2）を超えない限り、内部信
号int▲▼２は“L"レベルに切換わることはな
い。したがって、前記差電圧（V3−V2）が外部信号▲
▼の立上り時に含まれるノイズの降幅よりも十分に
大きく設定されれば、内部信号▲▼２の電位の論
理レベルは、ノイズによって外部信号▲▼の電位
が▲▼入力回路16のしきい値電圧V3を超えた時点
で“H"レベルに固定される。つまり、電源投入後外部信
号▲▼が最初に立上る際に外部信号▲▼の
電位がノイズによって▲▼入力回路16のしきい値
電圧V3を中心に上下変動しても、この変動によって内部
信号int▲▼２に従来のような偽の立下りが現わ
れることはない（第14図参照）。
圧Vcc（第７図（ａ））が立上った後の最初の外部信号
▲▼の立上りが遅いだけでなく、この立上り時に
外部信号▲▼が第７図（ｂ）に示されるようにノ
イズを含む場合を想定する。このような場合、このノイ
ズによって外部信号▲▼の立上り途中において外
部信号▲▼の電位が、第４図においてノードN6の
電位を“L"レベルに引下げることができるインバータ22
の入力電位の最低値V3を超えると、内部信号int▲
▼２の電位は第７図（ｃ）に示されるように“H"レベ
ルに切り替わる。しかし、その後外部信号▲▼の
電位がノイズによって再び前記電位V3よりも低くなって
も、ノイズによる外部信号▲▼の電位低下量が電
位V2とV3との差電圧（V3−V2）を超えない限り、内部信
号int▲▼２は“L"レベルに切換わることはな
い。したがって、前記差電圧（V3−V2）が外部信号▲
▼の立上り時に含まれるノイズの降幅よりも十分に
大きく設定されれば、内部信号▲▼２の電位の論
理レベルは、ノイズによって外部信号▲▼の電位
が▲▼入力回路16のしきい値電圧V3を超えた時点
で“H"レベルに固定される。つまり、電源投入後外部信
号▲▼が最初に立上る際に外部信号▲▼の
電位がノイズによって▲▼入力回路16のしきい値
電圧V3を中心に上下変動しても、この変動によって内部
信号int▲▼２に従来のような偽の立下りが現わ
れることはない（第14図参照）。
それゆえに、本実施例の▲▼入力回路16によれ
ば、外部ロウアドレスストローブ信号▲▼が電源
投入後ノイズを伴いながらゆっくりと立上った場合で
も、内部ロウアドレスストローブ信号int▲▼２
の電位の論理レベル変化は、外部ロウアドレスストロー
ブ信号▲▼の本来の電位変化に対応するものとな
る。この結果、第１図において電源投入後外部ロウアド
レスストローブ信号▲▼が先に立上げられた後、
後からコラムアドレスストローブ信号▲▼および
外部ライトイネーブル信号▲▼が立上げられた場合
でも、内部コラムアドレスストローブ信号int▲
▼および内部ライトイネーブル信号int▲▼がとも
に“L"レベルであるときに内部ロウアドレスストローブ
信号int▲▼２が立下ることはなくなる。それゆ
え、テストモードコントローラ14から誤ってテストモー
ドを指示するテストイネーブル信号▲▼は出力され
ない。
ば、外部ロウアドレスストローブ信号▲▼が電源
投入後ノイズを伴いながらゆっくりと立上った場合で
も、内部ロウアドレスストローブ信号int▲▼２
の電位の論理レベル変化は、外部ロウアドレスストロー
ブ信号▲▼の本来の電位変化に対応するものとな
る。この結果、第１図において電源投入後外部ロウアド
レスストローブ信号▲▼が先に立上げられた後、
後からコラムアドレスストローブ信号▲▼および
外部ライトイネーブル信号▲▼が立上げられた場合
でも、内部コラムアドレスストローブ信号int▲
▼および内部ライトイネーブル信号int▲▼がとも
に“L"レベルであるときに内部ロウアドレスストローブ
信号int▲▼２が立下ることはなくなる。それゆ
え、テストモードコントローラ14から誤ってテストモー
ドを指示するテストイネーブル信号▲▼は出力され
ない。
本実施例の▲▼入力回路16の２つのしきい値電
圧V2およびV3間の差が大きいほど、テストモードコント
ローラ14を誤動作させる、外部ロウアドレスストローブ
信号▲▼の立上り時のノイズ振幅が大きくなる。
しかし、テストモードコントローラ14の動作マージンを
大きくするためにしきい値電圧V2およびV3間の差を大き
くし過ぎると、内部ロウアドレスストローブ信号int▲
▼２の論理レベルが外部ロウアドレスストローブ
信号▲▼の電位変化に追従して迅速に変化しなく
なる。この半導体記憶装置をテストモードに設定するの
に要する時間および、この半導体記憶装置をテストモー
ドから通常モードに戻すのに要する時間が長くなる。そ
こで、しきい値電圧V2およびV3間の差はこのような時間
の遅れを考慮して適当な値に設定されねばならない。
圧V2およびV3間の差が大きいほど、テストモードコント
ローラ14を誤動作させる、外部ロウアドレスストローブ
信号▲▼の立上り時のノイズ振幅が大きくなる。
しかし、テストモードコントローラ14の動作マージンを
大きくするためにしきい値電圧V2およびV3間の差を大き
くし過ぎると、内部ロウアドレスストローブ信号int▲
▼２の論理レベルが外部ロウアドレスストローブ
信号▲▼の電位変化に追従して迅速に変化しなく
なる。この半導体記憶装置をテストモードに設定するの
に要する時間および、この半導体記憶装置をテストモー
ドから通常モードに戻すのに要する時間が長くなる。そ
こで、しきい値電圧V2およびV3間の差はこのような時間
の遅れを考慮して適当な値に設定されねばならない。
しきい値電圧V2は第４図のしきい値電圧設定部24にお
いてノードN6から接地GNDに引抜くことができる電流の
大きさに依存し、しきい値電圧V3はしきい値電圧設定部
23において電源VccからノードN6に供給できる電流の大
きさに依存する。したがって、しきい値電圧V2およびV3
間の差は、たとえば、しきい値電圧設定部24においてノ
ードN6と接地GNDとの間に設けられるＮチャネルMOSトラ
ンジスタの数や、ノードN6と電源Vccとの間に設けられ
るＰチャネルMOSトランジスタの数を調整することによ
って任意に変えることができる。上記いずれの実施例に
おいても、パワーオンリセット回路の出力PORは▲
▼入力回路に与えられたが、▲▼入力回路の後
段の回路に直接与えられてもよい。そのような場合に
も、テストモードコントローラに接続される▲▼
入力回路と、テストモードコントローラ以外の回路に接
続される▲▼入力回路とは別々に設けられるべき
である。
いてノードN6から接地GNDに引抜くことができる電流の
大きさに依存し、しきい値電圧V3はしきい値電圧設定部
23において電源VccからノードN6に供給できる電流の大
きさに依存する。したがって、しきい値電圧V2およびV3
間の差は、たとえば、しきい値電圧設定部24においてノ
ードN6と接地GNDとの間に設けられるＮチャネルMOSトラ
ンジスタの数や、ノードN6と電源Vccとの間に設けられ
るＰチャネルMOSトランジスタの数を調整することによ
って任意に変えることができる。上記いずれの実施例に
おいても、パワーオンリセット回路の出力PORは▲
▼入力回路に与えられたが、▲▼入力回路の後
段の回路に直接与えられてもよい。そのような場合に
も、テストモードコントローラに接続される▲▼
入力回路と、テストモードコントローラ以外の回路に接
続される▲▼入力回路とは別々に設けられるべき
である。
たとえば、第８図における▲▼入力回路10とし
て第４図に示されるような構成の▲▼入力回路が
用いられると、次のような問題が生じる。すなわち、内
部ロウアドレスストローブ信号int▲▼は、外部
ロウアドレスストローブ信号▲▼の電位が従来の
しきい値電圧V1（一般にVcc/2）よりも高くならないと
“L"レベルから“H"レベルとならず、かつ、外部ロウア
ドレスストローブ信号▲▼の電位が従来のしきい
値電圧V1よりも低くならないと“H"レベルから“L"レベ
ルに切換わらない。このため、▲▼入力回路10の
入力信号▲▼に対する動作マージンは小さくな
る。しかし、テストモードコントローラ14のための▲
▼入力回路16と、通常のデータ読み出しや通常のデ
ータ書き込みのための回路のための▲▼入力回路
17とを別々に設ければ、前者の▲▼入力回路16に
のみ、第４図に示されるような、しきい値電圧V2および
V3間の差電圧の大きい大ヒステリシシスバッファを用
い、後者の▲▼入力回路17には、従来と同様のし
きい値電圧V2およびV3間の差電圧が０もしくは小さいバ
ッファを用いることが可能となる。したがって、通常の
読み出しおよび書き込み時においてDRAMの外部制御信号
▲▼に対する動作マージンが小さくなったり、通
常の書き込みおよび読み出し時のアクセスタイムが増大
したりすることはない。
て第４図に示されるような構成の▲▼入力回路が
用いられると、次のような問題が生じる。すなわち、内
部ロウアドレスストローブ信号int▲▼は、外部
ロウアドレスストローブ信号▲▼の電位が従来の
しきい値電圧V1（一般にVcc/2）よりも高くならないと
“L"レベルから“H"レベルとならず、かつ、外部ロウア
ドレスストローブ信号▲▼の電位が従来のしきい
値電圧V1よりも低くならないと“H"レベルから“L"レベ
ルに切換わらない。このため、▲▼入力回路10の
入力信号▲▼に対する動作マージンは小さくな
る。しかし、テストモードコントローラ14のための▲
▼入力回路16と、通常のデータ読み出しや通常のデ
ータ書き込みのための回路のための▲▼入力回路
17とを別々に設ければ、前者の▲▼入力回路16に
のみ、第４図に示されるような、しきい値電圧V2および
V3間の差電圧の大きい大ヒステリシシスバッファを用
い、後者の▲▼入力回路17には、従来と同様のし
きい値電圧V2およびV3間の差電圧が０もしくは小さいバ
ッファを用いることが可能となる。したがって、通常の
読み出しおよび書き込み時においてDRAMの外部制御信号
▲▼に対する動作マージンが小さくなったり、通
常の書き込みおよび読み出し時のアクセスタイムが増大
したりすることはない。
なお、上記２つの実施例には本願発明がDRAMに適用さ
れた場合が示されたが、本発明は少なくとも３つの外部
信号に基づいてテストモードを指示する半導体記憶装置
全般に適用可能である。
れた場合が示されたが、本発明は少なくとも３つの外部
信号に基づいてテストモードを指示する半導体記憶装置
全般に適用可能である。
［発明の効果］ 以上のように、本発明によれば、テストモードを指示
するための回路部に内部制御信号を入力するためのバッ
ファ回路と、通常の読出および書込を行なうための回路
部に内部制御信号を入力するバッファ回路とが互いに独
立に設けられる。したがって、テスト回路に内部制御信
号を与えるバッファ回路を、電源投入時に半導体記憶装
置内の所定の回路部を初期状態に設定するために発生さ
れるパルス信号によって制御されないように構成するこ
とが可能となるとともに、テスト回路のみを制御するの
に適するように構成することが可能となる。この結果、
電源投入時に、外部制御信号がテストモードを指示して
いないにもかかわらず、半導体記憶装置が誤ってテスト
モードに入るという現象が回避される。これによって、
テスト用回路を同一チップ上に有する半導体記憶装置
を、そのアクセスタイムを増大させることなく、誤動作
しにくく信頼性の高い装置として提供することができ
る。
するための回路部に内部制御信号を入力するためのバッ
ファ回路と、通常の読出および書込を行なうための回路
部に内部制御信号を入力するバッファ回路とが互いに独
立に設けられる。したがって、テスト回路に内部制御信
号を与えるバッファ回路を、電源投入時に半導体記憶装
置内の所定の回路部を初期状態に設定するために発生さ
れるパルス信号によって制御されないように構成するこ
とが可能となるとともに、テスト回路のみを制御するの
に適するように構成することが可能となる。この結果、
電源投入時に、外部制御信号がテストモードを指示して
いないにもかかわらず、半導体記憶装置が誤ってテスト
モードに入るという現象が回避される。これによって、
テスト用回路を同一チップ上に有する半導体記憶装置
を、そのアクセスタイムを増大させることなく、誤動作
しにくく信頼性の高い装置として提供することができ
る。
第１図は本発明の第１の実施例および第２の実施例のDR
AMの全体構成を示すブロック図、第２図は第１の実施例
における▲▼入力回路16の構成を示す回路図、第
３図は第１の実施例および第２の実施例における▲
▼入力回路17の構成を示す回路図、第４図は第２の実
施例における▲▼入力回路16の構成を示す回路
図、第５図ないし第７図は第４図に示される▲▼
入力回路の動作を説明するための図、第８図は従来のDR
AMの全体構成を示すブロック図、第９図および第10図は
第８図のテストモードコントローラの動作を説明するた
めの波形図、第11図は第８図における▲▼入力回
路10の構成を示す回路図、第12図ないし第14図は従来の
▲▼入力回路が有する問題点を説明するための波
形図である。第15図および第16図は、第２の実施例にお
ける▲▼入力回路17の動作をより詳細に説明する
ための図である。 図において、１はメモリセルアレイ、２はロウデコー
ダ、３はコラムデコーダ、４はアドレスバッファ、５は
I/Oゲート、６は入力バッファ、７は出力バッファ、８
はリフレッシュカウンタ、９はリフレッシュコントロー
ラ、10は従来の▲▼入力回路、11はI/Oコントロ
ーラ、12は▲▼、13は▲▼入力回路、14はテ
ストモードコントローラ、15はセンスアンプ、16および
17は第１および第２の実施例における▲▼入力回
路である。 なお、図中、同一符号は同一または相当部分を示す。
AMの全体構成を示すブロック図、第２図は第１の実施例
における▲▼入力回路16の構成を示す回路図、第
３図は第１の実施例および第２の実施例における▲
▼入力回路17の構成を示す回路図、第４図は第２の実
施例における▲▼入力回路16の構成を示す回路
図、第５図ないし第７図は第４図に示される▲▼
入力回路の動作を説明するための図、第８図は従来のDR
AMの全体構成を示すブロック図、第９図および第10図は
第８図のテストモードコントローラの動作を説明するた
めの波形図、第11図は第８図における▲▼入力回
路10の構成を示す回路図、第12図ないし第14図は従来の
▲▼入力回路が有する問題点を説明するための波
形図である。第15図および第16図は、第２の実施例にお
ける▲▼入力回路17の動作をより詳細に説明する
ための図である。 図において、１はメモリセルアレイ、２はロウデコー
ダ、３はコラムデコーダ、４はアドレスバッファ、５は
I/Oゲート、６は入力バッファ、７は出力バッファ、８
はリフレッシュカウンタ、９はリフレッシュコントロー
ラ、10は従来の▲▼入力回路、11はI/Oコントロ
ーラ、12は▲▼、13は▲▼入力回路、14はテ
ストモードコントローラ、15はセンスアンプ、16および
17は第１および第２の実施例における▲▼入力回
路である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (8)
- 【請求項１】メモリセルアレイと、 前記メモリセルアレイのテスト動作の開始および終了を
制御するためのテストモード信号を出力するテストモー
ド指示手段と、 電源投入に応答して、リセット信号を出力するパワーオ
ンリセット手段と、 電源電位ノードと、外部制御信号が入力される第１の入
力ノードと、前記パワーオンリセット手段から前記リセ
ット信号を受ける制御ノードと、第１の出力ノードとを
有し、前記リセット信号を前記制御ノードに受けたこと
に応じて一定期間初期化され、さらにその後前記第１の
入力ノードに入力された前記外部制御信号をバッファリ
ングして前記第１の出力ノードに出力する第１のバッフ
ァ手段と、 電源電位ノードと、前記外部制御信号が入力される第２
の入力ノードと、第２の出力ノードとを有し、前記外部
制御信号をバッファリングして、前記テストモード指示
手段による前記テストモード信号の出力を制御するため
の内部制御信号を前記第２の出力ノードに出力する第２
のバッファ手段とを備えた、半導体記憶装置。 - 【請求項２】メモリセルアレイと、 電源投入に応答して、リセット信号を出力するパワーオ
ンリセット手段と、 前記パワーオンリセット手段からのリセット信号を受け
て初期化され、かつ外部から供給されるロウアドレスス
トローブ信号をバッファリングして出力する通常動作用
▲▼バッファ手段と、 前記外部から供給されるロウアドレスストローブ信号を
バッファリングして出力するテストモード設定用▲
▼バッファ手段と、 外部から供給されるコラムアドレスストローブ信号をバ
ッファリングして出力する▲▼バッファ手段と、 外部から供給されるライトイネーブル信号をバッファリ
ングして出力する▲▼バッファ手段と、 前記テストモード設定用▲▼バッファ手段の出力
の変化のパターンと前記▲▼バッファ手段および
前記▲▼バッファ手段の出力の論理レベルとの組合
せに基づいて、前記メモリセルアレイのテスト動作の開
始および終了を制御するためのテストモード信号を出力
するテストモード指示手段とを備えた、ダイナミックラ
ンダムアクセスメモリ。 - 【請求項３】メモリセルアレイと、 外部から供給されるロウアドレスストローブ信号をバッ
ファリングして第１の内部▲▼信号を出力する通
常動作用の第１の▲▼バッファ手段と、 前記外部から供給されるロウアドレスストローブ信号を
バッファリングして第２の内部▲▼信号を出力す
るテストモード設定用の第２の▲▼バッファ手段
と、 外部から供給されるコラムアドレスストローブ信号をバ
ッファリングして出力する▲▼バッファ手段と、 外部から供給されるライトイネーブル信号をバッファリ
ングして出力する▲▼バッファ手段と、 前記テストモード設定用の第２の▲▼バッファ手
段の第２の▲▼信号出力の変化のパターンと前記
▲▼バッファ手段および前記▲▼バッファ手
段の出力の論理レベルとの組合せに基づいて、前記メモ
リセルアレイのテスト動作の開始および終了を制御する
ためのテストモード信号を出力するテストモード指示手
段とを備え、前記第１の内部▲▼信号は、内部読
出および書込回路を制御し、 前記通常動作用の第１の▲▼バッファ手段は、そ
の出力の立上りおよび立下りのタイミングを規定するた
めの前記ロウアドレスストローブ信号の共通の１つのし
きい値レベルを有し、 前記テストモード設定用の第２の▲▼バッファ手
段は、その出力の立上りおよび立下りのタイミングを規
定するための前記ロウアドレスストローブ信号の互いに
異なる２つのしきい値レベルを有する、ダイナミックラ
ンダムアクセスメモリ。 - 【請求項４】メモリセルアレイと、 電源投入に応答して、リセット信号を出力するパワーオ
ンリセット手段と、 前記パワーオンリセット手段からのリセット信号を受け
て初期化され、かつ外部から供給されるロウアドレスス
トローブ信号をバッファリングして出力する通常動作用
▲▼バッファ手段と、 前記外部から供給されるロウアドレスストローブ信号を
バッファリングして出力するテストモード設定用▲
▼バッファ手段と、 外部から供給されるコラムアドレスストローブ信号をバ
ッファリングして出力する▲▼バッファ手段と、 外部から供給されるライトイネーブル信号をバッファリ
ングして出力する▲▼バッファ手段と、 前記テストモード設定用▲▼バッファ手段の出力
の変化のパターンと前記▲▼バッファ手段および
前記▲▼バッファ手段の出力の論理レベルとの組合
せに基づいて、前記メモリセルアレイのテスト動作の開
始および終了を制御するためのテストモード信号を出力
するテストモード指示手段とを備え、 前記通常動作用▲▼バッファ手段は、その出力の
立上りおよび立下りのタイミングを規定するための前記
ロウアドレスストローブ信号の共通の１つのしきい値レ
ベルを有し、 前記テストモード設定用▲▼バッファ手段は、そ
の出力の立上りおよび立下りのタイミングを規定するた
めの前記ロウアドレスストローブ信号の互いに異なる２
つのしきい値レベルを有する、ダイナミックランダムア
クセスメモリ。 - 【請求項５】メモリセルアレイ、 前記メモリセルアレイのテスト動作の開始および終了を
制御するためのテストモード信号を出力するテストモー
ド指示手段、 電源投入に応答して、リセット信号を出力するパワーオ
ンリセット手段、 ロウアドレスストローブ信号と前記パワーオンリセット
手段からのリセット信号とが入力されてこれら両信号を
論理演算するインバータを有する通常動作用▲▼
バッファ手段、および ロウアドレスストローブ信号が入力されるインバータを
有し、前記テストモード指示手段によるテストモード信
号の出力を制御するための内部信号制御信号を出力する
テストモード設定用▲▼バッファ手段を備えた、
ダイナミックランダムアクセスメモリ。 - 【請求項６】メモリセルアレイ、 前記メモリセルアレイのテスト動作の開始および終了を
制御するためのテストモード信号を出力するテストモー
ド指示手段、 電源投入に応答して、リセット信号を出力するパワーオ
ンリセット手段、 ロウアドレスストローブ信号と前記パワーオンリセット
手段からのリセット信号とが入力される通常動作用▲
▼バッファ手段、および ロウアドレスストローブ信号が入力され、前記テストモ
ード指示手段によるテストモード信号の出力を制御する
ための内部信号制御信号を出力するテストモード設定用
▲▼バッファ手段を備え、 前記通常動作用▲▼バッファ手段は、 第１の電源電位にされる第１の電源ノードと、 第２の電源電位にされる第２の電源ノードと、 前記ロウアドレスストローブ信号が入力される第１の入
力ノードと、 前記リセット信号が入力される制御ノードと、 第１の出力ノードと、 前記第１の電源ノードと前記第１の出力ノードとの間に
接続され、制御電極が前記制御ノードに接続される第１
の極性の第１のトランジスタと、 前記第１の電源ノードと前記第１の出力ノードとの間に
前記第１のトランジスタと直列に接続され、制御電極が
前記第１の入力ノードに接続される第１の極性の第２の
トランジスタと、 前記第１の出力ノードと前記第２の電源ノードとの間に
接続され、制御電極が前記第１の入力ノードに接続され
る第２の極性の第３のトランジスタと、 前記第３のトランジスタと並列に接続され、制御電極が
前記制御ノードに接続される第２の極性の第４のトラン
ジスタとを有し、 前記テストモード設定用▲▼バッファ手段は、 前記第１の電源電位にされる第３の電源ノードと、 前記第２の電源電位にされる第４の電源ノードと、 前記ロウアドレスストローブ信号が入力される第２の入
力ノードと、 第２の出力ノードと、 前記第３の電源ノードと前記第２の出力ノードとの間に
接続され、制御電極が前記第２の入力ノードに接続され
る第１の極性の第５のトランジスタと、 前記第４の電源ノードと前記第２の出力ノードとの間に
接続され、制御電極が前記第２の入力ノードに接続され
る第２の極性の第６のトランジスタとを有していること
を特徴とする、ダイナミックランダムアクセスメモリ。 - 【請求項７】メモリセルアレイ、 前記メモリセルアレイのテスト動作の開始および終了を
制御するためのテストモード信号を出力するテストモー
ド指示手段、 電源投入に応答して、リセット信号を出力するパワーオ
ンリセット手段、 ロウアドレスストローブ信号と前記パワーオンリセット
手段からのリセット信号とが入力される通常動作用▲
▼バッファ手段、および ロウアドレスストローブ信号が入力され、前記テストモ
ード指示手段によるテストモード信号の出力を制御する
ための内部信号制御信号を出力するテストモード設定用
▲▼バッファ手段を備え、 前記通常動作用▲▼バッファ手段は、 第１の電源電位にされる第１の電源ノードと、 第２の電源電位にされる第２の電源ノードと、 前記ロウアドレスストローブ信号が入力される第１の入
力ノードと、 前記リセット信号が入力される制御ノードと、 第１の出力ノードと、 前記第１の電源ノードと前記第１の出力ノードとの間に
接続され、制御電極が前記制御ノードに接続される第１
の極性の第１のトランジスタと、 前記第１の電源ノードと前記第１の出力ノードとの間に
前記第１のトランジスタと直列に接続され、制御電極が
前記第１の入力ノードに接続される第１の極性の第２の
トランジスタと、 前記第１の出力ノードと前記第２の電源ノードとの間に
接続され、制御電極が前記第１の入力ノードに接続され
る第２の極性の第３のトランジスタと、 前記第３のトランジスタと並列に接続され、制御電極が
前記制御ノードに接続される第２の極性の第４のトラン
ジスタとを有し、 前記テストモード設定用▲▼バッファ手段は、 前記第１の電源電位にされる第３の電源ノードと、 前記第２の電源電位にされる第４の電源ノードと、 前記ロウアドレスストローブ信号が入力される第２の入
力ノードと、 中間ノードと、 第２の出力ノードと、 前記第３の電源ノードと前記中間ノードとの間に接続さ
れ、制御電極が前記第２の入力ノードに接続される第１
の極性の第５のトランジスタと、 前記第４の電源ノードと前記中間ノードとの間に接続さ
れ、制御電極が前記第２の入力ノードに接続される第２
の極性の第６のトランジスタと、 前記第３の電源ノードと前記中間ノードとの間に接続さ
れ、制御電極が前記第２の出力ノードに接続される第７
のトランジスタと、 前記第４の電源ノードと前記中間ノードとの間に接続さ
れ、制御電極が前記第２の出力ノードに接続される第２
の極性の第８のトランジスタと、 前記第３の電源ノードと前記第２の出力ノードとの間に
接続され、制御電極が前記中間ノードに接続される第１
の極性の第９のトランジスタと、 前記第４の電源ノードと前記第２の出力ノードとの間に
接続され、制御電極が前記中間ノードに接続される第２
の極性の第10のトランジスタとを有していることを特徴
とする、ダイナミックランダムアクセスメモリ。 - 【請求項８】メモリセルアレイと、 前記メモリセルアレイからのデータ読出および前記メモ
リセルアレイへのデータ書込に関連する内部回路手段
と、 電源投入に応答して、前記内部回路手段を初期化するリ
セットパルス発生手段とを備え、 前記内部回路手段は、前記リセットパルス発生手段から
の前記リセットパルスの出力後に外部制御信号に応答し
て動作し、 前記外部制御信号に応答してテストモードを指示するテ
ストモード指示信号を発生するテストモード指示信号発
生手段と、 前記リセットパルス発生手段から前記リセットパルスが
発生していないときにのみ、前記外部制御信号をバッフ
ァリングしかつ前記内部回路手段に印加する第１のバッ
ファ手段と、 前記外部制御信号を常にバッファリングしかつ前記テス
トモード指示信号発生手段に印加する第２のバッファ手
段とをさらに備える、半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216550A JP2568455B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体記憶装置 |
| GB9116513A GB2248511B (en) | 1990-08-16 | 1991-07-31 | Semiconductor memory device having test mode |
| DE4126474A DE4126474A1 (de) | 1990-08-16 | 1991-08-09 | Halbleiterspeichereinrichtung mit testmodus |
| US07/744,750 US5204837A (en) | 1990-08-16 | 1991-08-14 | Semiconductor memory device having test mode |
| KR1019910014119A KR950007454B1 (ko) | 1990-08-16 | 1991-08-16 | 테스트 모드(Test Mode) 기능을 구비한 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216550A JP2568455B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498700A JPH0498700A (ja) | 1992-03-31 |
| JP2568455B2 true JP2568455B2 (ja) | 1997-01-08 |
Family
ID=16690195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216550A Expired - Lifetime JP2568455B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5204837A (ja) |
| JP (1) | JP2568455B2 (ja) |
| KR (1) | KR950007454B1 (ja) |
| DE (1) | DE4126474A1 (ja) |
| GB (1) | GB2248511B (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3282188B2 (ja) * | 1991-06-27 | 2002-05-13 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH0636593A (ja) * | 1992-07-14 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3400824B2 (ja) | 1992-11-06 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH06215599A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | 半導体記憶回路 |
| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| US6587978B1 (en) * | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
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