JP2000040035A - 半導体記憶装置およびそれを用いたメモリシステム - Google Patents
半導体記憶装置およびそれを用いたメモリシステムInfo
- Publication number
- JP2000040035A JP2000040035A JP10209514A JP20951498A JP2000040035A JP 2000040035 A JP2000040035 A JP 2000040035A JP 10209514 A JP10209514 A JP 10209514A JP 20951498 A JP20951498 A JP 20951498A JP 2000040035 A JP2000040035 A JP 2000040035A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- address
- test
- memory controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 システムの救済が可能で、かつメモリ容量の
減少を抑制できるメモリシステムを提供する。 【解決手段】 ＳＬＤＲＡＭ５．０〜５．ｎの各々は、
メモリコントローラ３からテスト実行コマンドが与えら
れたことに応じて内蔵メモリ部２４のテストを実行し、
不良アドレスをメモリコントローラ３に与える。メモリ
コントローラ３は、ＳＬＤＲＡＭ５．０〜５．ｎの各々
の不良アドレスを記憶し、不良アドレスにアクセスせず
正常アドレスのみにアクセスする。不良アドレスを有す
るＳＬＤＲＡＭにアクセスしなかった従来に比べ、メイ
ンメモリ４のメモリ容量の減少率が小さく抑えられる。
減少を抑制できるメモリシステムを提供する。 【解決手段】 ＳＬＤＲＡＭ５．０〜５．ｎの各々は、
メモリコントローラ３からテスト実行コマンドが与えら
れたことに応じて内蔵メモリ部２４のテストを実行し、
不良アドレスをメモリコントローラ３に与える。メモリ
コントローラ３は、ＳＬＤＲＡＭ５．０〜５．ｎの各々
の不良アドレスを記憶し、不良アドレスにアクセスせず
正常アドレスのみにアクセスする。不良アドレスを有す
るＳＬＤＲＡＭにアクセスしなかった従来に比べ、メイ
ンメモリ４のメモリ容量の減少率が小さく抑えられる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置お
よびそれを用いたメモリシステムに関し、特に、メモリ
コントローラに接続される半導体記憶装置およびそれを
用いたメモリシステムに関する。
よびそれを用いたメモリシステムに関し、特に、メモリ
コントローラに接続される半導体記憶装置およびそれを
用いたメモリシステムに関する。
【０００２】
【従来の技術】従来より、シンクリンク・ダイナミック
ランダムアクセスメモリ（以下、ＳＬＤＲＡＭと称す）
を用いたメモリシステムが開発されている。このメモリ
システムでは、メモリコントローラに対して複数のＳＬ
ＤＲＡＭが並列接続され、クロック信号に同期してデー
タ転送が連続的に行われる。このため、高速のデータ転
送が可能となる。
ランダムアクセスメモリ（以下、ＳＬＤＲＡＭと称す）
を用いたメモリシステムが開発されている。このメモリ
システムでは、メモリコントローラに対して複数のＳＬ
ＤＲＡＭが並列接続され、クロック信号に同期してデー
タ転送が連続的に行われる。このため、高速のデータ転
送が可能となる。
【０００３】また、メモリシステムの構築後にいくつか
のＳＬＤＲＡＭが不良となった場合にシステムを救済す
る技術が特開平９−２９３３９３号公報に開示されてい
る。この技術では、各ＳＬＤＲＡＭに組込テスト回路が
設けられ、システム初期設定時ごとに各ＳＬＤＲＡＭが
正常か否かのテストが実行され、テスト結果がメモリコ
ントローラに転送される。これにより、不良なＳＬＤＲ
ＡＭに対してＩＤ値が設定されず、メモリコントローラ
が不良なＳＬＤＲＡＭにアクセスすることが防止され、
システムの誤動作が防止される。
のＳＬＤＲＡＭが不良となった場合にシステムを救済す
る技術が特開平９−２９３３９３号公報に開示されてい
る。この技術では、各ＳＬＤＲＡＭに組込テスト回路が
設けられ、システム初期設定時ごとに各ＳＬＤＲＡＭが
正常か否かのテストが実行され、テスト結果がメモリコ
ントローラに転送される。これにより、不良なＳＬＤＲ
ＡＭに対してＩＤ値が設定されず、メモリコントローラ
が不良なＳＬＤＲＡＭにアクセスすることが防止され、
システムの誤動作が防止される。
【０００４】
【発明が解決しようとする課題】しかし、従来の救済技
術では、ＳＬＤＲＡＭ内に不良ビットが１つでもあれば
そのＳＬＤＲＡＭへのアクセスが禁止されるので、ＳＬ
ＤＲＡＭのメモリ容量単位でメモリシステムのメモリ容
量が減少してしまい、メモリシステムの性能が低下して
しまうという問題があった。
術では、ＳＬＤＲＡＭ内に不良ビットが１つでもあれば
そのＳＬＤＲＡＭへのアクセスが禁止されるので、ＳＬ
ＤＲＡＭのメモリ容量単位でメモリシステムのメモリ容
量が減少してしまい、メモリシステムの性能が低下して
しまうという問題があった。
【０００５】それゆえに、この発明の主たる目的は、メ
モリシステムの構築後に不良アドレスが生じた場合でも
システムの救済が可能となり、かつメモリ容量の減少を
抑制できる半導体記憶装置およびメモリシステムを提供
することである。
モリシステムの構築後に不良アドレスが生じた場合でも
システムの救済が可能となり、かつメモリ容量の減少を
抑制できる半導体記憶装置およびメモリシステムを提供
することである。
【０００６】
【課題を解決するための手段】請求項１に係る発明は、
メモリコントローラに接続される半導体記憶装置であっ
て、メモリ回路、読出／書込回路、および第１のテスト
回路を備える。メモリ回路は、それぞれに固有のアドレ
スが予め割当てられた複数のメモリセルを含む。読出／
書込回路は、メモリコントローラから読出／書込コマン
ドおよびアドレスが与えられたことに応じて、そのアド
レスに対応するメモリセルのデータの読出／書込を行な
う。第１のテスト回路は、メモリコントローラから第１
のテスト実行コマンドが与えられたことに応じてメモリ
回路の各メモリセルが正常か否かをテストし、不良メモ
リセルのアドレスを含むテスト結果情報をメモリコント
ローラに与える。
メモリコントローラに接続される半導体記憶装置であっ
て、メモリ回路、読出／書込回路、および第１のテスト
回路を備える。メモリ回路は、それぞれに固有のアドレ
スが予め割当てられた複数のメモリセルを含む。読出／
書込回路は、メモリコントローラから読出／書込コマン
ドおよびアドレスが与えられたことに応じて、そのアド
レスに対応するメモリセルのデータの読出／書込を行な
う。第１のテスト回路は、メモリコントローラから第１
のテスト実行コマンドが与えられたことに応じてメモリ
回路の各メモリセルが正常か否かをテストし、不良メモ
リセルのアドレスを含むテスト結果情報をメモリコント
ローラに与える。
【０００７】請求項２に係る発明では、請求項１に係る
発明のテスト結果情報は、さらに、不良メモリセルの数
を含む。
発明のテスト結果情報は、さらに、不良メモリセルの数
を含む。
【０００８】請求項３に係る発明は、メモリコントロー
ラに接続される半導体記憶装置であって、複数のメモリ
回路、読出／書込回路、および第１のテスト回路を備え
る。各メモリ回路は、複数のメモリセルを含み、各メモ
リ回路には固有の上位アドレスが予め割当てられ、各メ
モリセルに固有の下位アドレスが予め割当てられてい
る。読出／書込回路は、メモリコントローラから読出／
書込コマンド、上位アドレスおよび下位アドレスが与え
られたことに応じて、その上位アドレスおよび下位アド
レスに対応するメモリセルのデータの読出／書込を行な
う。第１のテスト回路は、メモリコントローラから第１
のテスト実行コマンドが与えられたことに応じて各メモ
リ回路の各メモリセルが正常か否かをテストし、不良メ
モリセルを含む不良メモリ回路の上位アドレスを含むテ
スト結果情報をメモリコントローラに与える。
ラに接続される半導体記憶装置であって、複数のメモリ
回路、読出／書込回路、および第１のテスト回路を備え
る。各メモリ回路は、複数のメモリセルを含み、各メモ
リ回路には固有の上位アドレスが予め割当てられ、各メ
モリセルに固有の下位アドレスが予め割当てられてい
る。読出／書込回路は、メモリコントローラから読出／
書込コマンド、上位アドレスおよび下位アドレスが与え
られたことに応じて、その上位アドレスおよび下位アド
レスに対応するメモリセルのデータの読出／書込を行な
う。第１のテスト回路は、メモリコントローラから第１
のテスト実行コマンドが与えられたことに応じて各メモ
リ回路の各メモリセルが正常か否かをテストし、不良メ
モリセルを含む不良メモリ回路の上位アドレスを含むテ
スト結果情報をメモリコントローラに与える。
【０００９】請求項４に係る発明では、請求項３に係る
発明のテスト結果情報は、さらに、不良メモリ回路の数
を含む。
発明のテスト結果情報は、さらに、不良メモリ回路の数
を含む。
【００１０】請求項５に係る発明では、請求項１から４
のいずれかに係る発明の第１のテスト回路は、テスト結
果情報を一旦記憶し、メモリコントローラからテスト結
果出力コマンドが与えられたことに応じてテスト結果情
報をメモリコントローラに出力する。
のいずれかに係る発明の第１のテスト回路は、テスト結
果情報を一旦記憶し、メモリコントローラからテスト結
果出力コマンドが与えられたことに応じてテスト結果情
報をメモリコントローラに出力する。
【００１１】請求項６に係る発明では、請求項１から５
のいずれかに係る発明に、ロジック回路および第２のテ
スト回路がさらに設けられる。ロジック回路は、メモリ
コントローラとメモリ回路との間でデータ処理を行な
う。第２のテスト回路は、メモリコントローラから第２
のテスト実行コマンドが与えられたことに応じてロジッ
ク回路が正常か否かをテストし、そのテスト結果をメモ
リコントローラに与える。メモリ回路とロジック回路
は、メモリコントローラ側から別々に使用可能となって
いる。
のいずれかに係る発明に、ロジック回路および第２のテ
スト回路がさらに設けられる。ロジック回路は、メモリ
コントローラとメモリ回路との間でデータ処理を行な
う。第２のテスト回路は、メモリコントローラから第２
のテスト実行コマンドが与えられたことに応じてロジッ
ク回路が正常か否かをテストし、そのテスト結果をメモ
リコントローラに与える。メモリ回路とロジック回路
は、メモリコントローラ側から別々に使用可能となって
いる。
【００１２】請求項７に係る発明は、半導体記憶装置
と、それを制御するメモリコントローラとを備えたメモ
リシステムであって、半導体記憶装置は、メモリ回路、
読出／書込回路、および第１のテスト回路を備える。メ
モリ回路は、それぞれに固有のアドレスが予め割当てら
れた複数のメモリセルを含む。読出／書込回路は、メモ
リコントローラから読出／書込コマンドおよびアドレス
が与えられたことに応じて、そのアドレスに対応するメ
モリセルのデータの読出／書込を行なう。第１のテスト
回路は、メモリコントローラから第１のテスト実行コマ
ンドが与えられたことに応じてメモリ回路の各メモリセ
ルが正常か否かをテストし、不良メモリセルのアドレス
を含むテスト結果情報をメモリコントローラに与える。
メモリコントローラは、第１のテスト回路から与えられ
たテスト結果情報に基づいて、メモリ回路のうちの不良
メモリセルにはアクセスせず正常メモリセルのみにアク
セスする。
と、それを制御するメモリコントローラとを備えたメモ
リシステムであって、半導体記憶装置は、メモリ回路、
読出／書込回路、および第１のテスト回路を備える。メ
モリ回路は、それぞれに固有のアドレスが予め割当てら
れた複数のメモリセルを含む。読出／書込回路は、メモ
リコントローラから読出／書込コマンドおよびアドレス
が与えられたことに応じて、そのアドレスに対応するメ
モリセルのデータの読出／書込を行なう。第１のテスト
回路は、メモリコントローラから第１のテスト実行コマ
ンドが与えられたことに応じてメモリ回路の各メモリセ
ルが正常か否かをテストし、不良メモリセルのアドレス
を含むテスト結果情報をメモリコントローラに与える。
メモリコントローラは、第１のテスト回路から与えられ
たテスト結果情報に基づいて、メモリ回路のうちの不良
メモリセルにはアクセスせず正常メモリセルのみにアク
セスする。
【００１３】請求項８に係る発明では、請求項７に係る
発明のテスト結果情報は、さらに、不良メモリセルの数
を含む。
発明のテスト結果情報は、さらに、不良メモリセルの数
を含む。
【００１４】請求項９に係る発明では、請求項７または
８に係る発明のメモリコントローラは、レジスタおよび
アドレス発生回路を含む。レジスタは、第１のテスト回
路から与えられたテスト結果情報を格納するために設け
られる。アドレス発生回路は、外部から与えられた外部
アドレスとレジスタに格納されたテスト結果情報とに基
づいて、メモリ回路の正常メモリセルに対応するアドレ
スのみを生成し、そのアドレスを読出／書込回路に与え
る。
８に係る発明のメモリコントローラは、レジスタおよび
アドレス発生回路を含む。レジスタは、第１のテスト回
路から与えられたテスト結果情報を格納するために設け
られる。アドレス発生回路は、外部から与えられた外部
アドレスとレジスタに格納されたテスト結果情報とに基
づいて、メモリ回路の正常メモリセルに対応するアドレ
スのみを生成し、そのアドレスを読出／書込回路に与え
る。
【００１５】請求項１０に係る発明は、半導体記憶装置
と、それを制御するメモリコントローラとを備えたメモ
リシステムであって、半導体記憶装置は、複数のメモリ
回路、読出／書込回路、および第１のテスト回路を備え
る。各メモリ回路は、複数のメモリセルを含み、各メモ
リ回路には固有の上位アドレスが予め割当てられ、各メ
モリセルには固有の下位アドレスが予め割当てられてい
る。読出／書込回路は、メモリコントローラから読出／
書込コマンド、上位アドレスおよび下位アドレスが与え
られたことに応じて、その上位アドレスおよび下位アド
レスに対応するメモリセルのデータの読出／書込を行な
う。第１のテスト回路は、メモリコントローラから第１
のテスト実行コマンドが与えられたことに応じて各メモ
リ回路の各メモリセルが正常か否かをテストし、不良メ
モリセルを含む不良メモリ回路の上位アドレスを含むテ
スト結果情報をメモリコントローラに与える。メモリコ
ントローラは、第１のテスト回路から与えられたテスト
結果情報に基づいて、複数のメモリ回路のうちの不良メ
モリ回路にはアクセスせず正常なメモリ回路のみにアク
セスする。
と、それを制御するメモリコントローラとを備えたメモ
リシステムであって、半導体記憶装置は、複数のメモリ
回路、読出／書込回路、および第１のテスト回路を備え
る。各メモリ回路は、複数のメモリセルを含み、各メモ
リ回路には固有の上位アドレスが予め割当てられ、各メ
モリセルには固有の下位アドレスが予め割当てられてい
る。読出／書込回路は、メモリコントローラから読出／
書込コマンド、上位アドレスおよび下位アドレスが与え
られたことに応じて、その上位アドレスおよび下位アド
レスに対応するメモリセルのデータの読出／書込を行な
う。第１のテスト回路は、メモリコントローラから第１
のテスト実行コマンドが与えられたことに応じて各メモ
リ回路の各メモリセルが正常か否かをテストし、不良メ
モリセルを含む不良メモリ回路の上位アドレスを含むテ
スト結果情報をメモリコントローラに与える。メモリコ
ントローラは、第１のテスト回路から与えられたテスト
結果情報に基づいて、複数のメモリ回路のうちの不良メ
モリ回路にはアクセスせず正常なメモリ回路のみにアク
セスする。
【００１６】請求項１１に係る発明では、請求項１０に
係る発明のテスト結果情報は、さらに、不良メモリ回路
の数を含む。
係る発明のテスト結果情報は、さらに、不良メモリ回路
の数を含む。
【００１７】請求項１２に係る発明では、請求項１０ま
たは１１に係る発明のメモリコントローラは、レジスタ
およびアドレス発生回路を含む。レジスタは、第１のテ
スト回路から与えられたテスト結果情報を格納するため
に設けられる。アドレス発生回路は、外部から与えられ
た外部上位アドレスおよび外部下位アドレスとレジスタ
に格納されたテスト結果情報とに基づいて、複数のメモ
リ回路のうちの正常メモリ回路に対応する上位アドレス
および下位アドレスのみを生成し、その上位アドレスお
よび下位アドレスを読出／書込回路に与える。
たは１１に係る発明のメモリコントローラは、レジスタ
およびアドレス発生回路を含む。レジスタは、第１のテ
スト回路から与えられたテスト結果情報を格納するため
に設けられる。アドレス発生回路は、外部から与えられ
た外部上位アドレスおよび外部下位アドレスとレジスタ
に格納されたテスト結果情報とに基づいて、複数のメモ
リ回路のうちの正常メモリ回路に対応する上位アドレス
および下位アドレスのみを生成し、その上位アドレスお
よび下位アドレスを読出／書込回路に与える。
【００１８】請求項１３に係る発明では、請求項７から
１２のいずれかに係る発明の第１のテスト回路は、テス
ト結果情報を一旦記憶し、メモリコントローラからテス
ト結果出力コマンドが与えられたことに応じてテスト結
果情報をメモリコントローラに出力する。
１２のいずれかに係る発明の第１のテスト回路は、テス
ト結果情報を一旦記憶し、メモリコントローラからテス
ト結果出力コマンドが与えられたことに応じてテスト結
果情報をメモリコントローラに出力する。
【００１９】請求項１４に係る発明では、請求項７から
１３のいずれかに係る発明の半導体記憶装置は、ロジッ
ク回路および第２のテスト回路をさらに備える。ロジッ
ク回路は、メモリコントローラとメモリ回路との間でデ
ータ処理を行なう。第２のテスト回路は、メモリコント
ローラから第２のテスト実行コマンドが与えられたこと
に応じてロジック回路が正常か否かをテストし、そのテ
スト結果をメモリコントローラに与える。メモリ回路と
ロジック回路は、メモリコントローラ側から別々に使用
可能となっている。
１３のいずれかに係る発明の半導体記憶装置は、ロジッ
ク回路および第２のテスト回路をさらに備える。ロジッ
ク回路は、メモリコントローラとメモリ回路との間でデ
ータ処理を行なう。第２のテスト回路は、メモリコント
ローラから第２のテスト実行コマンドが与えられたこと
に応じてロジック回路が正常か否かをテストし、そのテ
スト結果をメモリコントローラに与える。メモリ回路と
ロジック回路は、メモリコントローラ側から別々に使用
可能となっている。
【００２０】請求項１５に係る発明では、請求項７から
１４のいずれかに係る発明の半導体記憶装置は複数設け
られ、各半導体記憶装置に固有の識別子が割当てられ
る。各半導体記憶装置は、メモリコントローラから対応
の識別子が与えられたことに応じて活性化する。
１４のいずれかに係る発明の半導体記憶装置は複数設け
られ、各半導体記憶装置に固有の識別子が割当てられ
る。各半導体記憶装置は、メモリコントローラから対応
の識別子が与えられたことに応じて活性化する。
【００２１】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるコンピュータシステムの構成を
示すブロック図である。図１を参照して、このコンピュ
ータシステムは、パーソナルコンピュータ１およびハー
ドディスク６を備え、パーソナルコンピュータ１は、Ｃ
ＰＵ（中央処理装置）２、メモリコントローラ３および
メインメモリ４を含む。
明の実施の形態１によるコンピュータシステムの構成を
示すブロック図である。図１を参照して、このコンピュ
ータシステムは、パーソナルコンピュータ１およびハー
ドディスク６を備え、パーソナルコンピュータ１は、Ｃ
ＰＵ（中央処理装置）２、メモリコントローラ３および
メインメモリ４を含む。
【００２２】ＣＰＵ２は、データロード、データストア
等のコマンドをプロセッサバス１０を介してメモリコン
トローラ３に与える。メモリコントローラ３は、ＣＰＵ
２からデータロードコマンドを受けた場合は、データが
メインメモリ４にあるときはコマンドバス１１を介して
メインメモリ４にリードコマンドを与えるとともにデー
タバス１２を介してメインメモリ４からデータを読出
し、データがメインメモリ４にないときはＰＣＩバス１
３を介してハードディスク６からデータを読出す。また
メモリコントローラ３は、ＣＰＵ２からデータストアコ
マンドを受けた場合は、メインメモリ４にデータを格納
できるときはコマンドバス１１を介してメインメモリ４
にライトコマンドを与えるとともにデータバス１２を介
してメインメモリ４にデータを書込み、メインメモリ４
に格納できないときはハードディスク６にデータを格納
する。
等のコマンドをプロセッサバス１０を介してメモリコン
トローラ３に与える。メモリコントローラ３は、ＣＰＵ
２からデータロードコマンドを受けた場合は、データが
メインメモリ４にあるときはコマンドバス１１を介して
メインメモリ４にリードコマンドを与えるとともにデー
タバス１２を介してメインメモリ４からデータを読出
し、データがメインメモリ４にないときはＰＣＩバス１
３を介してハードディスク６からデータを読出す。また
メモリコントローラ３は、ＣＰＵ２からデータストアコ
マンドを受けた場合は、メインメモリ４にデータを格納
できるときはコマンドバス１１を介してメインメモリ４
にライトコマンドを与えるとともにデータバス１２を介
してメインメモリ４にデータを書込み、メインメモリ４
に格納できないときはハードディスク６にデータを格納
する。
【００２３】メインメモリ４は、ハードディスク６に比
べ、メモリ容量は小さいが高速に動作する。したがっ
て、データをハードディスク６からメインメモリ４に移
動させておくことにより、アクセス速度が速くなりシス
テムが効率よく動作する。なお、ＣＰＵ２、メモリコン
トローラ３およびメインメモリ４は、同じボード上に実
装される。
べ、メモリ容量は小さいが高速に動作する。したがっ
て、データをハードディスク６からメインメモリ４に移
動させておくことにより、アクセス速度が速くなりシス
テムが効率よく動作する。なお、ＣＰＵ２、メモリコン
トローラ３およびメインメモリ４は、同じボード上に実
装される。
【００２４】図２は、メインメモリ４の構成を示すブロ
ック図である。図２を参照して、メインメモリ４は、コ
マンドバス１１とデータバス１２との間に並列接続され
たｎ＋１個（ただし、ｎは自然数である）のＳＬＤＲＡ
Ｍ５．０〜５．ｎを含む。コマンドバス１１は１０ビッ
ト幅を有し、データバス１２は１６ビット幅を有する。
メモリコントローラ３およびＳＬＤＲＡＭ５．０〜５．
ｎの各々は、クロック信号ＣＣＬＫ，ＤＣＬＫに同期し
て動作する。
ック図である。図２を参照して、メインメモリ４は、コ
マンドバス１１とデータバス１２との間に並列接続され
たｎ＋１個（ただし、ｎは自然数である）のＳＬＤＲＡ
Ｍ５．０〜５．ｎを含む。コマンドバス１１は１０ビッ
ト幅を有し、データバス１２は１６ビット幅を有する。
メモリコントローラ３およびＳＬＤＲＡＭ５．０〜５．
ｎの各々は、クロック信号ＣＣＬＫ，ＤＣＬＫに同期し
て動作する。
【００２５】ＳＬＤＲＡＭ５．０〜５．ｎには、それぞ
れ固有の識別子（スレーブＩＤ）が割当てられる。ＳＬ
ＤＲＡＭ５．０〜５．ｎの各々のＩＤ値は、システム初
期設定時にコントローラ３によってコントローラ３から
近い順番に設定される。
れ固有の識別子（スレーブＩＤ）が割当てられる。ＳＬ
ＤＲＡＭ５．０〜５．ｎの各々のＩＤ値は、システム初
期設定時にコントローラ３によってコントローラ３から
近い順番に設定される。
【００２６】すなわち、コントローラ３およびＳＬＤＲ
ＡＭ５．０〜５．ｎは、それぞれセレクト入力ノードＳ
Ｉおよびセレクト出力ノードＳＯを含む。コントローラ
３のセレクト出力ノードＳＯは初段のＳＬＤＲＡＭ５．
０のセレクト入力ノードＳＩに接続され、ＳＬＤＲＡＭ
５．０〜５．ｎ−１のセレクト出力ノードＳＯはそれぞ
れ次段のＳＬＤＲＡＭ５．１〜５ｎのセレクト入力ノー
ドＳＩに接続され、最終段のＳＬＤＲＡＭ５．ｎのセレ
クト出力ノードＳＯはコントローラ３のセレクト入力ノ
ードＳＩに接続される。
ＡＭ５．０〜５．ｎは、それぞれセレクト入力ノードＳ
Ｉおよびセレクト出力ノードＳＯを含む。コントローラ
３のセレクト出力ノードＳＯは初段のＳＬＤＲＡＭ５．
０のセレクト入力ノードＳＩに接続され、ＳＬＤＲＡＭ
５．０〜５．ｎ−１のセレクト出力ノードＳＯはそれぞ
れ次段のＳＬＤＲＡＭ５．１〜５ｎのセレクト入力ノー
ドＳＩに接続され、最終段のＳＬＤＲＡＭ５．ｎのセレ
クト出力ノードＳＯはコントローラ３のセレクト入力ノ
ードＳＩに接続される。
【００２７】ＳＬＤＲＡＭ５．０〜５．ｎ−１の各々
は、セレクト入力ノードＳＩが「Ｈ」レベルであり、か
つセレクト出力ノードＳＯが「Ｌ」レベルであるとき、
コマンドバス１１に与えられたＩＤ値を取込むことがで
きる。ＳＬＤＲＡＭ５．０〜５ｎの各々は、スレーブＩ
Ｄが初期値（たとえば２５５）の間、セレクト出力ノー
ドＳＯを「Ｌ」レベルに維持する。
は、セレクト入力ノードＳＩが「Ｈ」レベルであり、か
つセレクト出力ノードＳＯが「Ｌ」レベルであるとき、
コマンドバス１１に与えられたＩＤ値を取込むことがで
きる。ＳＬＤＲＡＭ５．０〜５ｎの各々は、スレーブＩ
Ｄが初期値（たとえば２５５）の間、セレクト出力ノー
ドＳＯを「Ｌ」レベルに維持する。
【００２８】コントローラ３は、ＳＬＤＲＡＭ５．０〜
５ｎを初期化した後、セレクト出力ノードＳＯを「Ｈ」
レベルにするとともにコマンドバス１１にＩＤ値である
「０」を出力する。初段のＳＬＤＲＡＭ５．０は、セレ
クト入力ノードＳＩが「Ｈ」レベルでありセレクト出力
ノードＳＯが「Ｌ」レベルであるので、初期設定された
スレーブＩＤの値（２５５）を「０」に更新し、セレク
ト出力ノードＳＯを「Ｈ」レベルにする。
５ｎを初期化した後、セレクト出力ノードＳＯを「Ｈ」
レベルにするとともにコマンドバス１１にＩＤ値である
「０」を出力する。初段のＳＬＤＲＡＭ５．０は、セレ
クト入力ノードＳＩが「Ｈ」レベルでありセレクト出力
ノードＳＯが「Ｌ」レベルであるので、初期設定された
スレーブＩＤの値（２５５）を「０」に更新し、セレク
ト出力ノードＳＯを「Ｈ」レベルにする。
【００２９】次いでコントローラ３は、コマンドバス１
１に「１」を出力する。このとき２段目のＳＬＤＲＡＭ
５．１は、セレクト入力ノードＳＩが「Ｈ」レベルであ
りセレクト出力ノードＳＯが「Ｌ」レベルであるので、
初期設定されたスレーブＩＤの値（２５５）を「１」に
更新し、セレクト出力ノードＳＯを「Ｈ」レベルにす
る。以下同様にして、ＳＬＤＲＡＭ５．０〜５．ｎのス
レーブＩＤの値は、それぞれ０〜ｎに設定される。
１に「１」を出力する。このとき２段目のＳＬＤＲＡＭ
５．１は、セレクト入力ノードＳＩが「Ｈ」レベルであ
りセレクト出力ノードＳＯが「Ｌ」レベルであるので、
初期設定されたスレーブＩＤの値（２５５）を「１」に
更新し、セレクト出力ノードＳＯを「Ｈ」レベルにす
る。以下同様にして、ＳＬＤＲＡＭ５．０〜５．ｎのス
レーブＩＤの値は、それぞれ０〜ｎに設定される。
【００３０】図３は、図１および図２に示したコンピュ
ータシステムのリード動作を示すタイムチャートであ
る。図３を参照して、スレーブＩＤ、コマンドおよびア
ドレスは、クロック信号ＣＣＬＫの立上がりおよび立下
がりに同期して、メモリコントローラ３からコマンドバ
ス１１を介してＳＬＤＲＡＭ５．０〜５．ｎに、パケッ
ト方式で転送される。
ータシステムのリード動作を示すタイムチャートであ
る。図３を参照して、スレーブＩＤ、コマンドおよびア
ドレスは、クロック信号ＣＣＬＫの立上がりおよび立下
がりに同期して、メモリコントローラ３からコマンドバ
ス１１を介してＳＬＤＲＡＭ５．０〜５．ｎに、パケッ
ト方式で転送される。
【００３１】コマンドパケットは、図４に示すように、
スレーブＩＤの値ＩＤ８〜ＩＤ０、コマンドＣＭＤ５〜
ＣＭＤ０、バンクアドレスＢＮＫ２〜ＢＮＫ０、ロウア
ドレスＲＯＷ９〜ＲＯＷ０およびコラムアドレスＣＯＬ
６〜ＣＯＬ０を含み、２クロック周期で転送される。
スレーブＩＤの値ＩＤ８〜ＩＤ０、コマンドＣＭＤ５〜
ＣＭＤ０、バンクアドレスＢＮＫ２〜ＢＮＫ０、ロウア
ドレスＲＯＷ９〜ＲＯＷ０およびコラムアドレスＣＯＬ
６〜ＣＯＬ０を含み、２クロック周期で転送される。
【００３２】図４では、ＩＤの値は９ビットで表わされ
ているが、各ＳＬＤＲＡＭのＩＤ値は最大が２５５の８
ビットで表わされる。したがって、表１に示すように、
２５６以降のＩＤ値を用いて複数のＳＬＤＲＡＭを選択
することもできる。たとえば、すべてのＳＬＤＲＡＭ
５．０〜５．ｎでデータのリフレッシュを行なうとき
は、ＩＤ値を５１１にしてすべてのＳＬＤＲＡＭ５．０
〜５．ｎを選択する。
ているが、各ＳＬＤＲＡＭのＩＤ値は最大が２５５の８
ビットで表わされる。したがって、表１に示すように、
２５６以降のＩＤ値を用いて複数のＳＬＤＲＡＭを選択
することもできる。たとえば、すべてのＳＬＤＲＡＭ
５．０〜５．ｎでデータのリフレッシュを行なうとき
は、ＩＤ値を５１１にしてすべてのＳＬＤＲＡＭ５．０
〜５．ｎを選択する。
【００３３】
【表１】
【００３４】通常の動作時にコマンドパケットを受取っ
たすべてのＳＬＤＲＡＭ５．０〜５．ｎは、パケット内
のＩＤ値と設定されたＩＤ値とを比較する。ＳＬＤＲＡ
Ｍ５．０〜５．ｎは、それが一致していればコマンドパ
ケットの内容をデコードし、メモリコントローラ３から
与えられたコマンドを実行する。
たすべてのＳＬＤＲＡＭ５．０〜５．ｎは、パケット内
のＩＤ値と設定されたＩＤ値とを比較する。ＳＬＤＲＡ
Ｍ５．０〜５．ｎは、それが一致していればコマンドパ
ケットの内容をデコードし、メモリコントローラ３から
与えられたコマンドを実行する。
【００３５】ＣＭＤ５〜ＣＭＤ３は主コマンドを示し、
ＣＭＤ２〜ＣＭＤ０は副コマンドを示す。ＣＭＤ５〜Ｃ
ＭＤ３は、たとえば、０，０，０の場合はページアクセ
ス（バースト長＝４）を示し、０，０，１の場合はペー
ジアクセス（バースト長＝８）を示し、０，１，０の場
合はバンクアクセス（バースト長＝４）を示し、０，
１，１の場合はバンクアクセス（バースト長＝８）を示
す。またＣＭＤ２〜ＣＭＤ０は、たとえば、０，０，０
の場合はリードアクセス（リーブ・ロウ・オープン）を
示し、０，１，０の場合はリードアクセス（クローズ・
ロウ）を示し、１，０，０の場合はライトアクセス（リ
ーブ・ロウ・オープン）を示し、１，１，０の場合はラ
イトアクセス（クローズ・ロウ）を示している。
ＣＭＤ２〜ＣＭＤ０は副コマンドを示す。ＣＭＤ５〜Ｃ
ＭＤ３は、たとえば、０，０，０の場合はページアクセ
ス（バースト長＝４）を示し、０，０，１の場合はペー
ジアクセス（バースト長＝８）を示し、０，１，０の場
合はバンクアクセス（バースト長＝４）を示し、０，
１，１の場合はバンクアクセス（バースト長＝８）を示
す。またＣＭＤ２〜ＣＭＤ０は、たとえば、０，０，０
の場合はリードアクセス（リーブ・ロウ・オープン）を
示し、０，１，０の場合はリードアクセス（クローズ・
ロウ）を示し、１，０，０の場合はライトアクセス（リ
ーブ・ロウ・オープン）を示し、１，１，０の場合はラ
イトアクセス（クローズ・ロウ）を示している。
【００３６】コマンドパケットの内容がリードアクセス
であれば、図３に示すように、データは、コマンド入力
から所定のリードレイテンシ後にクロック信号ＤＣＬＫ
の立上がりおよび立下がりに同期して、選択されたＳＬ
ＤＲＡＭからデータバス１２を介してメモリコントロー
ラ３に、パケット方式で転送される。データパケット
は、図５に示すように１６ビット×４＝８バイトのデー
タを含む。
であれば、図３に示すように、データは、コマンド入力
から所定のリードレイテンシ後にクロック信号ＤＣＬＫ
の立上がりおよび立下がりに同期して、選択されたＳＬ
ＤＲＡＭからデータバス１２を介してメモリコントロー
ラ３に、パケット方式で転送される。データパケット
は、図５に示すように１６ビット×４＝８バイトのデー
タを含む。
【００３７】メモリコントローラ３およびＳＬＤＲＡＭ
５．０〜５．ｎは、データ出力時に、クロック信号ＣＣ
ＬＫと同周期でデータと位相が一致したクロック信号Ｄ
ＣＬＫを出力する。クロック信号ＤＣＬＫはデータ入力
側のデバイスにおいてデータ入力用クロック信号として
利用される。このクロック信号ＤＣＬＫを使うことによ
り、データ入力時のタイミングマージンを広げ、高速な
データ転送を可能としている。
５．０〜５．ｎは、データ出力時に、クロック信号ＣＣ
ＬＫと同周期でデータと位相が一致したクロック信号Ｄ
ＣＬＫを出力する。クロック信号ＤＣＬＫはデータ入力
側のデバイスにおいてデータ入力用クロック信号として
利用される。このクロック信号ＤＣＬＫを使うことによ
り、データ入力時のタイミングマージンを広げ、高速な
データ転送を可能としている。
【００３８】以下、本願の特徴となるメモリシステム救
済方法について詳細に説明する。図６は、図２に示した
ＳＬＤＲＡＭ５．ｎの要部を示すブロック図である。図
６を参照して、このＳＬＤＲＡＭ５．ｎは、コマンドパ
ケット入力バッファ２１、ＩＤレジスタ２２、コマンド
デコーダ２３、メモリ部２４、組込テスト回路２５、不
良アドレスレジスタ２６およびＤＱ入出力バッファ２７
を含む。
済方法について詳細に説明する。図６は、図２に示した
ＳＬＤＲＡＭ５．ｎの要部を示すブロック図である。図
６を参照して、このＳＬＤＲＡＭ５．ｎは、コマンドパ
ケット入力バッファ２１、ＩＤレジスタ２２、コマンド
デコーダ２３、メモリ部２４、組込テスト回路２５、不
良アドレスレジスタ２６およびＤＱ入出力バッファ２７
を含む。
【００３９】コマンドパケット入力バッファ２１は、コ
マンドバス１１に接続され、コマンドバス１１上に伝送
される情報をＩＤレジスタ２２およびコマンドデコーダ
２３に伝達する。ＩＤレジスタ２２は、セレクト入力ノ
ードＳＩが「Ｈ」レベルでありかつセレクト出力ノード
ＳＯが「Ｌ」レベルであるときに活性化され、コマンド
パケット入力バッファ２１を介して与えられたスレーブ
ＩＤ値を記憶する。
マンドバス１１に接続され、コマンドバス１１上に伝送
される情報をＩＤレジスタ２２およびコマンドデコーダ
２３に伝達する。ＩＤレジスタ２２は、セレクト入力ノ
ードＳＩが「Ｈ」レベルでありかつセレクト出力ノード
ＳＯが「Ｌ」レベルであるときに活性化され、コマンド
パケット入力バッファ２１を介して与えられたスレーブ
ＩＤ値を記憶する。
【００４０】コマンドデコーダ２３は、コマンドパケッ
ト入力バッファ２１を介して与えられたコマンドをデコ
ードし、指定された動作モードを判断し、その判断結果
に基づいて各種の制御信号を生成し、ＳＬＤＲＡＭ全体
を制御する。またコマンドデコーダ２３は、コマンドパ
ケット入力バッファ２１を介して与えられたアドレスに
従って内部アドレスを生成し、その内部アドレスをメモ
リ部２４に与える。
ト入力バッファ２１を介して与えられたコマンドをデコ
ードし、指定された動作モードを判断し、その判断結果
に基づいて各種の制御信号を生成し、ＳＬＤＲＡＭ全体
を制御する。またコマンドデコーダ２３は、コマンドパ
ケット入力バッファ２１を介して与えられたアドレスに
従って内部アドレスを生成し、その内部アドレスをメモ
リ部２４に与える。
【００４１】メモリ部２４は複数（たとえば８個）のバ
ンクを備え、各バンクは、図７に示すように、ロウデコ
ーダ２８と、コラムデコーダ２９と、ロウおよびコラム
方向に配列された複数のメモリセルＭＣと、各ロウに対
応して設けられたワード線ＷＬと、各コラムに対応して
設けられたビット線対ＢＬ，／ＢＬ、センスアンプＳＡ
およびコラム選択ゲートＣＳＧと、複数組（たとえば１
６組）のデータ入出力線対Ｉ／Ｏとを含む。メモリセル
ＭＣは、情報記憶用のキャパシタとアクセス用のＮチャ
ネルＭＯＳトランジスタとを含む周知のものである。各
コラム選択ゲートＣＳＧは２つのＮチャネルＭＯＳトラ
ンジスタを含む。
ンクを備え、各バンクは、図７に示すように、ロウデコ
ーダ２８と、コラムデコーダ２９と、ロウおよびコラム
方向に配列された複数のメモリセルＭＣと、各ロウに対
応して設けられたワード線ＷＬと、各コラムに対応して
設けられたビット線対ＢＬ，／ＢＬ、センスアンプＳＡ
およびコラム選択ゲートＣＳＧと、複数組（たとえば１
６組）のデータ入出力線対Ｉ／Ｏとを含む。メモリセル
ＭＣは、情報記憶用のキャパシタとアクセス用のＮチャ
ネルＭＯＳトランジスタとを含む周知のものである。各
コラム選択ゲートＣＳＧは２つのＮチャネルＭＯＳトラ
ンジスタを含む。
【００４２】ビット線対ＢＬ，／ＢＬ、センスアンプＳ
Ａおよびコラム選択ゲートＣＳＧは予め１６個ずつグル
ープ化されており、各グループのビット線対ＢＬ，／Ｂ
Ｌは対応のセンスアンプＳＡおよびコラム選択ゲートＣ
ＳＧを介してデータ入出力線対Ｉ／Ｏの一方端に接続さ
れている。データ入出力線対Ｉ／Ｏの他方端は、ＤＱ入
出力バッファ２７に接続されている。
Ａおよびコラム選択ゲートＣＳＧは予め１６個ずつグル
ープ化されており、各グループのビット線対ＢＬ，／Ｂ
Ｌは対応のセンスアンプＳＡおよびコラム選択ゲートＣ
ＳＧを介してデータ入出力線対Ｉ／Ｏの一方端に接続さ
れている。データ入出力線対Ｉ／Ｏの他方端は、ＤＱ入
出力バッファ２７に接続されている。
【００４３】また、各グループに１つずつコラム選択線
ＣＳＬが設けられる。そのグループのコラム選択線ＣＳ
Ｌが選択レベルの「Ｈ」レベルにされると、その列選択
線ＣＳＬに接続されたコラム選択ゲートＣＳＧが導通状
態になり、そのグループのビット線対ＢＬ，／ＢＬがデ
ータ入出力線対Ｉ／Ｏに接続される。
ＣＳＬが設けられる。そのグループのコラム選択線ＣＳ
Ｌが選択レベルの「Ｈ」レベルにされると、その列選択
線ＣＳＬに接続されたコラム選択ゲートＣＳＧが導通状
態になり、そのグループのビット線対ＢＬ，／ＢＬがデ
ータ入出力線対Ｉ／Ｏに接続される。
【００４４】ロウデコーダ２８は、コマンドデコーダ２
３から与えられた内部ロウアドレスに応答して複数のワ
ード線ＷＬのうちの１本のワード線ＷＬを選択し、その
ワード線ＷＬを選択レベルの「Ｈ」レベルにする。コラ
ムデコーダ２９は、コマンドデコーダ２３から与えられ
る内部コラムアドレスに応答して複数のコラム選択線Ｃ
ＳＬのうちの１本のコラム選択線ＣＳＬを選択し、その
コラム選択線ＣＳＬを選択レベルの「Ｈ」レベルにす
る。
３から与えられた内部ロウアドレスに応答して複数のワ
ード線ＷＬのうちの１本のワード線ＷＬを選択し、その
ワード線ＷＬを選択レベルの「Ｈ」レベルにする。コラ
ムデコーダ２９は、コマンドデコーダ２３から与えられ
る内部コラムアドレスに応答して複数のコラム選択線Ｃ
ＳＬのうちの１本のコラム選択線ＣＳＬを選択し、その
コラム選択線ＣＳＬを選択レベルの「Ｈ」レベルにす
る。
【００４５】ライト動作時は、バンクアドレスＢＮＫ２
〜ＢＮＫ０に応じたバンクが選択され、そのバンクにお
いてコラムアドレスＣＯＬ６〜ＣＯＬ０に応じたグルー
プのコラム選択線ＣＳＬがコラムデコーダ２９によって
選択レベルの「Ｈ」レベルに立上げられ、そのグループ
の列選択ゲートＣＳＧが導通する。次いで、ＤＱ入出力
バッファ２７を介して与えられた書込データがデータ入
出力線対Ｉ／Ｏを介して選択されたグループのビット線
対ＢＬ，／ＢＬに与えられる。次いで、ロウアドレスＲ
ＯＷ９〜ＲＯＷ０に応じたワード線ＷＬがロウデコーダ
２８によって選択レベルの「Ｈ」レベルに立上げられ、
そのワード線ＷＬに対応するメモリセルＭＣが活性化さ
れる。活性化されたメモリセルＭＣには、対応のビット
線対ＢＬ，／ＢＬのデータが電荷量の形態で書込まれ
る。
〜ＢＮＫ０に応じたバンクが選択され、そのバンクにお
いてコラムアドレスＣＯＬ６〜ＣＯＬ０に応じたグルー
プのコラム選択線ＣＳＬがコラムデコーダ２９によって
選択レベルの「Ｈ」レベルに立上げられ、そのグループ
の列選択ゲートＣＳＧが導通する。次いで、ＤＱ入出力
バッファ２７を介して与えられた書込データがデータ入
出力線対Ｉ／Ｏを介して選択されたグループのビット線
対ＢＬ，／ＢＬに与えられる。次いで、ロウアドレスＲ
ＯＷ９〜ＲＯＷ０に応じたワード線ＷＬがロウデコーダ
２８によって選択レベルの「Ｈ」レベルに立上げられ、
そのワード線ＷＬに対応するメモリセルＭＣが活性化さ
れる。活性化されたメモリセルＭＣには、対応のビット
線対ＢＬ，／ＢＬのデータが電荷量の形態で書込まれ
る。
【００４６】リード動作時は、バンクアドレスＢＮＫ２
〜ＢＫＮ０に応じたバンクが選択され、そのバンクにお
いて各ビット線対ＢＬ，／ＢＬ間の電位がイコライズさ
れた後、ロウアドレスＲＯＷ９〜ＲＯＷ０に応じたワー
ド線ＷＬがロウデコーダ２８によって選択レベルの
「Ｈ」レベルに立上げられる。ビット線ＢＬ，／ＢＬの
電位は、活性化されたメモリセルＭＣのデータに応じて
微小量だけ変化する。次いで、センスアンプＳＡが活性
化されて、ビット線ＢＬ，／ＢＬのうちの電位の高い方
のビット線が電源電位ＶＣＣまで引上げられ、他方のビ
ット線が接地電位ＧＮＤまで引下げられる。
〜ＢＫＮ０に応じたバンクが選択され、そのバンクにお
いて各ビット線対ＢＬ，／ＢＬ間の電位がイコライズさ
れた後、ロウアドレスＲＯＷ９〜ＲＯＷ０に応じたワー
ド線ＷＬがロウデコーダ２８によって選択レベルの
「Ｈ」レベルに立上げられる。ビット線ＢＬ，／ＢＬの
電位は、活性化されたメモリセルＭＣのデータに応じて
微小量だけ変化する。次いで、センスアンプＳＡが活性
化されて、ビット線ＢＬ，／ＢＬのうちの電位の高い方
のビット線が電源電位ＶＣＣまで引上げられ、他方のビ
ット線が接地電位ＧＮＤまで引下げられる。
【００４７】次いで、コラムアドレスＣＯＬ６〜ＣＯＬ
０に応じたグループのコラム選択線ＣＳＬがコラムデコ
ーダ２９によって選択レベルの「Ｈ」レベルに立上げら
れて、そのグループのコラム選択ゲートＣＳＧが導通す
る。選択されたグループのビット線対ＢＬ，／ＢＬのデ
ータがコラム選択ゲートＣＳＧおよびデータ入出力線対
Ｉ／Ｏを介してＤＱ入出力バッファ２７に与えられる。
０に応じたグループのコラム選択線ＣＳＬがコラムデコ
ーダ２９によって選択レベルの「Ｈ」レベルに立上げら
れて、そのグループのコラム選択ゲートＣＳＧが導通す
る。選択されたグループのビット線対ＢＬ，／ＢＬのデ
ータがコラム選択ゲートＣＳＧおよびデータ入出力線対
Ｉ／Ｏを介してＤＱ入出力バッファ２７に与えられる。
【００４８】組込テスト回路２５は、メモリ部２４の各
バンクのロウデコーダ２８、コラムデコーダ２９および
データ入出力線対Ｉ／Ｏと結合され、コマンドデコーダ
２３から与えられるテストコマンドに応答して、メモリ
部２４の各メモリセルのデータに書込／読出を行なって
各メモリセルが正常か否かをテストする。メモリセルＭ
Ｃは、書込データと読出データが一致した場合に正常と
判断され、一致しない場合は不良と判断される。組込テ
スト回路２５は、不良なメモリセルのアドレスを不良ア
ドレスレジスタ２６に与える。不良アドレスレジスタ２
６は、組込テスト回路２５から与えられた不良メモリセ
ルのアドレスを記憶する。
バンクのロウデコーダ２８、コラムデコーダ２９および
データ入出力線対Ｉ／Ｏと結合され、コマンドデコーダ
２３から与えられるテストコマンドに応答して、メモリ
部２４の各メモリセルのデータに書込／読出を行なって
各メモリセルが正常か否かをテストする。メモリセルＭ
Ｃは、書込データと読出データが一致した場合に正常と
判断され、一致しない場合は不良と判断される。組込テ
スト回路２５は、不良なメモリセルのアドレスを不良ア
ドレスレジスタ２６に与える。不良アドレスレジスタ２
６は、組込テスト回路２５から与えられた不良メモリセ
ルのアドレスを記憶する。
【００４９】ＤＱ入出力バッファ２７は、テスト時は不
良アドレスレジスタ２６に記憶された不良メモリセルの
アドレスをデータバス１２を介してメモリコントローラ
３に与え、読出動作時はメモリ部２４から与えられた読
出データをデータバス１２を介してメモリコントローラ
３に与え、ライト動作時はメモリコントローラ３からデ
ータバス１２を介して与えられたデータをメモリ部２４
に与える。他のＳＬＤＲＡＭ５．０〜５．ｎ−１もＳＬ
ＤＲＡＭ５．ｎと同様である。
良アドレスレジスタ２６に記憶された不良メモリセルの
アドレスをデータバス１２を介してメモリコントローラ
３に与え、読出動作時はメモリ部２４から与えられた読
出データをデータバス１２を介してメモリコントローラ
３に与え、ライト動作時はメモリコントローラ３からデ
ータバス１２を介して与えられたデータをメモリ部２４
に与える。他のＳＬＤＲＡＭ５．０〜５．ｎ−１もＳＬ
ＤＲＡＭ５．ｎと同様である。
【００５０】図８は、図６および図７で説明したＳＬＤ
ＲＡＭ５．０〜５．ｎの動作を示すタイムチャートであ
る。図８を参照して、メモリコントローラ３からテスト
実行コマンドパケットが発行され、そのパケットに含ま
れるＩＤ値を有するＳＬＤＲＡＭはテストを実行し、テ
スト結果をデータバス１２を介してメモリコントローラ
３へ転送する。テストは、電源投入に伴うシステム初期
設定時ごとに行なわれる。また、システム初期設定時に
限らず、システムの休止時にテストをおこなってもよ
い。また、ＳＬＤＲＡＭの温度が上昇したときに不良が
生じやすくなるので、ＳＬＤＲＡＭの近傍に温度センサ
を設け、温度センサの検出温度が所定温度を超えたとき
にテストを行なってもよい。テストは、メインメモリ４
のデータをハードディスク６に退避させて行なわれる。
ＲＡＭ５．０〜５．ｎの動作を示すタイムチャートであ
る。図８を参照して、メモリコントローラ３からテスト
実行コマンドパケットが発行され、そのパケットに含ま
れるＩＤ値を有するＳＬＤＲＡＭはテストを実行し、テ
スト結果をデータバス１２を介してメモリコントローラ
３へ転送する。テストは、電源投入に伴うシステム初期
設定時ごとに行なわれる。また、システム初期設定時に
限らず、システムの休止時にテストをおこなってもよ
い。また、ＳＬＤＲＡＭの温度が上昇したときに不良が
生じやすくなるので、ＳＬＤＲＡＭの近傍に温度センサ
を設け、温度センサの検出温度が所定温度を超えたとき
にテストを行なってもよい。テストは、メインメモリ４
のデータをハードディスク６に退避させて行なわれる。
【００５１】テスト実行コマンドパケットは、図９に示
すように、スレーブＩＤ、テスト実行コマンド、スレー
ブＳｕｂ−ＩＤ、テスト項目の指定などの情報を含む。
テスト実行コマンドは、たとえば（ＣＭＤ５，…，ＣＭ
Ｄ０）＝（１，１，１，０，０，０）で表わされる。ス
レーブＳｕｂ−ＩＤは、スレーブＩＤよりも下位のＩＤ
値であって、たとえばＳＬＤＲＡＭ内の各回路ブロック
に割当てられる。
すように、スレーブＩＤ、テスト実行コマンド、スレー
ブＳｕｂ−ＩＤ、テスト項目の指定などの情報を含む。
テスト実行コマンドは、たとえば（ＣＭＤ５，…，ＣＭ
Ｄ０）＝（１，１，１，０，０，０）で表わされる。ス
レーブＳｕｂ−ＩＤは、スレーブＩＤよりも下位のＩＤ
値であって、たとえばＳＬＤＲＡＭ内の各回路ブロック
に割当てられる。
【００５２】各ＳＬＤＲＡＭは、コマンドバス１１を介
してテスト実行コマンドパケットを受取り、内部のＩＤ
レジスタ２２に設定されているＩＤ値とそのパケット内
のＩＤ値とを比較する。一致しなければそのコマンドパ
ケットの処理はそこで終了し、次のコマンドパケットの
入力待ち状態になる。ＩＤ値が一致していればコマンド
パケットのコマンドのデコードが開始される。コマンド
パケットのデコード結果がテスト実行命令であれば、コ
マンドデコーダ２３から組込テスト回路２５に動作開始
信号が与えられ、メモリ部２４のテストが行なわれる。
複数のテストパターンを持つテスト回路２５に対して
は、図９に示すように、テスト実行コマンドパケットで
テスト項目の指定がされる。そして、テスト回路２５は
不良ビット数、不良アドレスなどの情報を不良アドレス
レジスタ２６に格納する。不良情報は、ＤＱ入出力バッ
ファ２７によってパケット方式でデータバス１２を介し
てメモリコントローラ３へ転送される。
してテスト実行コマンドパケットを受取り、内部のＩＤ
レジスタ２２に設定されているＩＤ値とそのパケット内
のＩＤ値とを比較する。一致しなければそのコマンドパ
ケットの処理はそこで終了し、次のコマンドパケットの
入力待ち状態になる。ＩＤ値が一致していればコマンド
パケットのコマンドのデコードが開始される。コマンド
パケットのデコード結果がテスト実行命令であれば、コ
マンドデコーダ２３から組込テスト回路２５に動作開始
信号が与えられ、メモリ部２４のテストが行なわれる。
複数のテストパターンを持つテスト回路２５に対して
は、図９に示すように、テスト実行コマンドパケットで
テスト項目の指定がされる。そして、テスト回路２５は
不良ビット数、不良アドレスなどの情報を不良アドレス
レジスタ２６に格納する。不良情報は、ＤＱ入出力バッ
ファ２７によってパケット方式でデータバス１２を介し
てメモリコントローラ３へ転送される。
【００５３】テスト結果パケットは、図１０に示すよう
に、不良ビット数、不良ビットのバンクアドレス、不良
ビットのロウアドレスおよび不良ビットのコラムアドレ
スを含む。不良ビット数、不良ビットのバンクアドレ
ス、不良ビットのロウアドレスおよび不良ビットのコラ
ムアドレスの各々は、１６ビットのデータで表わされ、
クロック信号ＤＣＬＫの立上がりおよび立下がりに同期
して出力される。
に、不良ビット数、不良ビットのバンクアドレス、不良
ビットのロウアドレスおよび不良ビットのコラムアドレ
スを含む。不良ビット数、不良ビットのバンクアドレ
ス、不良ビットのロウアドレスおよび不良ビットのコラ
ムアドレスの各々は、１６ビットのデータで表わされ、
クロック信号ＤＣＬＫの立上がりおよび立下がりに同期
して出力される。
【００５４】もし不良ビットがなければ、つまり不良ビ
ット数が０のときは、テスト結果データパケットはＤＱ
０からＤＱ１５にオール０のデータが１回だけ出力され
て終了となる。したがって、不良ビット数がｎ個のとき
はテスト結果データパケットのパケット長は３ｎ＋１と
なり、不良ビット数によりパケット長を確認できる。メ
モリコントローラ３は、各ＳＬＤＲＡＭの不良情報を格
納し、不良アドレスにアクセスしないようにシステムを
運用する。
ット数が０のときは、テスト結果データパケットはＤＱ
０からＤＱ１５にオール０のデータが１回だけ出力され
て終了となる。したがって、不良ビット数がｎ個のとき
はテスト結果データパケットのパケット長は３ｎ＋１と
なり、不良ビット数によりパケット長を確認できる。メ
モリコントローラ３は、各ＳＬＤＲＡＭの不良情報を格
納し、不良アドレスにアクセスしないようにシステムを
運用する。
【００５５】図１１は、メモリコントローラ３の要部を
示すブロック図である。図１１を参照して、メモリコン
トローラ３は、入力バッファ３１，４１，４３、出力バ
ッファ３４，３８，４０，４５，４７、ＣＰＵコマンド
・ＣＰＵアドレス・ＣＰＵデータデコード回路３２、Ｓ
ＬＤＲＡＭコマンドパケット発生回路３３、ＳＬＤＲＡ
Ｍアドレス発生回路３５、メモリステータスレジスタ３
６、ＳＬＤＲＡＭコマンドクロック発生回路３７、ＳＬ
ＤＲＡＭデータパケット発生回路３９、内部クロック生
成回路４２、ＳＬＤＲＡＭデータクロック発生回路４４
およびデータ出力制御回路４６を含む。
示すブロック図である。図１１を参照して、メモリコン
トローラ３は、入力バッファ３１，４１，４３、出力バ
ッファ３４，３８，４０，４５，４７、ＣＰＵコマンド
・ＣＰＵアドレス・ＣＰＵデータデコード回路３２、Ｓ
ＬＤＲＡＭコマンドパケット発生回路３３、ＳＬＤＲＡ
Ｍアドレス発生回路３５、メモリステータスレジスタ３
６、ＳＬＤＲＡＭコマンドクロック発生回路３７、ＳＬ
ＤＲＡＭデータパケット発生回路３９、内部クロック生
成回路４２、ＳＬＤＲＡＭデータクロック発生回路４４
およびデータ出力制御回路４６を含む。
【００５６】ＳＬＤＲＡＭ５．０〜５．ｎから出力され
たデータはデータバス１２を介して入力バッファ４１に
与えられ、そのデータに同期してＳＬＤＲＡＭ５．０〜
５．ｎから出力されたクロック信号ＤＣＬＫは入力バッ
ファ４３を介して内部クロック生成回路４２に与えられ
る。
たデータはデータバス１２を介して入力バッファ４１に
与えられ、そのデータに同期してＳＬＤＲＡＭ５．０〜
５．ｎから出力されたクロック信号ＤＣＬＫは入力バッ
ファ４３を介して内部クロック生成回路４２に与えられ
る。
【００５７】内部クロック生成回路４２は、クロック信
号ＤＣＬＫに同期して内部クロック信号を生成して入力
バッファ４１に与える。入力バッファ４１は、内部クロ
ック生成回路４２から与えられた内部クロック信号に同
期して動作し、ＳＬＤＲＡＭ５．０〜５．ｎから与えら
れたデータをメモリステータスレジスタ３６またはデー
タ出力制御回路４６に選択的に与える。通常の読出デー
タは、データ出力制御回路４６によって出力バッファ４
７およびプロセッサバス４７を介してＣＰＵ２に与えら
れる。テスト結果のデータは、メモリステータスレジス
タ３６に格納される。
号ＤＣＬＫに同期して内部クロック信号を生成して入力
バッファ４１に与える。入力バッファ４１は、内部クロ
ック生成回路４２から与えられた内部クロック信号に同
期して動作し、ＳＬＤＲＡＭ５．０〜５．ｎから与えら
れたデータをメモリステータスレジスタ３６またはデー
タ出力制御回路４６に選択的に与える。通常の読出デー
タは、データ出力制御回路４６によって出力バッファ４
７およびプロセッサバス４７を介してＣＰＵ２に与えら
れる。テスト結果のデータは、メモリステータスレジス
タ３６に格納される。
【００５８】メモリステータスレジスタ３６は、図１２
に示すように、各ＳＬＤＲＡＭごとに、ＩＤ値、テスト
結果（良または不良）、不良アドレス（バンクアドレ
ス、ロウアドレス、コラムアドレス）を記憶する。不良
アドレスがないＳＬＤＲＡＭについては、不良アドレス
の欄はオール０とされる。
に示すように、各ＳＬＤＲＡＭごとに、ＩＤ値、テスト
結果（良または不良）、不良アドレス（バンクアドレ
ス、ロウアドレス、コラムアドレス）を記憶する。不良
アドレスがないＳＬＤＲＡＭについては、不良アドレス
の欄はオール０とされる。
【００５９】一方、ＣＰＵ２から出力されたコマンド、
アドレス、データは、プロセッサバス１０および入力バ
ッファ３１を介してＣＰＵコマンド・ＣＰＵアドレス・
ＣＰＵデータデコード回路３２に与えられる。デコード
回路３２は、ＣＰＵ２から与えられたコマンド、アドレ
スおよびデータをデコードして発生回路３３，３５，３
７，３９，４４に選択的に与える。ＳＬＤＲＡＭアドレ
ス発生回路３５は、デコード回路３２から与えられたア
ドレスと、メモリステータスレジスタ３６に記憶された
不良アドレスとを比較し、必要に応じてアドレス変換を
行なう。すなわちＳＬＤＲＡＭアドレス発生回路３５
は、図１３に示すように、ステップＳ１でデコード回路
３２から与えれたアドレスをラッチする。
アドレス、データは、プロセッサバス１０および入力バ
ッファ３１を介してＣＰＵコマンド・ＣＰＵアドレス・
ＣＰＵデータデコード回路３２に与えられる。デコード
回路３２は、ＣＰＵ２から与えられたコマンド、アドレ
スおよびデータをデコードして発生回路３３，３５，３
７，３９，４４に選択的に与える。ＳＬＤＲＡＭアドレ
ス発生回路３５は、デコード回路３２から与えられたア
ドレスと、メモリステータスレジスタ３６に記憶された
不良アドレスとを比較し、必要に応じてアドレス変換を
行なう。すなわちＳＬＤＲＡＭアドレス発生回路３５
は、図１３に示すように、ステップＳ１でデコード回路
３２から与えれたアドレスをラッチする。
【００６０】次いでアドレス発生回路３５は、ステップ
Ｓ２で、ラッチしたアドレスと、レジスタ３６に記憶し
た不良アドレスとを比較する。
Ｓ２で、ラッチしたアドレスと、レジスタ３６に記憶し
た不良アドレスとを比較する。
【００６１】次にアドレス発生回路３５は、ステップＳ
３で、ステップＳ２での比較結果に基づいてアドレス変
換が必要か否かを判別し、必要な場合はステップＳ４で
アドレス変換を実行してステップＳ５で変換後のアドレ
スをＳＬＤＲＡＭコマンドパケット発生回路３３に与え
る。ステップＳ３でアドレス変換が不要と判別した場合
は、アドレス変換は行なわれず、ステップＳ５でアドレ
スはそのままコマンドパケット発生回路３３に与えられ
る。
３で、ステップＳ２での比較結果に基づいてアドレス変
換が必要か否かを判別し、必要な場合はステップＳ４で
アドレス変換を実行してステップＳ５で変換後のアドレ
スをＳＬＤＲＡＭコマンドパケット発生回路３３に与え
る。ステップＳ３でアドレス変換が不要と判別した場合
は、アドレス変換は行なわれず、ステップＳ５でアドレ
スはそのままコマンドパケット発生回路３３に与えられ
る。
【００６２】アドレス変換は、不良アドレスをスキップ
するように行なわれる。たとえば（Ｘｎ，Ｙｎ）から
（Ｘｎ，Ｙｎ＋ｋ）までのアドレスが不良である場合
は、デコード回路３２からのアドレスが（Ｘｎ，Ｙｎ−
１）の場合はそのままパケット発生回路３３に与えら
れ、（Ｘｎ，Ｙｎ）の場合は（Ｘｎ，Ｙｎ＋ｋ＋１）に
変換されてパケット発生回路３３に与えられる。ここで
Ｘはロウアドレスを示し、Ｙはコラムアドレスを示して
いる。
するように行なわれる。たとえば（Ｘｎ，Ｙｎ）から
（Ｘｎ，Ｙｎ＋ｋ）までのアドレスが不良である場合
は、デコード回路３２からのアドレスが（Ｘｎ，Ｙｎ−
１）の場合はそのままパケット発生回路３３に与えら
れ、（Ｘｎ，Ｙｎ）の場合は（Ｘｎ，Ｙｎ＋ｋ＋１）に
変換されてパケット発生回路３３に与えられる。ここで
Ｘはロウアドレスを示し、Ｙはコラムアドレスを示して
いる。
【００６３】なお、（Ｘｎ，Ｙｎ）以降のアドレスはす
べてアドレス変換される。変換後のアドレスがＳＬＤＲ
ＡＭのメモリアドレスを超えた場合は、次のスレーブＩ
Ｄを持つＳＬＤＲＡＭがある場合は、次のスレーブＩＤ
を持つＳＬＤＲＡＭにアクセスされる。次のスレーブＩ
Ｄを持つＳＬＤＲＡＭがない場合は、ハードディスク６
にアクセスされる。メモリコントローラ３は、テスト結
果からメインメモリ４のメモリ空間を認識し、そのメモ
リ空間を超える場合はハードディスク６にアクセスす
る。
べてアドレス変換される。変換後のアドレスがＳＬＤＲ
ＡＭのメモリアドレスを超えた場合は、次のスレーブＩ
Ｄを持つＳＬＤＲＡＭがある場合は、次のスレーブＩＤ
を持つＳＬＤＲＡＭにアクセスされる。次のスレーブＩ
Ｄを持つＳＬＤＲＡＭがない場合は、ハードディスク６
にアクセスされる。メモリコントローラ３は、テスト結
果からメインメモリ４のメモリ空間を認識し、そのメモ
リ空間を超える場合はハードディスク６にアクセスす
る。
【００６４】図１１に戻って、ＳＬＤＲＡＭコマンドパ
ケット発生回路３３は、デコード回路３２から与えられ
たコマンドと、ＳＬＤＲＡＭアドレス発生回路３５から
与えられたアドレスとに基づいてコマンドパケットを生
成し、そのコマンドパケットを出力バッファ３４を介し
てコマンドバス１１に出力する。ＳＬＤＲＡＭコマンド
クロック発生回路３７は、コマンドパケットに同期した
クロック信号ＣＣＬＫを生成し、そのクロック信号ＣＣ
ＬＫを出力バッファ３８を介してＳＬＤＲＡＭ５．０〜
５．ｎに与える。
ケット発生回路３３は、デコード回路３２から与えられ
たコマンドと、ＳＬＤＲＡＭアドレス発生回路３５から
与えられたアドレスとに基づいてコマンドパケットを生
成し、そのコマンドパケットを出力バッファ３４を介し
てコマンドバス１１に出力する。ＳＬＤＲＡＭコマンド
クロック発生回路３７は、コマンドパケットに同期した
クロック信号ＣＣＬＫを生成し、そのクロック信号ＣＣ
ＬＫを出力バッファ３８を介してＳＬＤＲＡＭ５．０〜
５．ｎに与える。
【００６５】ＳＬＤＲＡＭデータパケット発生回路３９
は、デコード回路３２から与えられたデータに基づいて
データパケットを生成し、そのデータパケットを出力バ
ッファ４０を介してデータバス１２に出力する。ＳＬＤ
ＲＡＭデータクロック発生回路４４は、データパケット
に同期したクロック信号ＤＣＬＫを生成し、そのクロッ
ク信号ＤＣＬＫを出力バッファ４５を介してＳＤＲＡＭ
５．０〜５．ｎに与える。
は、デコード回路３２から与えられたデータに基づいて
データパケットを生成し、そのデータパケットを出力バ
ッファ４０を介してデータバス１２に出力する。ＳＬＤ
ＲＡＭデータクロック発生回路４４は、データパケット
に同期したクロック信号ＤＣＬＫを生成し、そのクロッ
ク信号ＤＣＬＫを出力バッファ４５を介してＳＤＲＡＭ
５．０〜５．ｎに与える。
【００６６】この実施の形態では、メインメモリ４のＳ
ＬＤＲＡＭに不良アドレスが生じた場合でも不良アドレ
スをスキップして正常アドレスにアクセスする。したが
って、不良アドレスを有するＳＬＤＲＡＭへのアクセス
を禁止していた場合に比べ、不良アドレスの発生による
メインメモリ４のメモリ容量の減少率を小さく抑えるこ
とができる。また、不良アドレスが少ない場合はそのＳ
ＬＤＲＡＭを交換する必要がないので、交換によって生
ずるコストを削減できる。また、ＳＬＤＲＡＭの不良ア
ドレスが少ない場合は、その不良ＳＬＤＲＡＭを用いて
メモリシステムを構築することができ、不良ＳＬＤＲＡ
Ｍの活用によるシステムの低コスト化を図ることができ
る。なお、この実施の形態では、ＳＬＤＲＡＭごとにテ
ストを実行しテスト結果を記憶したが、図１４に示すよ
うに、スレーブＩＤの設定によりすべてのＳＬＤＲＡＭ
５．０〜５．ｎを指定し（表１参照）、すべてのＳＬＤ
ＲＡＭ５．０〜５．ｎのテストを同時に実行してもよ
い。この場合は、すべてのＳＬＤＲＡＭ５．０〜５．ｎ
がテスト実行コマンドに応答して自己のメモリ部２４の
テストを行ない、テスト結果を自己の不良アドレスレジ
スタ２６に格納する。テスト完了後にメモリコントロー
ラ３から各ＳＬＤＲＡＭにテスト結果出力コマンドパケ
ットを発行し、ＩＤ値が一致したＳＬＤＲＡＭが不良ア
ドレスレジスタ２６の情報をパケット形式でデータバス
１２に出力する。
ＬＤＲＡＭに不良アドレスが生じた場合でも不良アドレ
スをスキップして正常アドレスにアクセスする。したが
って、不良アドレスを有するＳＬＤＲＡＭへのアクセス
を禁止していた場合に比べ、不良アドレスの発生による
メインメモリ４のメモリ容量の減少率を小さく抑えるこ
とができる。また、不良アドレスが少ない場合はそのＳ
ＬＤＲＡＭを交換する必要がないので、交換によって生
ずるコストを削減できる。また、ＳＬＤＲＡＭの不良ア
ドレスが少ない場合は、その不良ＳＬＤＲＡＭを用いて
メモリシステムを構築することができ、不良ＳＬＤＲＡ
Ｍの活用によるシステムの低コスト化を図ることができ
る。なお、この実施の形態では、ＳＬＤＲＡＭごとにテ
ストを実行しテスト結果を記憶したが、図１４に示すよ
うに、スレーブＩＤの設定によりすべてのＳＬＤＲＡＭ
５．０〜５．ｎを指定し（表１参照）、すべてのＳＬＤ
ＲＡＭ５．０〜５．ｎのテストを同時に実行してもよ
い。この場合は、すべてのＳＬＤＲＡＭ５．０〜５．ｎ
がテスト実行コマンドに応答して自己のメモリ部２４の
テストを行ない、テスト結果を自己の不良アドレスレジ
スタ２６に格納する。テスト完了後にメモリコントロー
ラ３から各ＳＬＤＲＡＭにテスト結果出力コマンドパケ
ットを発行し、ＩＤ値が一致したＳＬＤＲＡＭが不良ア
ドレスレジスタ２６の情報をパケット形式でデータバス
１２に出力する。
【００６７】また、不良モードを示すビットを設けて電
源の上限たまは下限不良、アクセス不良、タイミング不
良、リフレッシュ不良等を示すこともできる。メモリコ
ントローラ３は、この情報をもとに動作可能な条件下で
ＳＬＤＲＡＭにアクセスすることによって、ＳＬＤＲＡ
Ｍを有効活用することができる。たとえば、リフレッシ
ュ特性が悪いとわかったＳＬＤＲＡＭにはリフレッシュ
命令を通常よりも短周期で行なうことにより、そのよう
なＳＬＤＲＡＭを正常に動作させることができる。
源の上限たまは下限不良、アクセス不良、タイミング不
良、リフレッシュ不良等を示すこともできる。メモリコ
ントローラ３は、この情報をもとに動作可能な条件下で
ＳＬＤＲＡＭにアクセスすることによって、ＳＬＤＲＡ
Ｍを有効活用することができる。たとえば、リフレッシ
ュ特性が悪いとわかったＳＬＤＲＡＭにはリフレッシュ
命令を通常よりも短周期で行なうことにより、そのよう
なＳＬＤＲＡＭを正常に動作させることができる。
【００６８】また、この実施の形態では、不良ビットの
アドレスをすべて不良アドレスレジスタ２６に格納した
が、あるバンク全体が不良となった場合、不良ビット数
が多量となって不良アドレスを不良アドレスレジスタ２
６に格納できなくなったり、不良アドレスが多いために
メモリコントローラ３のアドレス割当処理が遅くなって
システム効率が低下する可能性がある。この対策とし
て、あるバンクの不良ビットが多量になった場合には、
組込テスト回路２５は不良アドレスレジスタにバンク不
良を示す不良モードと不良バンク数、不良バンクアドレ
スを不良アドレスレジスタ２６に格納するようにしても
よい。その情報は、パケット化されてデータバス１２に
出力される。
アドレスをすべて不良アドレスレジスタ２６に格納した
が、あるバンク全体が不良となった場合、不良ビット数
が多量となって不良アドレスを不良アドレスレジスタ２
６に格納できなくなったり、不良アドレスが多いために
メモリコントローラ３のアドレス割当処理が遅くなって
システム効率が低下する可能性がある。この対策とし
て、あるバンクの不良ビットが多量になった場合には、
組込テスト回路２５は不良アドレスレジスタにバンク不
良を示す不良モードと不良バンク数、不良バンクアドレ
スを不良アドレスレジスタ２６に格納するようにしても
よい。その情報は、パケット化されてデータバス１２に
出力される。
【００６９】図１５は、バンク不良時のテスト結果デー
タパケットを示す図である。このパケットでは、不良バ
ンク数を示すテスト結果から始まり、以下に不良バンク
のアドレスが続く。このパケットを受取ったメモリコン
トローラ３は、そのＳＬＤＲＡＭの正常なバンクにはア
クセスする。したがって、ＳＬＤＲＡＭに不良バンクが
生じた場合でも、そのＳＬＤＲＡＭを取換えることなく
有効活用できる。
タパケットを示す図である。このパケットでは、不良バ
ンク数を示すテスト結果から始まり、以下に不良バンク
のアドレスが続く。このパケットを受取ったメモリコン
トローラ３は、そのＳＬＤＲＡＭの正常なバンクにはア
クセスする。したがって、ＳＬＤＲＡＭに不良バンクが
生じた場合でも、そのＳＬＤＲＡＭを取換えることなく
有効活用できる。
【００７０】また、ワード線１本分の不良やコラム選択
線１本分の不良にも対応してＳＬＤＲＡＭの有効活用を
行なってもよい。たとえば、ワード線不良時には図１０
のテスト結果データパケット内のコラムアドレスを示す
１６ビットすべて「１」にし、コラム選択線不良のとき
はテスト結果データパケット内のロウアドレスを示す１
６ビットをすべて「１」にする。ロウアドレスおよびコ
ラムアドレスのビット数がデータバスのビット幅に達し
ない限り、実施可能である。
線１本分の不良にも対応してＳＬＤＲＡＭの有効活用を
行なってもよい。たとえば、ワード線不良時には図１０
のテスト結果データパケット内のコラムアドレスを示す
１６ビットすべて「１」にし、コラム選択線不良のとき
はテスト結果データパケット内のロウアドレスを示す１
６ビットをすべて「１」にする。ロウアドレスおよびコ
ラムアドレスのビット数がデータバスのビット幅に達し
ない限り、実施可能である。
【００７１】さらに、図１６に示すように、テスト結果
データパケットの第１のデータ行に複数種類の不良数を
表わすことにより１つのテスト結果データパケットで複
数の不良結果をコントローラへ転送することができる。
図１６では、第１の１６ビットのデータ内で、不良ビッ
ト数、不良バンク数、不良ワード線数、不良コラム選択
線数をそれぞれ４ビットで表わし、第２のデータ行以降
にそれぞれのアドレスを示している。
データパケットの第１のデータ行に複数種類の不良数を
表わすことにより１つのテスト結果データパケットで複
数の不良結果をコントローラへ転送することができる。
図１６では、第１の１６ビットのデータ内で、不良ビッ
ト数、不良バンク数、不良ワード線数、不良コラム選択
線数をそれぞれ４ビットで表わし、第２のデータ行以降
にそれぞれのアドレスを示している。
【００７２】［実施の形態２］データ転送の効率を上げ
る技術として、ＳＬＤＲＡＭのインタフェースは変更せ
ずにデータ圧縮・伸長用のロジック部をＳＬＤＲＡＭに
混載し、データバス１２に圧縮データを転送させる技術
がある（ＩＳＳＣＣ９８／ＳＥＳＳＩＯＮ２１／ＭＥＭ
ＯＲＹ：ＮＶ ＡＮＤ ＥＭＢＥＤＤＥＤ／ＰＡＰＥＲ
ＳＡ２１．６）。この発明は、そのようなロジック混
載ＳＬＤＲＡＭにも適用できる。
る技術として、ＳＬＤＲＡＭのインタフェースは変更せ
ずにデータ圧縮・伸長用のロジック部をＳＬＤＲＡＭに
混載し、データバス１２に圧縮データを転送させる技術
がある（ＩＳＳＣＣ９８／ＳＥＳＳＩＯＮ２１／ＭＥＭ
ＯＲＹ：ＮＶ ＡＮＤ ＥＭＢＥＤＤＥＤ／ＰＡＰＥＲ
ＳＡ２１．６）。この発明は、そのようなロジック混
載ＳＬＤＲＡＭにも適用できる。
【００７３】図１７は、この発明の実施の形態２による
コンピュータシステムで用いられるＳＬＤＲＡＭ５０の
要部を示すブロック図であって、図６と対比される図で
ある。
コンピュータシステムで用いられるＳＬＤＲＡＭ５０の
要部を示すブロック図であって、図６と対比される図で
ある。
【００７４】図１７を参照して、このＳＬＤＲＡＭ５０
が図６のＳＬＤＲＡＭ５．ｎと異なる点は、ロジック部
５１およびロジック用組込テスト回路５２が新たに設け
られている点である。
が図６のＳＬＤＲＡＭ５．ｎと異なる点は、ロジック部
５１およびロジック用組込テスト回路５２が新たに設け
られている点である。
【００７５】ロジック部５１は、コマンドデコーダ２３
によって制御され、ライト動作時にＤＱ入出力バッファ
２７から与えられたデータを圧縮してメモリ部２４に書
込み、リード動作時にメモリ部２４から読出された圧縮
データを伸長してＤＱ入出力バッファ２７に与える。ロ
ジック用組込テスト回路５２は、コマンドデコーダ２３
によって制御され、ロジック部５１のテストを実行す
る。
によって制御され、ライト動作時にＤＱ入出力バッファ
２７から与えられたデータを圧縮してメモリ部２４に書
込み、リード動作時にメモリ部２４から読出された圧縮
データを伸長してＤＱ入出力バッファ２７に与える。ロ
ジック用組込テスト回路５２は、コマンドデコーダ２３
によって制御され、ロジック部５１のテストを実行す
る。
【００７６】メモリ部２４とロジック部５１は、メモリ
コントローラ３側から別々に使用可能となっている。ロ
ジック部５１を使用せずにＤＱ入出力バッファ２７とメ
モリ部２４とでデータの授受を行なうことも可能であ
る。また、ロジック部５１はＤＱ入出力バッファ２７か
ら与えられたデータを圧縮または伸長してＤＱ入出力バ
ッファ２７に返すことも可能である。
コントローラ３側から別々に使用可能となっている。ロ
ジック部５１を使用せずにＤＱ入出力バッファ２７とメ
モリ部２４とでデータの授受を行なうことも可能であ
る。また、ロジック部５１はＤＱ入出力バッファ２７か
ら与えられたデータを圧縮または伸長してＤＱ入出力バ
ッファ２７に返すことも可能である。
【００７７】テスト実行時は、実施の形態１と同様にコ
マンドパケットがメモリコントローラ３から発行され、
パケット内部のＩＤ値と同じＩＤ値を有するロジック混
載ＳＬＤＲＡＭ５０が内部テストを開始する。
マンドパケットがメモリコントローラ３から発行され、
パケット内部のＩＤ値と同じＩＤ値を有するロジック混
載ＳＬＤＲＡＭ５０が内部テストを開始する。
【００７８】このコマンドパケットのテスト実行コマン
ド部には、図１８に示すように、メモリ部２４のテスト
とロジック部５１のテストとのどちらを行なうかの情報
が含まれている。メモリ部２４のテスト時には、実施の
形態１と同様に不良ビット数あるいは不良バンク数とそ
れに対応する不良アドレスを検出し、その情報をテスト
結果としてメモリコントローラ３へ返す。また、ロジッ
ク部２４のテスト時には、ロジック部２４のテストを行
ない、ロジック部２４が正常であるか不良であるかの情
報をメモリコントローラ３へ返す。
ド部には、図１８に示すように、メモリ部２４のテスト
とロジック部５１のテストとのどちらを行なうかの情報
が含まれている。メモリ部２４のテスト時には、実施の
形態１と同様に不良ビット数あるいは不良バンク数とそ
れに対応する不良アドレスを検出し、その情報をテスト
結果としてメモリコントローラ３へ返す。また、ロジッ
ク部２４のテスト時には、ロジック部２４のテストを行
ない、ロジック部２４が正常であるか不良であるかの情
報をメモリコントローラ３へ返す。
【００７９】データ圧縮・伸長用のロジック部５１のテ
スト例として、次のようなテストが考えられる。テスト
回路５２に格納されている圧縮テスト用のデータ１をロ
ジック部５１の圧縮回路に入力し、その結果がテスト回
路５２に格納されている期待値圧縮データ２に一致すれ
ば正常とする。また、ロジック部５１の伸長回路のテス
トの場合は、逆にデータ２を入力した結果をデータ１と
比較すればよい。
スト例として、次のようなテストが考えられる。テスト
回路５２に格納されている圧縮テスト用のデータ１をロ
ジック部５１の圧縮回路に入力し、その結果がテスト回
路５２に格納されている期待値圧縮データ２に一致すれ
ば正常とする。また、ロジック部５１の伸長回路のテス
トの場合は、逆にデータ２を入力した結果をデータ１と
比較すればよい。
【００８０】ロジック混載ＳＬＤＲＡＭに本発明を適用
すれば、ロジック部５１は不良であるがメモリ部２４が
正常である場合はメモリ単体のデバイスとして、逆にメ
モリ部２４全体が不良であるがロジック部５１が正常で
あればロジック単体のデバイスとして、さらに、メモリ
部２４の一部分が不良であれば正常な部分のみを使用す
るロジック混載メモリとしてロジック混載ＳＬＤＲＡＭ
を有効活用することができる。
すれば、ロジック部５１は不良であるがメモリ部２４が
正常である場合はメモリ単体のデバイスとして、逆にメ
モリ部２４全体が不良であるがロジック部５１が正常で
あればロジック単体のデバイスとして、さらに、メモリ
部２４の一部分が不良であれば正常な部分のみを使用す
るロジック混載メモリとしてロジック混載ＳＬＤＲＡＭ
を有効活用することができる。
【００８１】なお、この実施の形態では、メモリ部２４
のテストとロジック部５１のテストとを別々に実行した
が、メモリ部２４とロジック部５１を同時にテストして
もよい。この場合のテスト結果データパケットでは、図
１９に示すように、まずメモリ部２４のテスト結果が出
力され、続いてロジック部５１のテスト結果が出力され
る。ロジック部５１のテスト結果は、たとえば、正常の
場合にはオール０、不良の場合にはオール１で示され
る。また、電源の上限または下限不良、アクセス不良、
タイミング不良などの不良モードを１６ビットのデータ
で示すこともできる。
のテストとロジック部５１のテストとを別々に実行した
が、メモリ部２４とロジック部５１を同時にテストして
もよい。この場合のテスト結果データパケットでは、図
１９に示すように、まずメモリ部２４のテスト結果が出
力され、続いてロジック部５１のテスト結果が出力され
る。ロジック部５１のテスト結果は、たとえば、正常の
場合にはオール０、不良の場合にはオール１で示され
る。また、電源の上限または下限不良、アクセス不良、
タイミング不良などの不良モードを１６ビットのデータ
で示すこともできる。
【００８２】さらに、ロジック部５１が複数の内部ロジ
ック回路に分割可能である場合、それらの内部ロジック
回路の各々についてテストしてもよい。複数の内部ロジ
ック回路のテスト結果を示すパケットの例を図２０に示
す。各内部ロジック回路のテスト結果は、１６ビットの
データで示される。さらに、図２１に示すように、ロジ
ック部５１にメモリ用の組込テスト回路２５および不良
アドレスレジスタ２６を含ませてもよい。この場合は、
メモリコントローラ３からのコマンドパケットに応答し
てロジック部５１′がメモリ部２４のテストを行ない、
その結果をデータバス１２を介してメモリコントローラ
３へ転送する。メモリコントローラ３は、そのテスト結
果をもとにＳＬＤＲＡＭを有効活用する。
ック回路に分割可能である場合、それらの内部ロジック
回路の各々についてテストしてもよい。複数の内部ロジ
ック回路のテスト結果を示すパケットの例を図２０に示
す。各内部ロジック回路のテスト結果は、１６ビットの
データで示される。さらに、図２１に示すように、ロジ
ック部５１にメモリ用の組込テスト回路２５および不良
アドレスレジスタ２６を含ませてもよい。この場合は、
メモリコントローラ３からのコマンドパケットに応答し
てロジック部５１′がメモリ部２４のテストを行ない、
その結果をデータバス１２を介してメモリコントローラ
３へ転送する。メモリコントローラ３は、そのテスト結
果をもとにＳＬＤＲＡＭを有効活用する。
【００８３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８４】
【発明の効果】以上のように、請求項１に係る発明で
は、第１のメモリ回路は、第１のテスト実行コマンドに
応答してメモリ回路の各メモリセルが正常か否かをテス
トし、不良メモリセルのアドレスを含むテスト結果情報
をメモリコントローラに与える。したがって、システム
構築後に不良メモリセルが生じた場合でもメモリコント
ローラは不良メモリセル以外の正常メモリセルのみにア
クセスすることが可能となる。このため、メモリシステ
ム構築後に不良メモリセルが生じた半導体記憶装置への
アクセスを禁止していた従来に比べ、メモリシステムの
メモリ容量の減少率を小さく抑えることができる。
は、第１のメモリ回路は、第１のテスト実行コマンドに
応答してメモリ回路の各メモリセルが正常か否かをテス
トし、不良メモリセルのアドレスを含むテスト結果情報
をメモリコントローラに与える。したがって、システム
構築後に不良メモリセルが生じた場合でもメモリコント
ローラは不良メモリセル以外の正常メモリセルのみにア
クセスすることが可能となる。このため、メモリシステ
ム構築後に不良メモリセルが生じた半導体記憶装置への
アクセスを禁止していた従来に比べ、メモリシステムの
メモリ容量の減少率を小さく抑えることができる。
【００８５】請求項２に係る発明では、請求項１に係る
発明のテスト結果情報は、さらに、不良メモリセルの数
を含む。この場合は、メモリコントローラが不良メモリ
セルの数を確認できるので、テスト結果情報の処理を正
確かつ迅速に行なうことができる。
発明のテスト結果情報は、さらに、不良メモリセルの数
を含む。この場合は、メモリコントローラが不良メモリ
セルの数を確認できるので、テスト結果情報の処理を正
確かつ迅速に行なうことができる。
【００８６】請求項３に係る発明では、第１のメモリ回
路は、第１のテスト実行コマンドに応答して各メモリ回
路の各メモリセルが正常か否かをテストし、不良メモリ
セルを含む不良メモリ回路のアドレスを含むテスト結果
情報をメモリコントローラに与える。したがって、シス
テム構築後に不良メモリ回路が生じた場合でもメモリコ
ントローラは不良メモリ回路以外の正常メモリ回路のみ
にアクセスすることが可能となる。このため、メモリシ
ステム構築後に不良メモリセルが生じた半導体記憶装置
へのアクセスを禁止していた従来に比べ、メモリシステ
ムのメモリ容量の減少率を小さく抑えることができる。
路は、第１のテスト実行コマンドに応答して各メモリ回
路の各メモリセルが正常か否かをテストし、不良メモリ
セルを含む不良メモリ回路のアドレスを含むテスト結果
情報をメモリコントローラに与える。したがって、シス
テム構築後に不良メモリ回路が生じた場合でもメモリコ
ントローラは不良メモリ回路以外の正常メモリ回路のみ
にアクセスすることが可能となる。このため、メモリシ
ステム構築後に不良メモリセルが生じた半導体記憶装置
へのアクセスを禁止していた従来に比べ、メモリシステ
ムのメモリ容量の減少率を小さく抑えることができる。
【００８７】請求項４に係る発明では、請求項３に係る
発明のテスト結果情報は、さらに、不良メモリ回路の数
を含む。この場合は、メモリコントローラが不良メモリ
回路の数を確認できるので、テスト結果情報の処理を正
確かつ迅速に行なうことができる。
発明のテスト結果情報は、さらに、不良メモリ回路の数
を含む。この場合は、メモリコントローラが不良メモリ
回路の数を確認できるので、テスト結果情報の処理を正
確かつ迅速に行なうことができる。
【００８８】請求項５に係る発明では、請求項１から４
のいずれかに係る発明の第１のテスト回路は、テスト結
果情報を一旦記憶し、メモリコントローラからテスト結
果出力コマンドが与えられたことに応じてテスト結果情
報をメモリコントローラに出力する。この場合は、複数
の半導体記憶装置がメモリコントローラに接続されてい
る場合に、複数の半導体記憶装置のテストを同時に行な
った後に各半導体記憶装置のテスト結果をメモリコント
ローラに順次送ることができ、テスト時間の短縮化が図
られる。
のいずれかに係る発明の第１のテスト回路は、テスト結
果情報を一旦記憶し、メモリコントローラからテスト結
果出力コマンドが与えられたことに応じてテスト結果情
報をメモリコントローラに出力する。この場合は、複数
の半導体記憶装置がメモリコントローラに接続されてい
る場合に、複数の半導体記憶装置のテストを同時に行な
った後に各半導体記憶装置のテスト結果をメモリコント
ローラに順次送ることができ、テスト時間の短縮化が図
られる。
【００８９】請求項６に係る発明では、請求項１から５
のいずれかに係る発明に、さらに、メモリコントローラ
とメモリ回路との間でデータ処理を行なうロジック回路
と、メモリコントローラから第２のテスト実行コマンド
が与えられたことに応じてロジック回路が正常か否かを
テストし、そのテスト結果をメモリコントローラに与え
る第２のテスト回路とが設けられ、メモリ回路とロジッ
ク回路は、メモリコントローラ側から別々に使用可能と
なっている。この場合は、ロジック回路のみが不良な場
合は半導体記憶装置をメモリ回路として使用し、メモリ
回路のみが不良な場合は半導体記憶装置をロジック回路
として使用することも可能となる。
のいずれかに係る発明に、さらに、メモリコントローラ
とメモリ回路との間でデータ処理を行なうロジック回路
と、メモリコントローラから第２のテスト実行コマンド
が与えられたことに応じてロジック回路が正常か否かを
テストし、そのテスト結果をメモリコントローラに与え
る第２のテスト回路とが設けられ、メモリ回路とロジッ
ク回路は、メモリコントローラ側から別々に使用可能と
なっている。この場合は、ロジック回路のみが不良な場
合は半導体記憶装置をメモリ回路として使用し、メモリ
回路のみが不良な場合は半導体記憶装置をロジック回路
として使用することも可能となる。
【００９０】請求項７に係る発明では、半導体記憶装置
の第１のテスト回路は第１のテスト実行コマンドに応答
してメモリ回路の各メモリセルが正常か否かをテスト
し、不良メモリセルのアドレスを含むテスト結果情報を
メモリコントローラに与え、メモリコントローラはその
テスト結果情報に基づいて正常メモリセルのみにアクセ
スする。したがって、メモリシステム構築後に不良メモ
リセルが生じた半導体記憶装置へのアクセスを禁止して
いた従来に比べ、メモリシステムのメモリ容量の減少率
を小さく抑えることができる。
の第１のテスト回路は第１のテスト実行コマンドに応答
してメモリ回路の各メモリセルが正常か否かをテスト
し、不良メモリセルのアドレスを含むテスト結果情報を
メモリコントローラに与え、メモリコントローラはその
テスト結果情報に基づいて正常メモリセルのみにアクセ
スする。したがって、メモリシステム構築後に不良メモ
リセルが生じた半導体記憶装置へのアクセスを禁止して
いた従来に比べ、メモリシステムのメモリ容量の減少率
を小さく抑えることができる。
【００９１】請求項８に係る発明では、請求項７に係る
発明のテスト結果情報は、さらに、不良メモリセルの数
を含む。この場合、メモリコントローラが不良メモリセ
ルの数を確認することができるので、テスト結果情報の
処理を正確かつ迅速に行なうことができる。
発明のテスト結果情報は、さらに、不良メモリセルの数
を含む。この場合、メモリコントローラが不良メモリセ
ルの数を確認することができるので、テスト結果情報の
処理を正確かつ迅速に行なうことができる。
【００９２】請求項９に係る発明では、請求項７または
８に係る発明のメモリコントローラは、第１のテスト回
路から与えられたテスト結果情報を格納するためのレジ
スタと、外部から与えられた外部アドレスとレジスタに
格納されたテスト結果情報とに基づいて、メモリ回路の
正常メモリセルに対応するアドレスのみを生成し、その
アドレスを読出／書込回路に与えるアドレス発生回路と
を含む。この場合は、メモリコントローラを容易に構成
できる。
８に係る発明のメモリコントローラは、第１のテスト回
路から与えられたテスト結果情報を格納するためのレジ
スタと、外部から与えられた外部アドレスとレジスタに
格納されたテスト結果情報とに基づいて、メモリ回路の
正常メモリセルに対応するアドレスのみを生成し、その
アドレスを読出／書込回路に与えるアドレス発生回路と
を含む。この場合は、メモリコントローラを容易に構成
できる。
【００９３】請求項１０に係る発明では、半導体記憶装
置の第１のテスト回路は第１のテスト実行コマンドに応
答して各メモリ回路の各メモリセルが正常か否かをテス
トし、不良メモリセルを含む不良メモリ回路の上位アド
レスを含むテスト結果情報をメモリコントローラに与
え、メモリコントローラはそのテスト結果情報に基づい
て正常メモリ回路のみにアクセスする。したがって、メ
モリシステム構築後に不良メモリセルが生じた半導体記
憶装置にアクセスを禁止していた従来に比べ、メモリシ
ステムのメモリ容量の減少率を小さく抑えることができ
る。
置の第１のテスト回路は第１のテスト実行コマンドに応
答して各メモリ回路の各メモリセルが正常か否かをテス
トし、不良メモリセルを含む不良メモリ回路の上位アド
レスを含むテスト結果情報をメモリコントローラに与
え、メモリコントローラはそのテスト結果情報に基づい
て正常メモリ回路のみにアクセスする。したがって、メ
モリシステム構築後に不良メモリセルが生じた半導体記
憶装置にアクセスを禁止していた従来に比べ、メモリシ
ステムのメモリ容量の減少率を小さく抑えることができ
る。
【００９４】請求項１１に係る発明では、請求項１０に
係る発明のテスト結果情報は、さらに、不良メモリ回路
の数を含む。この場合は、メモリコントローラが不良メ
モリ回路の数を確認することができるので、テスト結果
情報の処理を正確かつ迅速に行なうことができる。
係る発明のテスト結果情報は、さらに、不良メモリ回路
の数を含む。この場合は、メモリコントローラが不良メ
モリ回路の数を確認することができるので、テスト結果
情報の処理を正確かつ迅速に行なうことができる。
【００９５】請求項１２に係る発明では、請求項１０ま
たは１１に係る発明のメモリコントローラは、第１のテ
スト回路から与えられたテスト結果情報を格納するため
のレジスタと、外部から与えられた外部上位アドレスお
よび外部下位アドレスとレジスタに格納されたテスト結
果情報とに基づいて、複数のメモリ回路のうちの正常メ
モリ回路に対応する上位アドレスおよび下位アドレスの
みを生成し、その上位アドレスおよび下位アドレスを読
出／書込回路に与えるアドレス発生回路とを含む。この
場合は、メモリコントローラを容易に構成できる。
たは１１に係る発明のメモリコントローラは、第１のテ
スト回路から与えられたテスト結果情報を格納するため
のレジスタと、外部から与えられた外部上位アドレスお
よび外部下位アドレスとレジスタに格納されたテスト結
果情報とに基づいて、複数のメモリ回路のうちの正常メ
モリ回路に対応する上位アドレスおよび下位アドレスの
みを生成し、その上位アドレスおよび下位アドレスを読
出／書込回路に与えるアドレス発生回路とを含む。この
場合は、メモリコントローラを容易に構成できる。
【００９６】請求項１３に係る発明では、請求項７から
１２のいずれかに係る発明の第１のテスト回路は、テス
ト結果情報を一旦記憶し、メモリコントローラからテス
ト結果出力コマンドが与えられたことに応じてテスト結
果情報をメモリコントローラに出力する。この場合は、
複数の半導体記憶装置がメモリコントローラに接続され
た場合に、複数の半導体記憶装置のテストを同時に行な
った後に各半導体記憶装置のテスト結果をメモリコント
ローラに順次送ることができ、テスト時間の短縮化が図
られる。
１２のいずれかに係る発明の第１のテスト回路は、テス
ト結果情報を一旦記憶し、メモリコントローラからテス
ト結果出力コマンドが与えられたことに応じてテスト結
果情報をメモリコントローラに出力する。この場合は、
複数の半導体記憶装置がメモリコントローラに接続され
た場合に、複数の半導体記憶装置のテストを同時に行な
った後に各半導体記憶装置のテスト結果をメモリコント
ローラに順次送ることができ、テスト時間の短縮化が図
られる。
【００９７】請求項１４に係る発明では、請求項７から
１３のいずれかに係る発明の半導体記憶装置は、さら
に、メモリコントローラとメモリ回路との間でデータ処
理を行なうロジック回路と、メモリコントローラから第
２のテスト実行コマンドが与えられたことに応じてロジ
ック回路が正常か否かをテストし、そのテスト結果をメ
モリコントローラに与える第２のテスト回路を備え、メ
モリ回路とロジック回路は、メモリコントローラ側から
別々に使用可能となっている。この場合は、ロジック回
路のみが不良な場合は半導体記憶装置をメモリ回路とし
て使用し、メモリ回路のみが不良な場合は半導体記憶装
置をロジック回路として使用することができる。
１３のいずれかに係る発明の半導体記憶装置は、さら
に、メモリコントローラとメモリ回路との間でデータ処
理を行なうロジック回路と、メモリコントローラから第
２のテスト実行コマンドが与えられたことに応じてロジ
ック回路が正常か否かをテストし、そのテスト結果をメ
モリコントローラに与える第２のテスト回路を備え、メ
モリ回路とロジック回路は、メモリコントローラ側から
別々に使用可能となっている。この場合は、ロジック回
路のみが不良な場合は半導体記憶装置をメモリ回路とし
て使用し、メモリ回路のみが不良な場合は半導体記憶装
置をロジック回路として使用することができる。
【００９８】請求項１５に係る発明では、請求項７から
１４のいずれかに係る発明の半導体記憶装置は複数設け
られ、各半導体記憶装置に固有の識別子が割当てられ、
各半導体記憶装置は、メモリコントローラから対応の識
別子が与えられたことに応じて活性化する。この場合
は、複数の半導体記憶装置をメモリコントローラに接続
して、高速データ転送を行なうことが可能となる。
１４のいずれかに係る発明の半導体記憶装置は複数設け
られ、各半導体記憶装置に固有の識別子が割当てられ、
各半導体記憶装置は、メモリコントローラから対応の識
別子が与えられたことに応じて活性化する。この場合
は、複数の半導体記憶装置をメモリコントローラに接続
して、高速データ転送を行なうことが可能となる。
【図１】 この発明の実施の形態１によるコンピュータ
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
【図２】 図１に示したメインメモリの構成を示すブロ
ック図である。
ック図である。
【図３】 図２に示したメモリコントローラおよびメイ
ンメモリのリード動作を示すタイムチャートである。
ンメモリのリード動作を示すタイムチャートである。
【図４】 図３に示したコマンドパケットの構成を示す
図である。
図である。
【図５】 図３に示したデータパケットの構成を示す図
である。
である。
【図６】 図２に示したＳＬＤＲＡＭの要部を示すブロ
ック図である。
ック図である。
【図７】 図６に示したメモリ部の構成を示す回路ブロ
ック図である。
ック図である。
【図８】 図６に示したＳＬＤＲＡＭのテスト動作を示
すタイムチャートである。
すタイムチャートである。
【図９】 図８に示したテスト実行パケットの構成を示
す図である。
す図である。
【図１０】 図８に示したテスト結果パケットの構成を
示す図である。
示す図である。
【図１１】 図２に示したメモリコントローラの構成を
示すブロック図である。
示すブロック図である。
【図１２】 図１１に示したメモリステータスレジスタ
の説明をするための図である。
の説明をするための図である。
【図１３】 図１１に示したＳＬＤＲＡＭアドレス発生
回路の動作を示すフローチャートである。
回路の動作を示すフローチャートである。
【図１４】 実施の形態１の変更例を示すタイムチャー
トである。
トである。
【図１５】 実施の形態１の他の変更例を示す図であ
る。
る。
【図１６】 実施の形態１のさらに他の変更例を示す図
である。
である。
【図１７】 この発明の実施の形態２によるコンピュー
タシステムで用いられるＳＬＤＲＡＭの要部を示すブロ
ック図である。
タシステムで用いられるＳＬＤＲＡＭの要部を示すブロ
ック図である。
【図１８】 図１７に示したＳＬＤＲＡＭに与えられる
テスト実行パケットの構成を示す図である。
テスト実行パケットの構成を示す図である。
【図１９】 図１７に示したＳＬＤＲＡＭから出力され
るテスト結果パケットの構成を示す図である。
るテスト結果パケットの構成を示す図である。
【図２０】 実施の形態２の変更例を示す図である。
【図２１】 実施の形態２の他の変更例を示すブロック
図である。
図である。
１ パーソナルコンピュータ、２ ＣＰＵ、３ メモリ
コントローラ、４ メインメモリ、５，５０ ＳＬＤＲ
ＡＭ、６ ハードディスク、１０ プロセッサバス、１
１ コマンドバス、１２ データバス、１３ ＰＣＩバ
ス、２１ コマンドパケット入力バッファ、２２ ＩＤ
レジスタ、２３ コマンドデコーダ、２４ メモリ部、
２５，５２ 組込テスト回路、２６ 不良アドレスレジ
スタ、２７ ＤＱ入出力バッファ、２８ ロウデコー
ダ、２９ コラムデコーダ、３１，４１，４３ 入力バ
ッファ、３２ ＣＰＵコマンド・ＣＰＵアドレス・ＣＰ
Ｕデータデコード回路、３３ ＳＬＤＲＡＭコマンドパ
ケット発生回路、３４，３８，４０，４５，４７ 出力
バッファ、３５ ＳＬＤＲＡＭアドレス発生回路、３６
メモリステータスレジスタ、３７ ＳＬＤＲＡＭコマ
ンドクロック発生回路、３９ ＳＬＤＲＡＭデータパケ
ット発生回路、４２ 内部クロック生成回路、４４ Ｓ
ＬＤＲＡＭデータクロック発生回路、４６ データ出力
制御回路、ＭＣメモリセル、ＷＬ ワード線、ＢＬ，／
ＢＬ ビット線対、ＳＡ センスアンプ、ＣＳＧ コラ
ム選択ゲート、ＣＳＬ コラム選択線、Ｉ／Ｏ データ
入出力線対。
コントローラ、４ メインメモリ、５，５０ ＳＬＤＲ
ＡＭ、６ ハードディスク、１０ プロセッサバス、１
１ コマンドバス、１２ データバス、１３ ＰＣＩバ
ス、２１ コマンドパケット入力バッファ、２２ ＩＤ
レジスタ、２３ コマンドデコーダ、２４ メモリ部、
２５，５２ 組込テスト回路、２６ 不良アドレスレジ
スタ、２７ ＤＱ入出力バッファ、２８ ロウデコー
ダ、２９ コラムデコーダ、３１，４１，４３ 入力バ
ッファ、３２ ＣＰＵコマンド・ＣＰＵアドレス・ＣＰ
Ｕデータデコード回路、３３ ＳＬＤＲＡＭコマンドパ
ケット発生回路、３４，３８，４０，４５，４７ 出力
バッファ、３５ ＳＬＤＲＡＭアドレス発生回路、３６
メモリステータスレジスタ、３７ ＳＬＤＲＡＭコマ
ンドクロック発生回路、３９ ＳＬＤＲＡＭデータパケ
ット発生回路、４２ 内部クロック生成回路、４４ Ｓ
ＬＤＲＡＭデータクロック発生回路、４６ データ出力
制御回路、ＭＣメモリセル、ＷＬ ワード線、ＢＬ，／
ＢＬ ビット線対、ＳＡ センスアンプ、ＣＳＧ コラ
ム選択ゲート、ＣＳＬ コラム選択線、Ｉ／Ｏ データ
入出力線対。
Claims (15)
- 【請求項１】 メモリコントローラに接続される半導体
記憶装置であって、 それぞれに固有のアドレスが予め割当てられた複数のメ
モリセルを含むメモリ回路、 前記メモリコントローラから読出／書込コマンドおよび
アドレスが与えられたことに応じて、そのアドレスに対
応するメモリセルのデータの読出／書込を行なう読出／
書込回路、および前記メモリコントローラから第１のテ
スト実行コマンドが与えられたことに応じて前記メモリ
回路の各メモリセルが正常か否かをテストし、不良メモ
リセルのアドレスを含むテスト結果情報を前記メモリコ
ントローラに与える第１のテスト回路を備える、半導体
記憶装置。 - 【請求項２】 前記テスト結果情報は、さらに、不良メ
モリセルの数を含む、請求項１に記載の半導体記憶装
置。 - 【請求項３】 メモリコントローラに接続される半導体
記憶装置であって、 それぞれが複数のメモリセルを含み、それぞれに固有の
上位アドレスが予め割当てられ、各メモリセルに固有の
下位アドレスが予め割当てられた複数のメモリ回路、 前記メモリコントローラから読出／書込コマンド、上位
アドレスおよび下位アドレスが与えられたことに応じ
て、該上位アドレスおよび下位アドレスに対応するメモ
リセルのデータの読出／書込を行なう読出／書込回路、
および前記メモリコントローラから第１のテスト実行コ
マンドが与えられたことに応じて各メモリ回路の各メモ
リセルが正常か否かをテストし、不良メモリセルを含む
不良メモリ回路の上位アドレスを含むテスト結果情報を
前記メモリコントローラに与える第１のテスト回路を備
える、半導体記憶装置。 - 【請求項４】 前記テスト結果情報は、さらに、不良メ
モリ回路の数を含む、請求項３に記載の半導体記憶装
置。 - 【請求項５】 前記第１のテスト回路は、前記テスト結
果情報を一旦記憶し、前記メモリコントローラからテス
ト結果出力コマンドが与えられたことに応じて前記テス
ト結果情報を前記メモリコントローラに出力する、請求
項１から請求項４のいずれかに記載の半導体記憶装置。 - 【請求項６】 さらに、前記メモリコントローラと前記
メモリ回路との間でデータ処理を行なうロジック回路、
および前記メモリコントローラから第２のテスト実行コ
マンドが与えられたことに応じて前記ロジック回路が正
常か否かをテストし、そのテスト結果を前記メモリコン
トローラに与える第２のテスト回路を備え、 前記メモリ回路と前記ロジック回路は、前記メモリコン
トローラ側から別々に使用可能となっている、請求項１
から請求項５のいずれかに記載の半導体記憶装置。 - 【請求項７】 半導体記憶装置と、それを制御するメモ
リコントローラとを備えたメモリシステムであって、 前記半導体記憶装置は、 それぞれに固有のアドレスが予め割当てられた複数のメ
モリセルを含むメモリ回路、 前記メモリコントローラから読出／書込コマンドおよび
アドレスが与えられたことに応じて、そのアドレスに対
応するメモリセルのデータの読出／書込を行なう読出／
書込回路、および前記メモリコントローラから第１のテ
スト実行コマンドが与えられたことに応じて前記メモリ
回路の各メモリセルが正常か否かをテストし、不良メモ
リセルのアドレスを含むテスト結果情報を前記メモリコ
ントローラに与える第１のテスト回路を備え、 前記メモリコントローラは、前記第１のテスト回路から
与えられたテスト結果情報に基づいて、前記メモリ回路
のうちの不良メモリセルにはアクセスせず正常メモリセ
ルのみにアクセスする、メモリシステム。 - 【請求項８】 前記テスト結果情報は、さらに、不良メ
モリセルの数を含む、請求項７に記載のメモリシステ
ム。 - 【請求項９】 前記メモリコントローラは、 前記第１のテスト回路から与えられたテスト結果情報を
格納するためのレジスタ、および外部から与えられた外
部アドレスと前記レジスタに格納されたテスト結果情報
とに基づいて、前記メモリ回路の正常メモリセルに対応
するアドレスのみを生成し、そのアドレスを前記読出／
書込回路に与えるアドレス発生回路を含む、請求項７ま
たは請求項８に記載のメモリシステム。 - 【請求項１０】 半導体記憶装置と、それを制御するメ
モリコントローラとを備えたメモリシステムであって、 前記半導体記憶装置は、 それぞれが複数のメモリセルを含み、それぞれに固有の
上位アドレスが予め割当てられ、各メモリセルに固有の
下位アドレスが予め割当てられた複数のメモリ回路、 前記メモリコントローラから読出／書込コマンド、上位
アドレスおよび下位アドレスが与えられたことに応じ
て、該上位アドレスおよび下位アドレスに対応するメモ
リセルのデータの読出／書込を行なう読出／書込回路、
および前記メモリコントローラから第１のテスト実行コ
マンドが与えられたことに応じて各メモリ回路の各メモ
リセルが正常か否かをテストし、不良メモリセルを含む
不良メモリ回路の上位アドレスを含むテスト結果情報を
前記メモリコントローラに与える第１のテスト回路を備
え、 前記メモリコントローラは、前記第１のテスト回路から
与えられたテスト結果情報に基づいて、前記複数のメモ
リ回路のうちの不良メモリ回路にはアクセスせず正常な
メモリ回路のみにアクセスする、メモリシステム。 - 【請求項１１】 前記テスト結果情報は、さらに、不良
メモリ回路の数を含む、請求項１０に記載のメモリシス
テム。 - 【請求項１２】 前記メモリコントローラは、 前記第１のテスト回路から与えられたテスト結果情報を
格納するためのレジスタ、および外部から与えられた外
部上位アドレスおよび外部下位アドレスと前記レジスタ
に格納されたテスト結果情報とに基づいて、前記複数の
メモリ回路のうちの正常メモリ回路に対応する上位アド
レスおよび下位アドレスのみを生成し、その上位アドレ
スおよび下位アドレスを前記読出／書込回路に与えるア
ドレス発生回路を含む、請求項１０または請求項１１に
記載のメモリシステム。 - 【請求項１３】 前記第１のテスト回路は、前記テスト
結果情報を一旦記憶し、前記メモリコントローラからテ
スト結果出力コマンドが与えられたことに応じて前記テ
スト結果情報を前記メモリコントローラに出力する、請
求項７から請求項１２のいずれかに記載のメモリシステ
ム。 - 【請求項１４】 前記半導体記憶装置は、 さらに、前記メモリコントローラと前記メモリ回路との
間でデータ処理を行なうロジック回路、および前記メモ
リコントローラから第２のテスト実行コマンドが与えら
れたことに応じて前記ロジック回路が正常か否かをテス
トし、そのテスト結果を前記メモリコントローラに与え
る第２のテスト回路を備え、 前記メモリ回路と前記ロジック回路は、前記メモリコン
トローラ側から別々に使用可能となっている、請求項７
から請求項１３のいずれかに記載のメモリシステム。 - 【請求項１５】 前記半導体記憶装置は複数設けられ、
各半導体記憶装置に固有の識別子が割当てられ、 各半導体記憶装置は、前記メモリコントローラから対応
の識別子が与えられたことに応じて活性化する、請求項
７から請求項１４のいずれかに記載のメモリシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10209514A JP2000040035A (ja) | 1998-07-24 | 1998-07-24 | 半導体記憶装置およびそれを用いたメモリシステム |
| US09/215,227 US6304502B1 (en) | 1998-07-24 | 1998-12-18 | Semiconductor memory device connected to memory controller and memory system employing the same |
| KR1019990009748A KR100335730B1 (ko) | 1998-07-24 | 1999-03-22 | 메모리 컨트롤러에 접속되는 반도체 기억 장치 및 그것을 이용한 메모리 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10209514A JP2000040035A (ja) | 1998-07-24 | 1998-07-24 | 半導体記憶装置およびそれを用いたメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040035A true JP2000040035A (ja) | 2000-02-08 |
Family
ID=16574063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10209514A Withdrawn JP2000040035A (ja) | 1998-07-24 | 1998-07-24 | 半導体記憶装置およびそれを用いたメモリシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6304502B1 (ja) |
| JP (1) | JP2000040035A (ja) |
| KR (1) | KR100335730B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010134928A (ja) * | 2008-12-04 | 2010-06-17 | Korea Electronics Telecommun | 多重プロセッサを含むメモリアクセス装置 |
| JP2013125527A (ja) * | 2011-12-16 | 2013-06-24 | Toshiba Corp | 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム |
| US9117035B2 (en) | 2005-09-26 | 2015-08-25 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US11328764B2 (en) | 2005-09-26 | 2022-05-10 | Rambus Inc. | Memory system topologies including a memory die stack |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003084034A (ja) * | 2001-09-14 | 2003-03-19 | Advantest Corp | 電気部品テストシステムおよび電気部品テスト方法 |
| US6981089B2 (en) * | 2001-12-31 | 2005-12-27 | Intel Corporation | Memory bus termination with memory unit having termination control |
| US6687172B2 (en) * | 2002-04-05 | 2004-02-03 | Intel Corporation | Individual memory page activity timing method and system |
| DE602004029744D1 (de) * | 2003-08-07 | 2010-12-09 | Samsung Electronics Co Ltd | Vorrichtung und Verfahren zum Steuern von mehreren Slave-Vorrichtungen in einer integrierten Weise |
| KR100640590B1 (ko) * | 2004-10-21 | 2006-11-01 | 삼성전자주식회사 | 핸들러 원격 제어가 가능한 반도체 소자의 검사 시스템 및그 작동방법 |
| JP2008097699A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体記憶装置 |
| US8560907B1 (en) * | 2007-09-06 | 2013-10-15 | Altera Corporation | Debugging external interface |
| US20090296514A1 (en) * | 2008-05-29 | 2009-12-03 | Chih-Hui Yeh | Method for accessing a memory chip |
| US7881134B2 (en) * | 2008-11-17 | 2011-02-01 | Micron Technology, Inc. | Replacing defective columns of memory cells in response to external addresses |
| KR101212737B1 (ko) * | 2010-12-17 | 2012-12-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US8634221B2 (en) * | 2011-11-01 | 2014-01-21 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Memory system that utilizes a wide input/output (I/O) interface to interface memory storage with an interposer and that utilizes a SerDes interface to interface a memory controller with an integrated circuit, and a method |
| CN113590390A (zh) * | 2020-04-30 | 2021-11-02 | 鸿富锦精密电子(郑州)有限公司 | 动态智能测试方法、系统、计算机装置及存储介质 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184327A (en) * | 1989-06-14 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having on-chip test circuit and method for testing the same |
| JPH04212799A (ja) * | 1990-01-31 | 1992-08-04 | Nec Ic Microcomput Syst Ltd | テスト回路内蔵半導体メモリ |
| JP2568455B2 (ja) * | 1990-08-16 | 1997-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2765376B2 (ja) * | 1992-07-02 | 1998-06-11 | 日本電気株式会社 | 半導体メモリ |
| JPH07262791A (ja) | 1994-03-24 | 1995-10-13 | Kawasaki Steel Corp | 半導体記憶装置 |
| JP3850067B2 (ja) | 1996-04-24 | 2006-11-29 | 株式会社ルネサステクノロジ | メモリシステムおよびそれに用いられる半導体記憶装置 |
| JP2870487B2 (ja) | 1996-05-17 | 1999-03-17 | 日本電気株式会社 | 半導体装置 |
-
1998
- 1998-07-24 JP JP10209514A patent/JP2000040035A/ja not_active Withdrawn
- 1998-12-18 US US09/215,227 patent/US6304502B1/en not_active Expired - Fee Related
-
1999
- 1999-03-22 KR KR1019990009748A patent/KR100335730B1/ko not_active IP Right Cessation
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9865329B2 (en) | 2005-09-26 | 2018-01-09 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US9117035B2 (en) | 2005-09-26 | 2015-08-25 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US9563583B2 (en) | 2005-09-26 | 2017-02-07 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US10381067B2 (en) | 2005-09-26 | 2019-08-13 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US10535398B2 (en) | 2005-09-26 | 2020-01-14 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US10672458B1 (en) | 2005-09-26 | 2020-06-02 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US11043258B2 (en) | 2005-09-26 | 2021-06-22 | Rambus Inc. | Memory system topologies including a memory die stack |
| US11328764B2 (en) | 2005-09-26 | 2022-05-10 | Rambus Inc. | Memory system topologies including a memory die stack |
| US11727982B2 (en) | 2005-09-26 | 2023-08-15 | Rambus Inc. | Memory system topologies including a memory die stack |
| JP2010134928A (ja) * | 2008-12-04 | 2010-06-17 | Korea Electronics Telecommun | 多重プロセッサを含むメモリアクセス装置 |
| JP2013125527A (ja) * | 2011-12-16 | 2013-06-24 | Toshiba Corp | 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム |
| US8984375B2 (en) | 2011-12-16 | 2015-03-17 | Kabushiki Kaisha Toshiba | Semiconductor storage device, method for controlling the same and control program |
| US9239758B2 (en) | 2011-12-16 | 2016-01-19 | Kabushiki Kaisha Toshiba | Semiconductor storage device, method for controlling the same and control program |
Also Published As
| Publication number | Publication date |
|---|---|
| US6304502B1 (en) | 2001-10-16 |
| KR20000011220A (ko) | 2000-02-25 |
| KR100335730B1 (ko) | 2002-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8369168B2 (en) | Devices and system providing reduced quantity of interconnections | |
| JP5171096B2 (ja) | 半導体メモリ素子の駆動方法 | |
| KR100816053B1 (ko) | 셀프 카피 기능을 가지는 메모리 장치, 메모리 시스템 및듀얼 포트 메모리 장치 | |
| US7684258B2 (en) | Semiconductor memory and controller with time-shared mode for row address, column address and data mask signals inputted via address terminals | |
| US7466623B2 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
| JP2000040035A (ja) | 半導体記憶装置およびそれを用いたメモリシステム | |
| EP1705663B1 (en) | Semiconductor memory and system apparatus | |
| US7483331B2 (en) | Semiconductor memory, memory system, and operation method of memory system | |
| JP2000021160A (ja) | 半導体集積回路及びデータ処理システム | |
| KR20020013785A (ko) | 반도체기억장치 | |
| US6751159B2 (en) | Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode | |
| US6779076B1 (en) | Method and system for using dynamic random access memory as cache memory | |
| JP2007087435A (ja) | 半導体記憶装置 | |
| JP4569182B2 (ja) | 半導体装置 | |
| JP2004536417A (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
| US20210406208A1 (en) | Apparatuses and methods for writing data to a memory | |
| WO2005004164A1 (ja) | 半導体記憶装置 | |
| US20030116763A1 (en) | Semiconductor integrated circuit device | |
| US6888760B2 (en) | System and method for multiplexing data and data masking information on a data bus of a memory device | |
| US7526602B2 (en) | Memory control system and memory control circuit | |
| US6339560B1 (en) | Semiconductor memory based on address transitions | |
| JP2004103222A (ja) | クロックイネーブル信号を利用したデータ経路のリセット回路、リセット方法及びこれを備える半導体メモリ装置 | |
| JPH08115593A (ja) | 半導体記憶装置、及びデータ処理装置 | |
| US20080077746A1 (en) | Multi-port memory device | |
| CN1921008B (zh) | 存储器控制系统和存储器控制电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |