JP5171096B2 - 半導体メモリ素子の駆動方法 - Google Patents

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Description

本発明は、半導体回路の設計技術に関し、特に、半導体メモリ素子のセルフリフレッシュ関係の技術に関する。
半導体メモリ素子のうち、ＤＲＡＭはＳＲＡＭやフラッシュメモリとは異なり、時間の流れに伴い、メモリセル（入力した情報を格納する単位ユニット）に格納された情報が消える現象が発生する。このような現象を防止するため、外部から一定周期ごとにセルに格納された情報を再び記入する動作を行っているが、このような過程をリフレッシュ動作という。リフレッシュ動作は、メモリセルアレイの中の各セルが有する保持時間（ｒｅｔｅｎｔｉｏｎ ｔｉｍｅ）内に少なくとも一回ずつ各ワードラインをアクティブにし、セルのデータをセンシングして増幅させた後、セルに再記録する方式で行う。ここで、保持時間とは、セルにあるデータを記録した後、リフレッシュすることなくセルでデータを保持することができる時間を意味する。
リフレッシュモードとしては、ノーマル動作のうち、特定の結合を行ったコマンド信号を周期的にアクティブにすることによって内部的にアドレスを生成して当該セルに対するリフレッシュを行うオートリフレッシュモードと、ノーマル動作を行わない待機状態、例えば、パワーダウンモードで内部的にコマンドを生成して行うセルフリフレッシュモードとがある。オートリフレッシュモード及びセルフリフレッシュモードは、全てコマンドを受け取った後、内部カウンタでアドレスを生成することによって行われ、要請がある度に、このアドレスが順次増加する。一方、セルフリフレッシュモードは、ノートパソコン、ＰＤＡ、移動通信端末などのモバイル装置用のロー（ｌｏｗ）パワーＤＲＡＭにおいては、ほぼ必需的なものである。
通常、セルフリフレッシュモードにおいては、チップ内のリングオシレータから出力される周期信号（又は、周期信号を分周した信号）によってリフレッシュ周期（ｔＲＥＦ）が決定される。このリフレッシュ周期（ｔＲＥＦ）は、テストを通じて把握した当該チップのリフレッシュタイム特性に応じて決定される。リフレッシュタイム特性は、各行ごとに異なる形で表れるが、ビットフェイル（ｂｉｔ ｆａｉｌ）を防止するためには、最悪のリフレッシュタイム特性を有する行を基準にリフレッシュ周期（ｔＲＥＦ）を決定するしかなかった。ここで、リフレッシュタイム特性は、リフレッシュ動作をすることなく、セルデータが保持できる最大時間を意味する。
図１は、チップリフレッシュタイムに係るフェイルビット率特性を示すグラフである。
同図に示すように、チップのリフレッシュタイムｔ１は、最悪のリフレッシュタイム特性を有する行を基準として決定されるため、良好な行のリフレッシュタイムｔ２に比べて数倍も差となる。すなわち、チップのリフレッシュタイムｔ１は、各行ごとのリフレッシュタイム特性より悪くなるため、不要な電流消費が発生する。
一方、上記のようなセルフリフレッシュモードにおける不要な電流消費を低減させるために二重周期セルフリフレッシュ法が提案された。
図２は、従来の二重周期セルフリフレッシュ法を説明するための図である。同図に示す内容は、既に発表された論文［‘Ｄｕａｌ−Ｐｅｒｉｏｄ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｓｃｈｅｍｅ ｆｏｒ Ｌｏｗ−Ｐｏｗｅｒ ＤＲＡＭ’ｓ ｗｉｔｈ Ｏｎ−Ｃｈｉｐ ＰＲＯＭ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ’，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴ，ＶＯＬ．３３，ＮＯ．２，ＦＥＢＲＵＡＲＹ １９９８．］に詳しく説明されており、その詳細構成及び動作の説明は省略する。
ただし、二重周期セルフリフレッシュ周期コントローラのＰＲＯＭモードレジスタに、各行ごとのリフレッシュタイム特性を格納して、格納された情報及びリフレッシュアドレスを利用してＤＲＡＭ部の各セルアレイブロックに対して２つのリフレッシュ周期を選択的に適用していることは、図面を介してたやすく把握することができる。
上記のような二重周期セルフリフレッシュ法を適用する場合、単一周期セルフリフレッシュ法に比べて不要な電流消費を低減することができる。しかし、この技術は、リフレッシュ周期コントローラで不揮発性メモリのＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を使用しているが、このようなＰＲＯＭのＤＲＡＭチップ内への実装が実質的に不可能なため、実現性のない技術として限界がみられる。
特開平９−２８２８７１
本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、セルフリフレッシュモードにおける不要な電流消費を最小化できる半導体メモリ素子及びその駆動方法を提供することにある。
上記の発明は、メモリセルアレイをなす各行のリフレッシュタイム特性に対応する第１格納値を初期化する第１ステップと、セルフリフレッシュモードに入った後、これまでのセルフリフレッシュモードから前記第１格納値が設定された行の次の行（第１行）の各列に対応するデータを第２格納値として格納する第２ステップと、予定されたリフレッシュサイクルの間に前記第１行に対するリフレッシュ周期の設定のための検出動作を行い、その結果に応じて前記第１行のリフレッシュタイム特性に対応する前記第１格納値を設定する第３ステップと、前記第１行に対応する前記第２格納値を反転させて前記各列に対応するデータとして再格納する第４ステップと、前記第２ステップ〜第４ステップを繰り返す第５ステップと、前記メモリセルアレイに含まれた残りの行に対して前記メモリセルアレイに含まれた全ての行に対する第１格納値の設定が完了するまで、又は、前記セルフリフレッシュモードが終了するまで、前記第２ステップ〜第５ステップを繰り返す第６ステップとを含み、前記第１行の当該第１格納値が第１値に設定された場合、前記第１行は、リフレッシュサイクルごとにリフレッシュされ、前記第１行の当該第１格納値が第２値に設定された場合、前記第１行は、モードレジスタによって設定された設定リフレッシュ周期ごとにリフレッシュされ、前記予定されたリフレッシュサイクルの間、第１格納値によって選択されたリフレッシュ周期によって残りの行に対するリフレッシュ動作を行うことを特徴とする半導体メモリ素子の駆動方法を提供する。
本発明では、セルフリフレッシュモードに入った後、各行ごとにリフレッシュタイム特性をチップ内でテストを行い、その結果を別途のレジスタに保持し、その後、当該行に対してテスト結果に対応して修正されたリフレッシュタイムを適用する。結果的に、テストの結果、最悪のリフレッシュタイム特性をみせる行のリフレッシュ周期ｔＲＥＦをＴとすれば（図３の（ａ）参照）、他の行は、テストの結果に応じて一定の周期の分、リフレッシュが省略するため、Ｋ×Ｔ（Ｋは、自然数）のリフレッシュ周期を有するはずである（図３の（ｂ）参照）。一方、本発明では、各行に対するテストを経てリフレッシュタイムが最適化するため、初期は、一般的な単一周期セルフリフレッシュ法と同様、電流が消費されるが、時間経過と共に消費電流が低減され、結局、収束される。従来の二重周期セルフリフレッシュ法に比べて本発明のセルフリフレッシュ法について命名すれば、適応型多重周期セルフリフレッシュ法といえるだろう。
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
図４は、本発明に係るＤＲＡＭのセルフリフレッシュ経路を例示したブロック図である。
同図に示すように、通常のＤＲＡＭは、メモリセルアレイ及びセンスアンプアレイで構成された複数のバンク（Ｂａｎｋ０〜３）（それぞれＸ−デコーダ及びＹ−デコーダを備える）、外部から印加されるコマンド信号ＣＬＫ，ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭをデコードして内部制御信号を生成する制御論理部、外部から印加されるアドレス信号Ａ１〜Ａ１１，ＢＡ０，ＢＡ１をバッファリングするアドレスバッファ部、アドレス信号をラッチするアドレスレジスタ、行アドレスをプリデコードする行プリデコーダ、列アドレスをプリデコードする列プリデコーダ、モードレジスタ設定コマンドが印加されるときの特定アドレスピンを介して入力されたコードに応答して動作モードを設定するモードレジスタ、モードレジスタによって設定されたバースト長（ＢＬ）に対応するカウントを行うバーストカウンタ、モードレジスタ及びバーストカウンタの出力に応答して列アドレスをカウントする列アドレスカウンタ、入／出力データをバッファリングするＩ／Ｏバッファ部、Ｉ／Ｏバッファ部とバンクとの間のデータ交換を制御するＩ／Ｏゲート、及びモードレジスタ及びバーストカウンタの出力に応答してＩ／Ｏバッファ部を制御するデータ出力コントローラを備える。
一方、図４に示すように、セルフリフレッシュモードを有するＤＲＡＭは、セルフリフレッシュモードにおいて、最小リフレッシュ周期信号を生成するセルフリフレッシュオシレータ、及びセルフリフレッシュモードにおいて順次内部リフレッシュアドレスを生成するセルフリフレッシュカウンタを備える。
一方、本発明のＤＲＡＭは、適応型リフレッシュの実現のため、メモリセルアレイを構成する各行のリフレッシュタイム特性（セルフリフレッシュモードの際に行われるテストの結果に応じて決定される）を格納する複数のＮレジスタ、テストを行う際に選択された行のデータを一時的に格納する複数のＭレジスタ、及びモードレジスタの設定値によって設定された設定リフレッシュ周期信号（良好なリフレッシュタイム特性を有する行に割り当てられる）を生成するリフレッシュ周期コントローラを備える。
ここで、Ｎレジスタは、各行ごとに１つずつ割り当てられるため、各バンク（Ｂａｎｋ０〜３）ごとに行の数（Ｎ）の分のＮレジスタが存在する。また、Ｍレジスタは、各列ごとに１つずつ割り当てられるため、各バンク（Ｂａｎｋ０〜３）ごとに列の数（Ｍ）の分のＭレジスタが存在する。
図５は、本発明に係るＤＲＡＭの特徴的な構成及び動作を概念的に示す図であり、図６は、設定リフレッシュ周期信号に係るセルフリフレッシュ動作上の変化を説明するための図である。
図５及び図６に示すように、本発明において、Ｎレジスタ、Ｍレジスタ、リフレッシュ周期コントローラを新たに導入することによって、セルフリフレッシュモードにおける各行に対して最小（基本）リフレッシュ周期又は設定リフレッシュ周期を選択的に適用できるようになった。
すなわち、セルフリフレッシュモードに入った後に行われるテストの結果に応じて各行のリフレッシュタイム特性が決定され、その結果が当該行に対応するＮレジスタに「１」又は「０」として格納される。Ｎレジスタの値は、その後のサイクルにおいて、当該行に対応するリフレッシュ動作が省略されるようにリフレッシュタイマーを制御する省略制御信号として作用する。
図６は、設定リフレッシュ周期を最小のリフレッシュ周期の３倍に選択した場合の設定リフレッシュ信号の波形を表している。この場合、設定リフレッシュ周期信号は、周期が３×Ｎサイクルであり、アクティブパルス幅はＮサイクル（＝ｔＲＥＦ）である。
まず、設定リフレッシュ周期信号が論理レベルハイのＡ期間ではＮレジスタの値に関わらず全ての行に対するリフレッシュが行われる。
それに対して、設定リフレッシュ周期信号が論理レベルローのＢ期間ではＮレジスタの値が「０」の行、すなわち、リフレッシュタイム特性が良好でない行に対してのみリフレッシュが行われ、Ｎレジスタの値が「１」の行、すなわち、リフレッシュタイム特性が良好な行に対してはリフレッシュが省略される。結局、リフレッシュタイム特性が良好でない行に対しては最小のリフレッシュ周期ごとにリフレッシュが行われ、良好な行に対しては最小リフレッシュ周期の３倍の同期ごとにリフレッシュが行われる。したがって、良好な行に対するリフレッシュ電流消費が、これまでの電源消費の１／３となる。
（実施例１）
図７は、本発明の実施例１に係る半導体メモリ素子のセルフリフレッシュ動作を示す図である。
同図に示すように、本実施例に係るセルフリフレッシュ動作（モードＡ）は、セルフリフレッシュモードに入ると同時にリフレッシュサイクルを実行し続け、かつ、各行に対するリフレッシュ周期の設定を行う。このとき、全てのＮレジスタの値は、これまでのセルフリフレッシュモードから脱出する際、「０」に初期化された状態である。
最初の行を行（ｊ）と仮定して行（ｊ）に対するリフレッシュ周期の設定過程を説明すると、まず、行（ｊ）に接続された各列のデータをそれに対応する各Ｍレジスタにコピーする。
続いて、行（ｊ＋１）、行（ｊ＋２）、…などに対するリフレッシュを順次行ない、Ｎ個の行に対するリフレッシュを全て終了させる。
その後、再び行（ｊ）が選択されても設定された周期（図面では５）の間、は行（ｊ）に対するリフレッシュを省略し、リフレッシュによって検知されたデータと当該Ｍレジスタに格納されたデータとの一致をチェックした後、Ｍレジスタに格納されたデータを行（ｊ）に接続された各列に再格納する。このとき、検知されたデータが当該Ｍレジスタに格納されたデータと一致すれば、リフレッシュタイム特性の良好な行と判断し、行（ｊ）に対応するＮレジスタに「１」を格納し、検知されたデータが当該Ｍレジスタに格納されたデータと一致しなければ、リフレッシュタイム特性が良好でない行と判断して行（ｊ）に対応するＮレジスタに「０」を格納する。
一方、上記のように、行（ｊ）に対するリフレッシュ周期の設定が完了すると、次の行（ｊ＋１）に対するリフレッシュ周期の設定を行う。行（ｊ＋１）に対するリフレッシュ周期の設定過程は、上述の行（ｊ）に対する周期の設定過程と同じ方式で行われる。
上記のような方式によって各行に対するリフレッシュ周期の設定過程が続き、このようなリフレッシュ周期の設定過程が行われている間にも各行に対応するＮレジスタの値に応じて設定されたリフレッシュ周期でリフレッシュが行われる。すなわち、当該行に対応するＮレジスタの値が「１」ならば、設定リフレッシュ周期信号に応じて５周期（５×ｔＲＥＦ）ごとに一回ずつ当該行に対するリフレッシュを行い、当該行に対応するＮレジスタの値が「０」ならば、設定リフレッシュ周期信号に関わらず周期（ｔＲＥＦ）ごとに当該行に対するリフレッシュを行う。
このようなリフレッシュ周期の設定過程を行う間にリフレッシュ電流は低減し続け、最後の行までリフレッシュ周期の設定が終了すると、リフレッシュ電流は最小値に収束する。
一方、上記のようにモードＡを適用する場合、リフレッシュ周期の設定過程がどれ位進んだのかに関わらずセルフリフレッシュ脱出の際に全てのＮレジスタの値を「０」に初期化するため、新しいセルフリフレッシュに入る度にリフレッシュ周期の設定過程が再開される。したがって、モードＡを適用すれば、セルに格納されたデータが変わる可能性が全くないため、リフレッシュ周期の設定の際に反転テストを行う必要がない。
（実施例２）
図８は、本発明の実施例２に係る半導体メモリ素子のセルフリフレッシュ動作を示す図である。
同図に示すように、本実施例に係るセルフリフレッシュ動作（モードＢ）もセルフリフレッシュモードに入ると同時にリフレッシュサイクルを実行し続け、かつ、各行に対するリフレッシュ周期の設定を行う。ただし、モードＢを適用する際には、これまでのセルフリフレッシュモードから脱出する際に全てのＮレジスタの値が初期化されず保持されるため、当該リフレッシュモードではリフレッシュ周期の設定過程を終了した後、行からリフレッシュ周期の設定過程を行えばよく、もし、最後の行までリフレッシュ周期の設定過程が完了した状態でセルフリフレッシュモードとなる場合は、リフレッシュ周期の設定過程はこれ以上行われない。
これまでのセルフリフレッシュモードで行（ｊ−１）までリフレッシュ周期の設定過程を終了した場合を仮定すると、当該セルフリフレッシュモードに入ると同時に、行（ｊ）に対するリフレッシュ周期の設定過程を行う。
まず、行（ｊ）に接続された各列のデータを、それに対応する各Ｍレジスタにコピーする。
続いて、行（ｊ＋１）、行（ｊ＋２）、…などに対するリフレッシュを順次行い、Ｎ個の行に対するリフレッシュを全て終了する。
その後、再び行（ｊ）が選択されても設定された周期（図面では５）の間は行（ｊ）に対するリフレッシュが省略され、リフレッシュによって検知されたデータが当該Ｍレジスタに格納されたデータと一致するのかをチェックした後、Ｍレジスタに格納されたデータを行（ｊ）に接続された各列に再格納する。このとき、行（ｊ）に接続された各列にデータを再格納する際にデータを反転させて格納する。
一方、上記のようにデータが反転及び再格納された行（ｊ）に対し、再び周期の設定過程を経て、リフレッシュによって検知されたデータが当該Ｍレジスタに格納されたデータの反転値との一致をチェックした後、行（ｊ）に接続されたＭレジスタに格納された値を行（ｊ）に接続された列に再格納して本来のセルデータを回復させることによって、はじめて行（ｊ）に対するリフレッシュ周期の設定を完了する。このとき、ノーマルなリフレッシュ周期の設定過程及び反転リフレッシュ周期の設定過程で検知されたデータと、当該Ｍレジスタのデータとを比較した結果が一致すれば、リフレッシュタイム特性が良好な行と判断し、行（ｊ）に対応するＮレジスタに「１」を格納し、検知されたデータが当該Ｍレジスタに格納されたデータと一致しければ、リフレッシュタイム特性が良好でない行と判断して行（ｊ）に対応するＮレジスタに「０」を格納する。
一方、上記のように、行（ｊ）に対するリフレッシュ周期の設定が完了すれば、次の行（ｊ＋１）に対するリフレッシュ周期の設定過程（ノーマルリフレッシュ周期の設定過程及び反転リフレッシュ周期の設定過程を含む）を行う。行（ｊ＋１）に対するリフレッシュ周期の設定過程は、上述の行（ｊ）に対する周期の設定過程と同じ方式で行われる。
上記のような方式で各行に対するリフレッシュ周期の設定過程が続き、このようなリフレッシュ周期の設定過程が行われている間も、各行に対応するＮレジスタの値に応じて設定されたリフレッシュ周期でリフレッシュが行われる。すなわち、当該行に対応するＮレジスタの値が「１」ならば、設定リフレッシュ周期信号に応じて５周期（５×ｔＲＥＦ）ごとに一回ずつ当該行に対するリフレッシュを行い、当該行に対応するＮレジスタの値が「０」ならば、設定リフレッシュ周期信号に関わらず、周期（ｔＲＥＦ）ごとに当該行に対するリフレッシュを行う。
このようなリフレッシュ周期の設定過程を行っている間に、リフレッシュ電流は、低減し続け、最後の行までリフレッシュ周期の設定が終了すると、リフレッシュ電流は最小値に収束される。
一方、上記のように、モードＢを適用する場合、セルフリフレッシュ脱出の際もＮレジスタの値を保持し、新たなセルフリフレッシュモードに入ってからも設定されたセルフリフレッシュ周期の連続性を保持する。しかし、モードＢを適用すると、セルフリフレッシュモードからの脱出後、新たなセルフリフレッシュモードに入る前にノーマルアクティブモードが存在するようになり、このノーマルアクティブモードで書き込み動作を行うと、セルに格納されたデータが変わる可能性があるため、モードＢでは必ず上記のような反転テストの過程を経らなければ、信頼できるセルフリフレッシュ周期の設定結果を得ることができない。
図９は、セルフリフレッシュ法に係るセルフリフレッシュ電流特性を示すグラフである。
同図に示すように、モードＡ及びモードＢは、全てセルフリフレッシュが行われている間にリフレッシュ電流を漸進的に低減させ、従来の単一周期セルフリフレッシュ法に比べ、セルフリフレッシュ電流の不要な消費を低減できることが確認できる。
一方、モードＡの場合、反転テストがいらないため、リフレッシュ電流が低減される速度が速い反面、各セルフリフレッシュモード間の連続性がないため、リフレッシュ電流が収束値に達するためには、充分な単一セルフリフレッシュ期間ｔＡを必要とする。したがって、モードＡは、セルフリフレッシュモードに入ってからの持続時間が長いか、パワーアップ／ダウンが頻繁に起こらないシステムへの適用に有利である。
また、モードＢの場合、リフレッシュ周期の設定のために反転テストを必要とする、リフレッシュ電流が低減される速度が遅い反面（収束値に達する時間ｔＢがｔ１＋ｔ２＋ｔ３で、ｔＢより長い）、各セルフリフレッシュモード間に連続性があるため、一度、リフレッシュ電流が収束値に達すれば、その値を保持し続けることができる。したがって、モードＢは、セルフリフレッシュモードに入ってから、持続時間が短いか、パワーアップ／ダウンが頻繁に起らないシステムへの適用に有利である。
一方、モードＢの長所のセルフリフレッシュモード間の連続性をある程度確保し、かつ、反転テストを排除することができれば、モードＡ及びモードＢの長所をそれぞれ取ることができる。
図１０は、さらに他の実施例によるセルフリフレッシュ法に係るセルフリフレッシュ電流特性を示すグラフである。
モードＣの場合、パワーアップ動作の際にＮレジスタの値を「１」に初期化した後、各行に対するリフレッシュ周期の設定動作を行い、その結果に応じてＮレジスタの値を設定する。セルフリフレッシュモード脱出の際もモードＢと同様にＮレジスタの値を初期化せずにそのまま保持する。当該行に対する反転テストを省略する代わりにセルフリフレッシュモード間のノーマルアクティブモードで書き込みが行われた行は、Ｎレジスタを無条件で「０」に設定することによって書き込み動作の際にデータが変わった場合に対するリフレッシュ周期の設定結果の信頼性を確保する。
ただし、モードＣを適用する場合、単位行に対するリフレッシュ周期の設定過程がモードＢの単位行に対するリフレッシュ周期の設定過程のうち、反転リフレッシュ周期の設定過程を除いたノーマルリフレッシュ周期の設定過程のみを行うケースと類似しているが、Ｎレジスタの値が「０」の全ての行に対して再びリフレッシュ周期の設定過程（テスト）を行わなければならないため、モードＢとは違い、スタート行は、これまでのリフレッシュ周期と完壁な連続性を有することはできない。
言い換えれば、モードＣによると、セルフリフレッシュモードに入った後、Ｎレジスタの値が「０」の全ての行に対して順次リフレッシュ周期の設定過程に入り、かつ、リフレッシュサイクルを行う。Ｎレジスタの値が「０」の行には、まだテストが一回も行われていないため、リフレッシュ周期が設定されていない行はもちろん、先に行われたテストでリフレッシュタイム特性が良好でないと判断された行、及びノーマルアクティブモードで一回でも書き込み動作が行われた行が含まれる。
一方、モードＣ適用の際、ノーマルアクティブモードにおける書き込み動作による隣接効果によって、当該行の隣接行のセルデータを損失する可能性があるため、隣接する行のＮレジスタ値も当該行のＮレジスタ値と共に「０」に設定できる。この場合、隣接効果を考慮した隣接行の数は、選択的に適用することができる。
したがって、モードＣは、その長所及び短所においてモードＡとモードＢとの中間程度の特性を有すると予想することができる。
一方、モードＢ及びモードＣを適用するにあたって、Ｎレジスタは、通常のラッチ初期化と同様、パワーアップの際に「０」に初期化され得る。
下記の表１〜表４は、上述のモードＡ、モードＢ、モードＣを適用するためのＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）コードを示したものである。
Figure 0005171096
すなわち、Ａ０〜Ａ２の３ビットは、リフレッシュタイム特性のテストの際、基本（最小）周期対比倍数（Ｋ）を設定するために割り当てる。表１の場合、良好なリフレッシュタイム特性を有する行のリフレッシュ周期を最悪のリフレッシュタイム特性を有する行に対応する基本周期対比１〜８倍まで、様々な設定が可能である。
Figure 0005171096
また、Ａ３、Ａ４の２ビットは、セルフリフレッシュマージンを設定するために割り当てる。表２の場合、セルフリフレッシュマージンを１〜３に設定することができるが、セルフリフレッシュマージンは、下記の数式１のとおりである。

（数式１）
セルフリフレッシュマージン＝Ｌ−Ｋ
ここで、Ｋは、基本（最小）周期対比倍数を示すものであって、Ｌは、良好なリフレッシュタイム特性を有する行の実質的な基本（最小）周期対比倍数を示すものであって、セルフリフレッシュマージンが大きいほどフェイルビット率が低下する。
Figure 0005171096
一方、Ａ５，Ａ６の２ビットは、セルフリフレッシュモードを設定するために割り当てる。すなわち、非適応型セルフリフレッシュモード（単一周期セルフリフレッシュモード）を選択するか、又は、モードＡ、モードＢ、モードＣのような適応型セルフリフレッシュモードを選択することができる。
Figure 0005171096
最後に、Ａ７、Ａ８の２ビットは、モードＣ方式を選択する場合に隣接効果を考慮するべき隣接行の範囲を設定するために割り当てる。表４に示すように、隣接効果を考慮するべき隣接行の数を最大３まで選択することができる。
上述の本発明は、セルフリフレッシュモードにおける不要な電流消費を最小化するという効果があり、このため、バッテリーの容量縮小によるモバイル製品の小型化が期待することができる。
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、上述の実施例において、紹介された半導体メモリ素子のブロック構成は素子によって変更することができる。
また、上述の実施例において、Ｎレジスタの値が「０」の場合と「１」の場合とを互いに反対に認識してセルフリフレッシュを行うことができる。
チップリフレッシュタイムに係るフェイルビット率特性を示すグラフである。 従来の二重周期セルフリフレッシュ法を説明するための図である。 チップリフレッシュタイムとリフレッシュタイム特性が良好な行のリフレッシュタイムとの関係を示す図である。 本発明に係るＤＲＡＭのセルフリフレッシュ経路を示すブロック図である。 本発明に係るＤＲＡＭの特徴的な構成及び動作を概念的に示す図である。 設定リフレッシュ周期信号に係るセルフリフレッシュ動作上の変化を説明するための図である。 本発明の実施例１に係る半導体メモリ素子のセルフリフレッシュ動作を示す図である。 本発明の実施例２に係る半導体メモリ素子のセルフリフレッシュ動作を示す図である。 セルフリフレッシュ法に係るセルフリフレッシュ電流特性を示すグラフである。 さらに別の実施例のセルフリフレッシュ法に係るセルフリフレッシュ電流特性を示すグラフである。

Claims (5)

  1. メモリセルアレイをなす各行のリフレッシュタイム特性に対応する第１格納値を初期化する第１ステップと、
    セルフリフレッシュモードに入った後、これまでのセルフリフレッシュモードから前記第１格納値が設定された行の次の行（第１行）の各列に対応するデータを第２格納値として格納する第２ステップと、
    予定されたリフレッシュサイクルの間に前記第１行に対するリフレッシュ周期の設定のための検出動作を行い、その結果に応じて前記第１行のリフレッシュタイム特性に対応する前記第１格納値を設定する第３ステップと、
    前記第１行に対応する前記第２格納値を反転させて前記各列に対応するデータとして再格納する第４ステップと、
    前記第２ステップ〜第４ステップを繰り返す第５ステップと、
    前記メモリセルアレイに含まれた残りの行に対して前記メモリセルアレイに含まれた全ての行に対する第１格納値の設定が完了するまで、又は、前記セルフリフレッシュモードが終了するまで、前記第２ステップ〜第５ステップを繰り返す第６ステップとを含み、
    前記第１行の当該第１格納値が第１値に設定された場合、前記第１行は、リフレッシュサイクルごとにリフレッシュされ、前記第１行の当該第１格納値が第２値に設定された場合、前記第１行は、モードレジスタによって設定された設定リフレッシュ周期ごとにリフレッシュされ、
    前記予定されたリフレッシュサイクルの間、第１格納値によって選択されたリフレッシュ周期によって残りの行に対するリフレッシュ動作の実行又は省略の可否を決定することを特徴とする半導体メモリ素子の駆動方法。
  2. 前記第１ステップが、パワーアップの際に行われることを特徴とする請求項１に記載の半導体メモリ素子の駆動方法。
  3. 前記第１格納値が、当該行に対してリフレッシュサイクルごとにリフレッシュを行うようにする値に初期化されることを特徴とする請求項２に記載の半導体メモリ素子の駆動方法。
  4. 前記第３ステップが、
    前記第２格納値と前記第１行のデータとを比較するステップと、
    前記第２格納値と前記第１行のデータとの比較結果に基づいて前記第１行の当該第１格納値を設定するステップとを含むことを特徴とする請求項１に記載の半導体メモリ素子の駆動方法。
  5. 前記第１行の当該第１格納値が、前記第２格納値と第１行のデータとが異なる場合、第１値に設定され、前記第２格納値と第１行のデータとが同じ場合、第２値に設定されることを特徴とする請求項４に記載の半導体メモリ素子の駆動方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110053068A (ko) 2009-11-13 2011-05-19 삼성전자주식회사 복수의 리프레쉬 주기를 갖는 반도체 메모리 장치 및 이를 포함하는 시스템 장치
KR101131943B1 (ko) * 2010-03-30 2012-03-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법
KR101796116B1 (ko) * 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR101798920B1 (ko) 2010-11-30 2017-11-17 삼성전자주식회사 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법
US8284615B2 (en) * 2010-12-28 2012-10-09 Hynix Semiconductor Inc. Refresh control circuit and method for semiconductor memory device
US9324433B2 (en) 2011-04-25 2016-04-26 Microsoft Technology Licensing, Llc Intelligent flash reprogramming
JP5917307B2 (ja) 2012-06-11 2016-05-11 ルネサスエレクトロニクス株式会社 メモリコントローラ、揮発性メモリの制御方法及びメモリ制御システム
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리
US8938573B2 (en) 2012-06-30 2015-01-20 Intel Corporation Row hammer condition monitoring
US9236110B2 (en) 2012-06-30 2016-01-12 Intel Corporation Row hammer refresh command
US9384821B2 (en) 2012-11-30 2016-07-05 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US9032141B2 (en) * 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
KR102055375B1 (ko) * 2013-01-14 2020-01-22 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR102078562B1 (ko) 2013-02-25 2020-02-18 삼성전자 주식회사 리프레쉬 어드레스 생성기 및 이를 포함하는 휘발성 메모리 장치
KR102118520B1 (ko) 2013-08-09 2020-06-04 에스케이하이닉스 주식회사 메모리, 메모리 시스템 및 메모리의 동작 방법
EP3039683A1 (en) * 2013-08-28 2016-07-06 Hewlett Packard Enterprise Development LP Refresh rate adjust
JP2015076110A (ja) * 2013-10-08 2015-04-20 マイクロン テクノロジー， インク． 半導体装置及びこれを備えるデータ処理システム
CN104575589B (zh) * 2014-12-27 2017-06-30 中国电子科技集团公司第三十八研究所 一种高可利用率抗辐射的sram自刷新电路及其自刷新方法
KR20160133073A (ko) * 2015-05-11 2016-11-22 에스케이하이닉스 주식회사 초기화 동작을 수행하는 반도체장치 및 반도체시스템
KR102326018B1 (ko) 2015-08-24 2021-11-12 삼성전자주식회사 메모리 시스템
CN106875971B (zh) * 2017-02-16 2021-01-22 上海兆芯集成电路有限公司 动态随机存取存储器控制器及其控制方法
KR20180129233A (ko) * 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 리프레시 동작을 제어하는 반도체 장치 및 이를 포함하는 메모리 시스템
KR102471500B1 (ko) * 2018-03-12 2022-11-28 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 테스트 시스템
CN115954026B (zh) * 2023-03-10 2023-07-28 长鑫存储技术有限公司 刷新次数确定方法及设备

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4498155A (en) * 1979-11-23 1985-02-05 Texas Instruments Incorporated Semiconductor integrated circuit memory device with both serial and random access arrays
US4357686A (en) * 1980-09-24 1982-11-02 Sperry Corporation Hidden memory refresh
JPS60181947A (ja) * 1984-02-29 1985-09-17 Fujitsu Ltd メモリ診断方式
US4701843A (en) * 1985-04-01 1987-10-20 Ncr Corporation Refresh system for a page addressable memory
KR940008295B1 (ko) * 1989-08-28 1994-09-10 가부시기가이샤 히다찌세이사꾸쇼 반도체메모리
JP2959046B2 (ja) * 1990-05-31 1999-10-06 日本電気株式会社 メモリ制御回路
KR950021587A (ko) * 1993-12-31 1995-07-26 김주용 디램소자 제조방법
US5636173A (en) * 1995-06-07 1997-06-03 Micron Technology, Inc. Auto-precharge during bank selection
JPH09161478A (ja) * 1995-12-12 1997-06-20 Mitsubishi Electric Corp 半導体記憶装置
JP4000206B2 (ja) * 1996-08-29 2007-10-31 富士通株式会社 半導体記憶装置
KR19990004795A (ko) 1997-06-30 1999-01-25 엄길용 플라즈마 표시소자의 형광층 형성방법
FR2778258A1 (fr) * 1998-04-29 1999-11-05 Texas Instruments France Controleur d'acces de trafic dans une memoire, systeme de calcul comprenant ce controleur d'acces et procede de fonctionnement d'un tel controleur d'acces
KR100276386B1 (ko) * 1997-12-06 2001-01-15 윤종용 반도체메모리장치의리프레시방법및회로
WO1999046775A2 (en) 1998-03-10 1999-09-16 Rambus, Inc. Performing concurrent refresh and current control operations in a memory subsystem
JPH11345486A (ja) * 1998-06-01 1999-12-14 Mitsubishi Electric Corp セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ
JP4056173B2 (ja) * 1999-04-14 2008-03-05 富士通株式会社 半導体記憶装置および該半導体記憶装置のリフレッシュ方法
KR100331547B1 (ko) * 1999-06-01 2002-04-06 윤종용 레지스터의 저장값에 따라 리프레쉬 사이클을 조정하는 리프레쉬 제어 회로 및 이를 구비하는 동적 메모리 장치의 리프레쉬 방법
KR100336838B1 (ko) * 1999-06-17 2002-05-16 윤종용 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치
US6246619B1 (en) * 2000-02-07 2001-06-12 Vanguard International Semiconductor Corp. Self-refresh test time reduction scheme
JP2001243766A (ja) * 2000-02-29 2001-09-07 Fujitsu Ltd 半導体記憶装置
JP2001338489A (ja) * 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置
JP2002008370A (ja) * 2000-06-21 2002-01-11 Mitsubishi Electric Corp 半導体記憶装置
JP2002056671A (ja) * 2000-08-14 2002-02-22 Hitachi Ltd ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置
US6633952B2 (en) * 2000-10-03 2003-10-14 Broadcom Corporation Programmable refresh scheduler for embedded DRAMs
US7120761B2 (en) * 2000-12-20 2006-10-10 Fujitsu Limited Multi-port memory based on DRAM core
US6519201B2 (en) * 2001-03-08 2003-02-11 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
US7085186B2 (en) 2001-04-05 2006-08-01 Purple Mountain Server Llc Method for hiding a refresh in a pseudo-static memory
US6590822B2 (en) * 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
US6646942B2 (en) * 2001-10-09 2003-11-11 Micron Technology, Inc. Method and circuit for adjusting a self-refresh rate to maintain dynamic data at low supply voltages
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
JP4257056B2 (ja) * 2001-12-13 2009-04-22 エルピーダメモリ株式会社 ダイナミック型半導体記憶装置及びリフレッシュ制御方法
US7043599B1 (en) * 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
JP2004221473A (ja) * 2003-01-17 2004-08-05 Renesas Technology Corp 半導体記憶装置
JP2004310879A (ja) * 2003-04-04 2004-11-04 Renesas Technology Corp 半導体記憶装置
KR100529036B1 (ko) * 2003-05-26 2005-11-17 주식회사 하이닉스반도체 셀프 리프레시 전류를 줄인 반도체 메모리 소자
JP4478974B2 (ja) * 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
JP4322694B2 (ja) * 2004-02-04 2009-09-02 エルピーダメモリ株式会社 半導体記憶装置および半導体記憶装置のリフレッシュ方法
JP2005293785A (ja) * 2004-04-05 2005-10-20 Elpida Memory Inc 半導体記憶装置及びそのセルフリフレッシュ制御方法
KR20050118526A (ko) * 2004-06-14 2005-12-19 삼성전자주식회사 짧은 주기의 셀프 리프레시 모드를 가지는 반도체 메모리장치
US6965537B1 (en) * 2004-08-31 2005-11-15 Micron Technology, Inc. Memory system and method using ECC to achieve low power refresh
US7082073B2 (en) * 2004-12-03 2006-07-25 Micron Technology, Inc. System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices

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