JP2006004559A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2006004559A JP2006004559A JP2004181736A JP2004181736A JP2006004559A JP 2006004559 A JP2006004559 A JP 2006004559A JP 2004181736 A JP2004181736 A JP 2004181736A JP 2004181736 A JP2004181736 A JP 2004181736A JP 2006004559 A JP2006004559 A JP 2006004559A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- operation mode
- data holding
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4062—Parity or ECC in refresh operations
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
【課題】
エントリ時にパリティ情報を生成し、エグジット処理において誤り訂正を行うデータ保持動作モードを具備した半導体記憶装置において、データ保持動作モードの内部状態を外部で観測可能とした半導体記憶装置の提供。
【解決手段】
データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、データ保持動作モードにエントリすると、ECC(Error Correction Circuit)回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、前記データ保持動作モード機能を具備した半導体記憶装置であることを示すフラグ情報、データ保持動作モードのエグジット処理中であること、誤り訂正不可をNCピンから出力する手段を備えている。
【選択図】
図9
エントリ時にパリティ情報を生成し、エグジット処理において誤り訂正を行うデータ保持動作モードを具備した半導体記憶装置において、データ保持動作モードの内部状態を外部で観測可能とした半導体記憶装置の提供。
【解決手段】
データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、データ保持動作モードにエントリすると、ECC(Error Correction Circuit)回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、前記データ保持動作モード機能を具備した半導体記憶装置であることを示すフラグ情報、データ保持動作モードのエグジット処理中であること、誤り訂正不可をNCピンから出力する手段を備えている。
【選択図】
図9
Description
本発明は、半導体記憶装置に関し、特に、デバイスの内部状態を外部で観測可能とした半導体記憶装置に関する。
データ保持にリフレッシュを必要とするダイナミック型半導体記憶装置において、オン・チップECC(Error Correction Circuit)回路を備え、データ保持動作モードのエントリコマンド入力によるデータ保持動作モードへのエントリ時、ECC回路により、メモリセルアレイの全ビットに対する符号化(パリティビット生成)を行い、エグジットコマンド入力によるエグジット動作として、全ビットに対する復号(エラー訂正)を行うことで、デバイスの実力(ホールド特性等の実力)以上に、リフレッシュ周期を延長し、データ保持電流を低減するようにした半導体記憶装置が知られている(例えば特許文献1、2等参照)。このようなデータ保持動作モードを、本明細書では、「Super Self Refreshモード」という(「SSRモード」と略記する)。なお、「SSRモード」を備えた半導体集積回路装置のECC回路(ECC−CODEC)、SSRモードの状態遷移の詳細については、例えば特許文献1、3等が参照される。
以下、本発明の前提として、SSRモードの動作の一例について、図1、図2を参照して説明しておく。図1は、ECC回路として、符号化回路と復号回路を備えたECC−CODECと、ECCコントローラを備えた半導体記憶装置の典型的な構成の一例を示す図である。後述されるように、本発明は、図1に示した構成に適用して好適とされる。
図1を参照すると、この半導体記憶装置(あるいは半導体記憶装置を備えた半導体集積回路装置)は、SDRAM(Synchronous Dynamic Random Access Memory ;「SDRAM」という)に向けられており、このSDRAM10は、特に制限されないが、4つのメモリバンク(BANK0〜3)に対応して4つのメモリアレイ(MEMORY ARRAY)200A〜200Dが設けられる。4つのメモリバンク0〜3(BANK0〜3)にそれぞれ対応されたメモリアレイ200A〜200Dは、それぞれがマトリクス配置されたダイナミック型メモリセルを備え、メモリアレイにおいて、不図示のメモリセルトランジスタのゲート端子はワード線(不図示)に接続され、メモリセルトランジスタのドレインとソースの一方は、行毎に、相補のビット線(図示せず)に接続され、ドレインとソースの他方は、データ蓄積用の容量素子の一端に接続されている。ロウデコーダ(ROW DECODER&LATCH)201によるロウアドレス信号をデコード結果に従い、ワードドライバ(WORD DRIVER)202は、メモリアレイ200の選択されたワード線(不図示)を高電位に駆動する。メモリアレイ200の相補ビット線(不図示)はセンスアンプ(SENSE AMPLIFIERS)203及びカラム選択回路としてのI/Oゲーティングライトドライバ(I/O GATING WRITE DRIVERS)204と列(カラム)デコーダ(COLUMN DECORDER)205によってIO線に接続される。I/Oゲーティングライトライトドライバ204には、メインアンプ及びライトアンプが含まれる。
センスアンプ203は、メモリセルからのデータ読出しによってそれぞれの相補ビット線に現れる微小電位差を検出して増幅する。I/Oゲーティンドライバ204は、上記相補ビット線を選択して相補型のI/O線に導通させるためのカラムスイッチMOSトランジスタを含む。カラムスイッチMOSトランジスタは、カラムデコーダ205によるカラムアドレス信号のデコード結果に従って選択動作される。バンク0乃至バンク3の各メモリアレイ200も同様に、ロウデコーダ(ROW DECODER&LATCH)、センスアンプ(SENSE AMPLIFIERS)、及び、IOゲーティングライトドライバ(I/O GATING WRITE DRIVERS)と、カラムデコーダ(COLUMN DECORDER)が設けられる。
I/O線は各メモリバンクに対して共通化されて、データ入力レジスタ(DATA INPUT REGISTER)210の出力端子及びデータ出力レジスタ(DATA OUT REGISTER)211の入力端子に接続される。端子DQ0〜DQ15(16ビット)は、データ入出力端子であり、データD0−D15(下位バイトD0−D7、上位バイトD8−D15)を入力又は出力するデータ入出力端子とされる。DQML、DQMUは、入出力バッファを制御するバイトコントロール用の制御信号であり、DQMLは下位バイト、DQMUは上位バイトの入力バッファを制御する。
アドレス入力端子から供給される15ビットのアドレス信号A0〜A12は、アドレスレジスタ(ADD REG)213で一旦保持され、時系列的に入力される上記アドレス信号のうち、メモリセルを選択するロウ系アドレス信号はロウアドレスマルチプレクサ(ROW ADD MUX)206を介して、各メモリバンクのロウデコーダ201に供給される。上記メモリバンクを選択するアドレス信号BA0、BA1は、A13とA14が割り当てられており、バンクコントロール論理(BANK CONTROL LOGIC)回路212に供給され、ここで上記4つのメモリバンクの選択信号が形成され、ロウデコーダ201に供給される。カラム系アドレス信号は、カラムアドレスカウンタ/ラッチ(COLUMN−ADDRESS COUNTER/LATCH)207に保持される。
リフレッシュカウンタ(REFRESH COUNTER)208は、セルフリフレッシュ(Self Refresh)の行アドレスを発生する。例えば、256Mビットのような記憶容量を持つ場合、カラムアドレス信号としては、×8ビット構成では、アドレス信号9ビットが有効とされる。上記カラムアドレスカウンタ207には、時系列に入力されるカラムアドレス信号がプリセットデータとして供給され、後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を、順次インクリメントした値を、各メモリバンクのカラムデコーダ205に向けて出力する。
コントロールロジック(CONTROL LOGIC)209は、SDRAMインタフェース回路をなし、コマンドデコード回路(COMMAND DECODE)2091、セルフリフレッシュコントロール(SELF−REF CONTROL)2092、及びモードレジスタ(MODE REGISTER)2093を有する。モードレジスタ2093は、半導体記憶装置の各種動作モード情報(バースト長、CASレイテンシー情報等)を保持する。
コマンドデコード回路2091は、動作モードに応じて、外部コマンド、内部コマンドを受信、解読する。
セルフリフレッシュコントロール回路2092は、セルフリフレッシュ制御ブロックであり、リフレッシュ動作、及びその周期制御を行う。
ロウデコーダ201は、バンクコントロールロジック回路(BANK CONTROL LOGIC)212で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。
図1に示す例では、コントロールロジック209は、クロック信号CLK、クロックイネーブル信号CKE、チップセレクト信号CS、カラムアドレスストローブ信号CAS、ロウアドレスストローブ信号RAS、及びライトイネーブル信号WEなどの外部制御信号と、DQM(DQマスク;DQ端子の出力バッファのハイインピーダンス状態を制御する)とモードレジスタ2093を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてSDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファ(不図示)を備える。他の外部入力信号は、当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作は、チップ非選択状態への変化によって影響されない。RAS、CAS、WEの各信号は通常のDRAMにおける対応信号とは機能が相違し、コマンドサイクルを定義するときに有意の信号とされる。
クロックイネーブル信号CKEは、次のクロック信号CLKの有効性を指示する信号であり、クロックイネーブル信号CKEがハイレベルであれば、次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには、無効とされる。
ロウアドレス信号は、クロック信号CLK(CLKから生成される不図示の内部クロック信号ICLK)の立ち上がりエッジに同期するロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるA0〜A12のレベルによって定義される。
アドレス信号A13とA14(図1のBA0、BA1)は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、BA0、BA1の組み合わせにより、4つのメモリバンク0〜3のうちの1つが選択される。メモリバンクの選択制御は、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路210及びデータ出力回路への接続などの処理によって行うことができる。SDRAMにおいては、1つのメモリバンクでバースト動作が行われているとき、その途中で、別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。したがって、例えば16ビットからなるデータ入出力端子DQ0−DQ15においてデータが衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
図1において、参照番号1は、SDRAMインターフェイスからECCコントローラ6への起動、停止信号である。
参照番号2は、ECCコントローラ6からSDRAMインターフェイスへの内部コマンド信号、あるいはJOB終了信号である。例えば、符号化動作、復号動作が終了すると、READY信号を出力する。
参照番号3は、ECCコントローラ6からアドレスレジスタ213へ供給される内部アドレス信号である。
参照番号4は、ECC符号化復号回路(ECC−CODEC)7の動作モード信号である。ECCコントローラ6から動作に応じて制御される。
参照番号5は、ECC−CODEC(符号化復号回路)7からECCコントローラ6へのエラー検出信号、エラー位置検出信号(ERROR LOCATION)である。
参照番号6は、ECCコントローラ(1セット/4バンク)であり、ECCコントローラ6から、内部コマンド、内部アドレスが出力され、SDRAMの内部動作を制御するとともに、ECC−CODEC(コーデック)7を動作に応じて制御する。
参照番号7は、ECC−CODECであり、符号化回路と復号回路を含み、シンドローム演算、パリティビット演算、エラー検出・訂正を行う。
参照番号14は、バンクメモリのメモリアレイ、参照番号15は、パリティ領域である。ECC−CODEC7による演算されたメモリセルデータのパリティ情報が、パリティ領域15に格納される。
DRAMにオンチップで搭載されるECC(誤り検出訂正)として、巡回符号(Cyclic Code)が用いられており、セルフリフレッシュ時、リフレッシュ不良の訂正(マスク)によるスタンバイ電流の低減を実現するものである。ECC回路として、巡回符号を適用した場合、ECC回路を構成する符号化回路/復号回路(CODEC)の回路規模も小さくなるため、符号長が長くとれ、パリティビットを少なくでき、DRAMオンチップECCによるチップ面積の増大を最小限に抑えられる。
このように、半導体記憶装置は、SSRモードのため、ECCコントローラ6及びECC−CODEC(元のメモリデータからパリティビットを生成する符号化回路と、パリティビットとメモリからの読出しデータにより、誤り訂正済みメモリデータを生成する復号回路)7を備え、ECCコントローラ6は、単独で、SDRAM10への内部コマンド2、内部アドレス3を発行し、コマンドデコード回路(COMMAND DECODE)2091は、外部コマンドと、内部コマンド2をも受け付ける構成とされている。また、ECCコントローラ6は、ECC−CODEC7への制御命令としてCODEC動作モード制御信号4を発行し、ECC−CODEC7からの誤り検出(ERROR)/誤り位置検出(LOCATION)信号5を受け付け、効率的にパリティビット生成・書き込み、誤り訂正動作を行う。
次に、図2を参照して、図1の半導体記憶装置におけるSSR(Super Self−Refresh)モードの典型的な動作の一例についてその概略を説明しておく。図1に示した半導体記憶装置において、SDRAM10のコントロールロジック(CONTROL LOGIC)209のコマンドデコード回路(COMMAND DECODE)2091は、CKE、CS、WE、CAS、RASの信号の組合せによる外部からのコマンドをデコードし、SSRモードのエントリ・コマンド(SSELF:図2の上から3番目の信号波形「External Operation」参照)であると判別すると、起動(START)命令信号(ENCODE)を、制御信号1として、ECCコントローラ6に送出する。
起動命令信号(ENCODE)は、図2の上から4番目の信号波形「ENCODE」の立ち上がりとして示されている。
SDRAM10は、コマンドデコード回路(COMMAND DECODE)2091が、SSRエントリコマンド(SSELF)を得た時点で、外部クロック信号CLKの供給が停止される(図2の上から2番目の信号「CLK」参照)。
ECCコントローラ6は、起動命令信号(ENCODE)を受けると、内部クロック信号ICLK(図2の「ICLK」参照)が供給され、ECC−CODEC7に、「エンコード」指示を動作モード制御信号4として送出する。
ECC−CODEC7は、動作モード制御信号4として「エンコード」指示を受けると、エンコード動作を開始する。すなわち、ECC−CODEC7は、メモリの各バンクの持つ情報データに基づいて、パリティデータ(誤り検出訂正用の検査ビット)を生成し、生成したデータをメモリの各バンクのパリティメモリ領域(図1の15のPARITY)へ書き込む(図2の最下行の「Internal Operation」の「Parity Generation with Refresh」参照)。
ECC−CODEC7によるパリティデータの生成と、生成したデータのパリティメモリ領域(PARITY)への書き込みが終了すると、ECCコントローラ6は、終了信号READY(図2の下から2番目の「READY」参照)を、内部コマンド2としてコマンドデコード回路(COMMAND DECODE)2091に出力する。
コマンドデコード回路(COMMAND DECODE)2091は、終了信号READYを、内部コマンド2として受け付けデコードすると、起動命令信号ENCODE(図2参照)のECCコントローラ6への供給を停止する。ECCコントローラ6への、内部クロックICLKの供給も停止される(図2の「ICLK」参照)。
コマンドデコード回路(COMMAND DECODE)2091が終了信号READYを内部コマンド2として受け付けデコードしたとき、コントロールロジック(CONTROL LOGIC)209のセルフリフレッシュコントロール回路2092は、図2の「Super Self−Refresh」(スーパーセルフリフレッシュ)動作を開始する。この「Super Self−Refresh」動作においては、内部電源回路の一部をオフさせる内部電源オフし(「POFF」状態:図2の最下行の「Internal Operation」参照)、電源停止状態を所定期間(例えば10秒)維持し、その後、オフ状態の内部電源回路を復旧し、内部電源オン(「PON」状態:図2の「Internal Operation」参照)となり、通常リフレッシュ(「Burst−Refresh」:図2の最下行の「Internal Operation」参照、以降、「POFF」、「PON」、「Burst−Refresh」を任意回繰り返す。「Burst−Refresh」は、通常のセルフリフレッシュよりも短周期で、メモリセルアレイの全ワードを集中的にリフレッシュする。ただし、パリティデータに基づく誤り訂正は行わない。
このように、通常動作(アイドル状態)から、SSRモードのエントリコマンド(SSELF)がコマンドデコード回路2091に投入され、SSRモードに入ると、ENCODE信号が活性化されて、パリティデータの生成とパリティ領域15への書き込み処理(「Parity Generation with Refresh」)が行われる(以上は、「ENTRY−TIME」の処理)。その後、電源オフ動作を伴って、「Super Self−Refresh」動作が行われ、内部信号GENOFFに従って、内部の電源(セルアレイ部(高電位VPP、基板電位VBB等)や、周辺回路部への内部電源発生回路)の大部分がオフ(=0v:グランド電位)し、長期のポーズ(内部電源回路停止でウエイト)状態に入る。
そして、図2に示すように、内部信号GSTATEが発生し、内部電源回路の電源電位が完全に立ちあがっていることを示している。
「Super Self−Refresh」期間において、この信号が立ちあがっている時、すなわち再度、電源を立上げた時に、全セルのリフレッシュを連続的に行う、「Burst−Refresh」(バーストリフレッシュ)動作が行われる。
内部電源オフ(POFF)、長期のポーズ、内部電源オン(PON)、バーストリフレッシュ(Burst−Refresh)動作 を任意回繰り返し(「Super Self−Refresh」での動作)た後に、SSRエグジットコマンド(SSELFX)が入力され、SSRモードが終了すると共に、エグジット処理として、長期間のリフレッシュ停止の影響で生じたメモリセルデータの誤りを訂正し再書き込み(図2の「Internal Operation」の「Correct with Refresh」参照)を実行する(「EXIT−TIME」での処理)。すなわち、SDRAM10のコントロールロジック(CONTROL LOGIC)209のコマンドデコード回路(COMMAND DECODE)2091は、CKE、CS、WE、CAS、RASの信号の組合せによる外部からのコマンドをデコードし、SSRエグジットコマンド(SELFX:図2の「External Operation」参照)であることを判別すると、停止(STOP)命令信号(DECODE)を、制御信号1として、ECCコントローラ6に送出する。すなわち、停止命令信号(DECODE)(図2の「DECODE」参照)が活性化(ハイレベル)される。ECCコントローラ6は、停止命令信号(DECODE)を受けると、内部クロック信号ICLK(図2参照)が供給され、ECC−CODEC7に、「デコード」指示を動作モード制御信号4として送出する。
ECC−CODEC7は、「デコード」指示を動作モード制御信号4として受けると、デコード動作を開始する。すなわち、ECC−CODEC7は、パリティデータを読み出すと共に、そのデータとメモリの持つ情報データに基づいて、情報データの誤りを訂正し、再書込みする。誤り訂正及び再書き込みをメモリ領域の全セルについて行われる。ECC−CODEC7による誤り訂正及び再書き込みが終了すると、ECCコントローラ6は、終了信号(READY)を、内部コマンド2としてコマンドデコード回路(COMMAND DECODE)2091に出力する。
コマンドデコード回路(COMMAND DECODE)2091は、終了信号READYを内部コマンド2として受け付けデコードすると、停止命令信号DECODEのECCコントローラ6への供給を停止する。ECCコントローラ6への内部クロック信号ICLKの供給も停止される。
これにより、SSRモードを抜け出し、通常動作(図2場合は、通常の「Self−Refresh」動作)に戻る。なお、エグジット時のデコード処理中、セルフリフレッシュ(分散リフレッシュ;Distributed Refresh)が適宜行われる。
なお、フラグ情報の出力機能を備えた半導体装置として、温度センサで検知しフラグピンから情報を出力する構成が例えば特許文献3に記載されている。
ところで、図1、図2を参照して説明した従来のSSR(Super Self Refresh)モード搭載の半導体記憶装置は、下記記載の課題を有している。なお、下記記載の課題は、SSRモード搭載デバイス開発に携わってきた本発明者らが新たに見出したものである。
すなわち、従来のSSRモード搭載の半導体記憶装置には、SSRモード搭載のデバイスであることを識別するための情報を出力する機能が具備されていない。このため、SSRモード搭載のデバイスと、SSRモード非搭載のデバイスとを同一システムに混在して用いる場合、SSRモード搭載デバイス用の専用システムを別途開発することが必要とされる。その結果、開発工数が増大し、コストも上昇する。
また、SSRモードのエグジットコマンド(SELFX)は、図2に示したように、ロウレベルのクロックイネーブル信号CKEをハイレベルに設定し、コマンドデコード回路2091にコマンド(SELFX)を投入することで行われている。このエグジットコマンドは、通常のセルフリフレッシュ(SR)のエグジットコマンドと同一とすることもできるが、SSRモード搭載のデバイスにおいて、エグジット動作(図2の「EXIT−TIME」)には、通常のセルフリフレッシュ(SR)のエグジット時間と比較して、桁違いに長い待ち時間(〜100ms)を要する。このため、システムは、SSRモードのエグジット・シーケンスを、通常のセルフリフレッシュと別に、切り替え制御する必要がある。
さらに、SSRモード搭載の半導体記憶装置において、SSRモードからのエグジット時間をデバイスの実力(メモリセルのホールド特性等)に応じて短縮する機能を具備すると好ましい。すなわち、SSRモードのエグジット動作は、全ビットに対する復号動作(エラー訂正動作)を行うが、その時間はエラー率(フェイルビット数)に大きく依存する。エラーが数ビット程度であれば、エグジット動作の時間は半分程度に短縮される。SSRモードからエグジット動作は、デバイスの内部状態にも大きく依存するが、エントリ動作(全ビットに対する符号化)を中断し、エグジットする場合、エラーの発生はなく、復号動作は不要となるため、エグジット時間は、100μ秒程度に短縮される。
そして、SSRモードのエグジット動作が正常終了したか(訂正不可能なエラーが発生したか)、システム可能とする機能が実装されると好ましい。従来の半導体記憶装置においては、例えばチェックビット領域を設けそこに特定のデータパタンを記憶しておき、データ保持のみを行うデータ保持動作モードから復帰した後に、チェックビット領域を読み出すことで、正常に復帰したか否かを判別する方法が用いられている。この場合、セルフリフレッシュを用いたとしても、実効的なエグジット時間は、上記したSSRモードのエグジット処理時間(図2の「EXIT−TIME」参照)に匹敵するくらいの長さとなる。
したがって、本発明は、本発明者らによる上記課題の認識に基づき創案されたものであって、その目的の一つは、エントリ時にパリティ情報を生成し、エグジット処理において誤り訂正を行うデータ保持動作モードを具備した半導体記憶装置において、データ保持動作モードの内部状態を外部で観測可能とした半導体記憶装置を提供することにある。
本発明の他の目的は、エントリ時にパリティ情報を生成し、エグジット処理において誤り訂正を行うデータ保持動作モードを具備した半導体記憶装置において、実効的なエグジット時間の短縮を図り、また、チェックビット領域も不要とする半導体記憶装置を提供することにある。
本願で開示される発明は、上記目的を達成するため、概略以下の通りの構成とされる。
本発明の一つのアスペクト(側面)に係る装置は、データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、データ保持動作モードにエントリすると、ECC(Error Correction Circuit)回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、前記データ保持動作モード機能を具備した半導体記憶装置であることを示すフラグ情報を、所定の出力ピンから出力する手段を備えている。
本発明において、半導体記憶装置の動作モードが初期設定されるモードレジスタを備え、電源投入時等、前記モードレジスタへの初期設定を行うモードレジスタ設定コマンドの入力に応答して、前記フラグ情報を出力する構成としてもよい。
本発明において、予め定められた所定期間、前記フラグ情報を出力する構成としてもよい。
本発明において、前記予め定められた所定期間経過後に入力されるモードレジスタ設定コマンドに応答して、前記フラグ情報の出力を停止する構成としてもよい。
本発明において、前記データ保持動作モードをエグジットするとき、エグジット処理中であることを示すフラグ情報を、所定の出力ピンから出力する構成としてもよい。
本発明において、好ましくは、前記データ保持動作モードをエグジット処理中に、前記データ保持動作モードに再エントリ自在とされている。
本発明において、前記データ保持動作モードをエグジット処理中に、前記データ保持動作モードに再エントリしたとき、前記出力ピンをハイインピーダンスとする構成としてもよい。
本発明において、前記データ保持動作モード機能のエグジット処理で、前記ECC回路が誤り訂正不可と判定したとき、誤り訂正不可であることを示すフラグ情報を、所定の出力ピンから出力する手段を備えている。
本発明においては、前記誤り訂正不可であることを示すフラグ情報を前記エグジット処理終了後所定期間出力する構成としてもよい。
本発明において、データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備えた半導体記憶装置において、前記ノンコネクションピンをリセット信号の入力ピンとして備え、前記ノンコネクションピンを所定期間所定電位とすることで、内部リセット信号を生成する回路を備えた構成としてもよい。
本発明において、前記出力ピンは、前記フラグ情報を出力すると、ハイインピーダンス状態に設定される。出力ピンはハイインピーダンス状態のとき、好ましくは、フラグ情報の活性化電位と反対の電位となるように、高位側電源又は低位側電源と出力ピン間に抵抗素子が接続されている。
本発明によれば、フラグ情報を出力する手段を備え、SSRモード搭載デバイスか、非搭載デバイスであるかをシステム側で判別することができる。また、本発明によれば、SSRモードエグジット処理中であることをフラグ情報として出力することで、SSRモードのエグジット終了をシステム側で検知することができる。このため、本発明によれば、SSRモード搭載デバイスを、汎用ボード等のシステムに実装することができる。
本発明によれば、SSRモードのエグジット時間を、メモリセルのリフレッシュ特性の実力に応じて短縮することができる。
さらに、本発明によれば、データ保持動作モードからアイドル状態への復帰後のメモリチェック動作も不要とされ、実効的なエグジット時間の短縮、システム向上に貢献する。
本発明を実施するための最良の形態について以下に説明する。本発明は、その概略を説明すれば、図1、図2を参照して説明した半導体記憶装置(あるいは半導体記憶装置をオンチップに搭載した半導体集積回路装置)に、SSRモード搭載デバイスであることを外部ピンからシステム側に通知する手段を備えたものである。
また、本発明は、SSRモードからのエグジット処理中であること(エグジット処理が完了したこと)を外部ピンからシステム側に通知する手段を備えている。
そして、本発明は、SSRモードからのエグジット動作が、正常(訂正不可能なエラーが発生したか)に終了したかを外部ピンから、システム側に通知する手段を備えている。
本発明によれば、SSRモードのエグジット動作で、全ビットに対する復号処理を行うため、復帰後、メモリチェック動作をすることなく、エラーが残っているか否かを判別することができる。エラー訂正不可の有無をシステム(DRAMコントローラ、CPU)に知らせる機能を具備することで、SSRモードの実効的なエグジット時間が長くならず、逆に大幅なエグジット時間短縮となる。またチェックビット領域も不要である。この外部ピンとしては、空きピンであるノンコネクションピン(「NCピン」という)が用いられる。なお、NCピンは、デバイス内部で接続されていない空きピンをいうが、チップテスト用の信号入出力端子、あるいは新たな機能に割当てられる場合がある。
本発明は、DRAMデバイスをリセットするための外部入力ピンを備えている。この外部入力ピンとして、好ましくは、ノンコネクションピン(NCピン)が用いられる。上記外部ピンは、フラグ情報を出力する出力ピンと共通のI/Oピンであってもよい。
このように、本発明においては、デバイスピンのうち、空きピン(NCピン)をフラグピンとして備え、デバイス内部の情報を、内部状態に応じてフラグピンから出力する。半導体記憶装置からのフラグ信号は、CPUの例えばGP(General Purpose)−IOポートに入力され、システム(CPU)は、フラグ信号を検知して、オペレーション効率を向上する。以下実施例に即して詳細に説明する。
以下の実施例では、図1及び図2を参照して説明したSDRAMに、本発明を適用した例に即して説明する。本発明の一実施例は、図1に示した半導体記憶装置に対して、後述するSSRフラグコントロール回路(図9参照)等を備え、所定のNCピン(I/Oセル)を用いて、フラグ情報を出力する構成としたものである。なお、図1に示した半導体記憶装置の構成についての説明は省略する。
図3は、本発明の一実施例の動作を説明するタイミング図である。図3において、VDDは内部電源電圧、CLKは同期用の外部クロック信号、コマンド(Command)はコマンドデコード回路2091(図1)に入力されるコマンド、DQはデータ入出力端子、NC(ノンコネクションピン)はフラグピンである。図1に示す例では、パワーオン時、電源、クロック安定後、例えば200μ秒のポーズ期間以後、出力がハイインピーダンス状態であることを保証するため、不図示のクロックイネーブル信号CKE(ハイレベルでCLKを有効とする)、不図示のDQM(DQ端子の出力バッファはDQMがハイレベルでハイインピーダンス状態とする)をともにハイレベルとし、全バンクのプリチャージが行われ(PALL;プリチャージオール)、ダミーサイクルとしてオート(CBR)リフレッシュ(REF)を所定回繰り返し、モードレジスタ(図1の2093)の初期設定のため、モードレジスタ設定コマンド(MRS)が入力される。場合、所定時間tFH(例えばμ秒のオーダ)、NCピンからフラグ信号を出力する。
SDARMにおいて、パワーアップ・シーケンスでは、モードレジスタの初期設定を行うMRSコマンド(バースト長、ラップ・タイプ、CASレイテンシー値の設定等)が投入されるため、システム起動時に、NCピンのフラグ信号を検知することで、SSR搭載デバイスと非搭載デバイスを区別することができる。このため、SSR搭載デバイスのSSRモードのエグジットシーケンスと、SSR非搭載デバイスのSRのエグジットシーケンスを切り替え制御することができる。なお、NCピンは、MRSコマンド投入からフラグが出力されるまでの間ハイインピーダンス状態(Hi−Z)に設定される。フラグ出力のあと、通常動作が行われる。図3に示す例では、通常動作として、バンクアクティブコマンド(ACTV)、リードコマンド(READ)等が投入され、CASレイテンシーCL=2で読み出しデータがDQ端子から出力される。図3に示す例では、MRSコマンドのクロック信号CLKの立ち上がりエッジによる取り込みから、レイテンシー3で、SSR搭載デバイスであることを示すフラグ(SSROUT)が出力されているが、本発明において、レイテンシーは3に制限されるものでないことは勿論である。
図4は、本発明の別の実施例の動作を説明するタイミング図であり、DDR(Double Data Rate) SDRAMに本発明を適用したタイミング図である。/CK、CKは相補クロック信号、コマンド(Command)は、コマンドレジスタに入力されるコマンド、DQはデータ入出力端子、DQSは、データストローブ信号、NCはフラグピンである。パワーアップ・シーケンスにおいて、全バンクプリチャージ後、DLL(Delay Lock Loop)回路の動作モードを設定するためのEMRS(拡張MRS)コマンドが投入され、CK、/CKを入力とする不図示のDLL回路をイネーブル状態とし、また、フラグをイネーブルとし、後のMRSコマンドで投入で(CKの立ち上がりエッジで)、DLL回路がリセットされ、次のクロック信号CKの立ち上がりから、所定期間(例えば200サイクル以上)、NCピンからフラグ(SSR搭載デバイスであることを示すフラグ)が出力される。その間、オートリフレッシュコマンド(REF)が入力され、次のMRSコマンドの投入により、フラグ出力が停止され、フラグピンはHi−Zモードとなる。フラグ出力のあと、通常動作が行われる。図4に示す例では、バンクアクティブコマンド(ACTV)、リードコマンド(READ)等が投入され、CASレイテンシーCL=3で、読み出しデータがDQ端子からデータストローブ信号DQSの立ち上がりと立ち下りエッジを基準として(クロック信号CKの立ち上がりと立ち下りに同期して)、出力される。図4に示す例では、MRSコマンドのクロック信号CLKの立ち上がりエッジによる取り込みの次のクロック信号CKの立ち上がりエッジで、SSR搭載デバイスであることを示すフラグ(SSROUT)が出力されているが、本発明において、レイテンシーは3に制限されるものでないことは勿論である。
図5は、本発明の別の実施例の動作を説明するためのタイミング図であり、SSRモードエグジット処理中のフラグ出力の動作の一例を示す図である。図5に示すように、本実施例は、SSRモードのエグジット処理実行中(デコード処理中)であること、外部のシステムに、NCピンから通知する構成とされる。SSRエントリにより、SSR状態信号であるSSRFがオンにセットされ、クロックイネーブル信号CKEがロウレベルからハイレベルに設定されてクロック信号CLKが有効とされ、SSRエグジットコマンドの入力により(CLKの立ち上がりエッジ)、エグジット処理中を示すフラグがNCピンより出力される。
なお、SSRフラグ信号(SSRモードでハイレベル、アイドル状態でロウレベル)は、クロックイネーブル信号CKEと、SSR状態フラグSSRFとのAND(論理積)をとることで、フラグ出力される。すなわち、クロックイネーブル信号CKEがハイレベルのとき、SSR状態フラグがNCピン(後述するSSROUT)から出力される。なお、SSR状態フラグSSRFは、コマンドデコード回路にSSRモードエントリコマンドが入力され、コマンドデコード回路でデコードした結果SSRFはオンとされ、SSRモードエグジットコマンドにより、リセットされる。そして、クロックイネーブル信号CKEは、SSRモードからのエグジット命令であるため、SSRモードのいずれの状態からも、エグジット処理中は、SSRフラグ出力を行うことができる。SSRモードにエントリし、ECC回路によるパリティ生成、内部電源オフ(POFF)、バーストリフレッシュ(Burst−Refresh)、内部電源オン(PON)が繰り返される。そして、SSRエグジットコマンドが入力されると、エグジット処理に移行し、ECC−CODEC7(図1参照)によるデコード処理が行われる。クロックイネーブル信号CKEがハイレベルでSSRF(SSR状態信号)がハイレベルであるため、フラグ情報がNCピンから出力される。この例では、フラグ出力期間(tFH2)は、200μ秒〜150m秒とされるが、これはエラー訂正対象のセル数(リフレッシュ不良のセル数)に依存する。
図6は、本発明のさらに別の実施例の動作を説明するためのタイミングであり、SSRエグジット処理中に、SSRモードに再エントリした場合の動作を示す図である。図6に示すように、SSRエントリにより、SSR状態信号であるSSRFがオンにセットされる。クロックイネーブル信号CKEがロウレベルからハイレベルに設定され、SSRエグジットコマンドの入力により、エグジット処理中を示すフラグが出力される。SSRモードのエグジット処理(ECC−CODECによるデコード処理等)が進行中、クロックイネーブル信号CKEはハイレベルに設定されており、SSRフラグ情報がNCピンから出力される。
本実施例では、SSRモードのエグジット処理で、クロックイネーブル信号CKEがロウレベルに設定されると、SSRモードに再エントリする構成とされる。例えば、ECC−CODECによるデコード処理中に、再エントリすると、バーストリフレッシュ状態に遷移する構成とされる。SSRモードに再エントリすると、NCピンは、ハイインピーダンス状態とされ、フラグ情報は出力されない。
図7は、本発明のさらに別の実施例の動作を説明するタイミング図であり、エラー訂正不可のときのタイミング動作を示す図である。図7に示すように、本実施例では、SSRモードのエグジット処理の復号動作において、ECC−CODECによるエラー訂正の結果、エラー訂正不可能が確定した場合、アイドル状態復帰後も、NCピンからのフラグ情報の出力を継続する。
本実施例において、ECC−CODEC(図1の7)で復号動作中、エラーが消えたかを検知し、その結果出力を、ECCコントローラ(図1の6)から、後述するSSRフラグコントロール回路(図9参照)へ送る。システムは予め定められたエグジット時間(〜100ms)経過後、フラグ信号を検知することで、訂正不可能のエラーの有無を検知する。
フラグ情報の出力の継続は、MRSコマンドの投入によりリセットされ、NCピンはハイインピーダンス状態(Hi−Z)に戻る。あるいは、MRSコマンド投入により、所定時間、フラグ情報の出力を実行し、ハイインピーダンス状態(Hi−Z)に戻る。
なお、本実施例では、ハイインピーダンス状態(電源投入時、スターアップ時にHi−Z)、また、フラグピン未使用のシステムにおいて、完全なフローティング状態になることを避けるため、NCピンからのフラグ信号がハイレベルの場合、デバイス内部で低位側電源電位VSSへの高抵抗のショートパスを設けられる(後に参照される図11の抵抗R参照)。NCピンからのフラグ信号がロウレベル出力の場合、高位側電源電位VDDへの高抵抗のショートパスを設ける。
図8は、本発明のさらに別の実施例の動作を説明するためのタイミング図である。以下、強制リセット機能を備えたDRAMデバイスについて説明する。よく知られているように、DRAMピンにはリセット端子がない。このため、電源投入後、100%正常にスタートする保証はない。例えば何等かの原因で、システム再起動電源投入が行われると、実効的に、オフバンプ状態になり(図8のVDDの「Off−Bump」参照)、デバイス内部のリセット信号が発行されない場合がある。このとき、DQ端子の出力を行うテストモードの誤エントリが起きると、いきなりシステムのI/Oバスが駆動されることになり、システムがこれを検知して永久に再起動できない状態に陥ることがある。このような問題を根本的に解決するため、本実施例では、SSRフラグピン(フラグ情報を出力するNCピン)を、リセットピンとして利用可能としている。
図8に示すように、NCピンからのフラグ信号がハイレベル期間において、クロックイネーブル信号CKEがロウレベルのもと、NCピンに、ハイレベルを所定時間(100μ秒)以上継続して印加した場合、内部リセット信号RSTを発行する構成とされている。NCピンからのフラグ情報の出力は、クロックイネーブル信号CKEがハイレベルのとき動作するため、フラグ情報の出力とリセット入力とがぶつかることはない。
図9は、本実施例のSSRフラグ制御回路の構成を示す図である。SSRフラグ制御回路104は、コマンドデコード回路201からの信号MDRSDB、SSRステートマシン102からの信号SSSF、ECCコントローラ103からのUNCEERR(誤り訂正不可能エラー)、CKE入力バッファ105からの内部クロックイネーブル信号ICKEを入力して信号SSROUTを出力する。コマンドデコード回路101からの信号MDRSDBは、SSRモード搭載デバイスであるか否かを通知する。SSRステートマシン102は、SSRモードのエントリのエンコード処理状態、スーパーセルフリフレッシュ(バーストセルフリフレッシュ状態、電源オフ状態、電源オン状態)、SSRモードエグジット時のデコード状態、エグジット処理からの再エントリの状態遷移を制御する。フラグコントロール回路104はSSROUTとして、図3乃至図8を参照して説明したタイミングでSSRフラグを出力する。
図10は、図9に示した本実施例の動作を示す図である。図10(A)は、MRSコマンド入力後にフラグを出力する場合のタイミング図であり、MDRSDBがロウレベルとなると、SSROUTを所定時間ハイレベルとする。
図10(B)は、SSRエグジット処理中のフラグを出力する場合のタイミング図であり、内部クロックイネーブル信号ICKEがロウレベルからハイレベルに遷移し、SSROUTがハイレベルとなり、SSRFがリセットされると、SSROUTはロウレベルとされる。
図10(C)は、ECC−CODEC7でエラー訂正不可の場合であり、ECCコントローラ6から、SSRコントロール回路104にUNCERRが出力されると、フラグ出力を継続する。
図11は、本実施例におけるSSRフラグ出力回路の構成の一例を示す図である。図11には、フラグ情報を出力するNCピンの入出力回路の構成が示されている。図11を参照すると、この入出力回路は、SSROUTに供給されるSSRモード搭載デバイス(MRSコマンド入力後のフラグ出力)、SSRエグジット処理中のフラグ出力、エラー訂正不可能であることを示すフラグ情報を、NCピン(SSRFLG)から出力する。
SSR出力信号SSROUTは、インバータINV1、INV2を介して否定論理積回路NAND1に入力され、SSROUTがハイレベル、DTがハイレベルのとき、NAND1の出力はロウレベルとされ、インバータINV3、INV4を介してPチャネルMOSトランジスタPM1のゲートに入力され、PチャネルMOSトランジスタPM1はオンし、フラグピンSSRFLGをハイレベルとする。NAND1に並列に配置され、DTを入力とするNAND2の出力はオープンとされる。
SSROUTがロウレベルのとき、インバータINV1の出力信号ENB(イネーブル信号)がハイレベルとなり、NAND3を介して、フラグピンSSRFLGの値の反転信号がインバータINV7に入力され、インバータINV7の出力からハイレベルのSSRINが、内部回路に供給され、内部リセット信号が生成される。SSROUTがハイレベルのとき、信号ENBはロウレベルとされ、NAND3の出力はハイレベルとされ、SSTFLGの値はマスクされ、SSRINには伝達されない。
図12は、図11に示した回路におけるSSROUTと、SSRFLGの信号波形を示す図である。図12に示すように、SSROUTがロウレベルからハイレベルに立ち上がると、SSRFLG(NCピン)は、ハイインピーダンス状態(Hi−Z)から、ハイレベルとなり、SSROUTがハイレベルからロウレベルに立ち下がると、SSRFLG(NCピン)はハイインピーダンス状態(Hi−Z)に戻る。ハイインピーダンス状態(Hi−Z)のとき、フラグピン(SSRFLG)は、抵抗Rを介して、ロウレベルとされる。
このように、本実施例によれば、SSRフラグを備え、SSRモード搭載デバイスか、非搭載デバイスか、システム側で判別でき、SSRモードのエグジット終了をシステム側で検知することができる。
また、SSRフラグピン機能により、SSR機能搭載デバイスを汎用ボード等のシステムに搭載することができ、SSRエグジット時間を、メモリセルのリフレッシュ特性の実力に応じて短縮することができる。
また、本実施例によれば、SSRモードからアイドル状態へ復帰した後のメモリチェック動作も不要とされ、実効的なエグジット時間の短縮、システム向上に貢献する。すなわち、SSRモードエグジット時のデコード処理に時間を要しても、SSRモードエグジット後のメモリチェック動作(例えば通常のセルフリフレッシュ動作のエグジット処理で行われる)が不要とされるため、トータルでのエグジット時間は短縮される。
図13は、本発明を適用した、SSR機能搭載半導体記憶装置と、CPUとの接続形態を示す図である。図14は、SSR機能非搭載の半導体記憶装置を同一のCPUに接続した例を示す図である。図14に示す例では、SDRAM(Synchronous DRAM)のNCピンは接地されている(グランド電位)。一方、図13に示すように、本発明を適用したSDRAMにおいて、NCピンは、前述したように、フラグ情報出力ピンとして用いられている。すなわち、図13に示すように、フラグ情報出力ピンは、CPUのGP(General Purpose)−I/Oに接続されており、CPUは、フラグ情報から、DRAMが、SSRモード搭載デバイスであること、SSRモードエグジット処理中であること(完了したこと)、SSRモードからエグジット後、エラー訂正不可能状態であること等を判別することができる。また、図13に示すように、従来のSDRAM(図14参照)とインタフェースを共通とし、同一基板上、モジュール等に搭載することもできる。メモリコントローラのダイナミックメモリコントロール部が、SDRAMとの間で、アドレス、データ、コマンドの受け渡しを制御する。なお、図13、図14において、CPUは、可変レイテンシーI/Oコントロール部、PCMCIA&CFコントロール部、ダイナミックメモリコントロール部、スタティックメモリコントロール部を備えたメモリコントローラ(Memory Controller)、カラー又はグレースケールLCDコントローラ、メガセルコア(MegaCell Core)、汎用I/O(General Purpse−I/O)、周辺バス(Periheral Bus)、DMAコントローラ&ブリッジ(DMA Controller&Bridge)、システムバス(System Bus)、リアルタイムクロック(RTC)、タイマ、PWM、UART、I2C、I2S、AudioCodec97、IrDA、USBクライアント、MMC、その他をオンチップで備えているが、その詳細は本発明に、直接関係しないため、説明は省略する。
なお、上記した実施例の変形例として、コマンド入力により、NCピンからのフラグ情報をイネーブル、ディスエーブルに設定するようにしてもよい。フラグ情報の出力がイネーブル状態のとき、予め定められたNCピンから上記したフラグ情報が出力され、フラグ情報の出力がディスエーブル状態のときには、NCピンからのフラグ情報は出力されない。この場合、アドレス信号の所定のビットを、コマンド入力時におけるフラグ情報出力のイネーブル、ディスエーブルに割り付けておく構成とし、例えばモードレジスタ設定コマンドでモードレジスタに設定するようにしてもよい。
また、上記した実施例の変形例として、SSRモードの内部状態(エントリ時のエンコード処理、スーパセルフリフレッシュ、エグジット時のデコード処理)を出力するようにしてもよい。また、ECC回路等によるエラー数等の情報を出力するようにしてもよい。さらに、空きピン(NCピン)が複数ある場合、SSRモード搭載デバイス、SSRエグジット処理中、エラー訂正不可情報をそれぞれ異なるピンから出力する構成としてもよい。
なお、上記実施例では、ピンカウント増大の抑止に好適であることから、フラグ情報を出力するピンとして、空き状態のNCピンを用いたが、本発明はかかる構成にのみ限定されるものでないことは勿論である。例えば図11のSSRFLGを、NCピンのかわりに、専用のI/Oピンとしてデバイスに用意する構成としてもよいことは勿論である。
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1 制御信号
2 内部コマンド
3 内部アドレス
4 動作モード制御信号
5 READY信号
6 ECCコントローラ
7 ECC−CODEC(符号化復号回路)
8 コマンドデコード回路
9 セルフリフレッシュ回路
10 SDRAM
101 コマンドデコード回路
102 SSRステートマシン
103 ECCコントローラ
104 SSRフラグコントロール回路
105 CKE入力バッファ
200 メモリアレイ
201 ロウデコーダ
202 ワードドライバ
203 センスアンプ
204 I/Oゲーティングライトドライバ
205 カラムデコーダ
206 ロウデコーダ
207 カラムアドレスカウンタ&ラッチ
208 レフレッシュカウンタ
209 コントロールロジック
2091 コマンドデコード回路
2092 セルフリフレッシュコントロール回路
2093 モードレジスタ
210 データ入力レジスタ
211 データ出力レジスタ
212 バンクコントロールロジック回路
213 アドレスレジスタ
2 内部コマンド
3 内部アドレス
4 動作モード制御信号
5 READY信号
6 ECCコントローラ
7 ECC−CODEC(符号化復号回路)
8 コマンドデコード回路
9 セルフリフレッシュ回路
10 SDRAM
101 コマンドデコード回路
102 SSRステートマシン
103 ECCコントローラ
104 SSRフラグコントロール回路
105 CKE入力バッファ
200 メモリアレイ
201 ロウデコーダ
202 ワードドライバ
203 センスアンプ
204 I/Oゲーティングライトドライバ
205 カラムデコーダ
206 ロウデコーダ
207 カラムアドレスカウンタ&ラッチ
208 レフレッシュカウンタ
209 コントロールロジック
2091 コマンドデコード回路
2092 セルフリフレッシュコントロール回路
2093 モードレジスタ
210 データ入力レジスタ
211 データ出力レジスタ
212 バンクコントロールロジック回路
213 アドレスレジスタ
Claims (24)
- データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、
データ保持動作モードへのエントリ指示を受けて、通常動作状態から、前記データ保持動作モードにエントリし、前記データ保持動作モードからのエグジット指示を受けて通常動作状態に復帰し、
前記データ保持動作モードが、
前記データ保持動作モードにエントリ時、ECC(Error Correction Circuit)回路により前記メモリセルのデータに対するパリティ情報の演算を行うエンコード処理と、
前記メモリセルアレイに対して集中的にセルフリフレッシュを行うバースト・セルフリフレッシュ状態と、内部電源回路の一部を所定期間オフする電源オフ状態と、オフ状態の前記内部電源回路をオンに復帰させる電源オン状態と、を含むセルフリフレッシュ処理と、
前記データ保持動作モードからのエグジット指示を受け、前記ECC回路により前記メモリセルの誤り訂正を行うデコード処理と、
を含み、
前記半導体記憶装置の内部状態を示すフラグ情報を、所定の出力端子から出力する手段を備えている、ことを特徴とする半導体記憶装置。 - データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、
データ保持動作モードにエントリすると、ECC(Error Correction Circuit)回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、
前記データ保持動作モード機能を具備した半導体記憶装置であることを示すフラグ情報を、所定の出力端子から出力する手段を備えている、ことを特徴とする半導体記憶装置。 - 前記半導体記憶装置の動作モードが初期設定されるモードレジスタを備え、
前記モードレジスタへの設定を行うモードレジスタ設定コマンドの入力に応答して、前記フラグ情報を出力するように制御する回路を備えている、ことを特徴とする請求項2記載の半導体記憶装置。 - 予め定められた所定期間、前記フラグ情報が前記出力端子より出力される、ことを特徴とする請求項3記載の半導体記憶装置。
- 前記予め定められた所定期間経過後に入力されるモードレジスタ設定コマンドに応答して、前記フラグ情報の出力を停止するように制御する回路を備えている、ことを特徴とする請求項4記載の半導体記憶装置。
- 前記データ保持動作モードをエグジットするとき、エグジット処理中であることを示すフラグ情報を、前記所定の出力端子から出力する手段を備えている、ことを特徴とする請求項2記載の半導体記憶装置。
- 前記データ保持動作モードのエグジット処理から、前記データ保持動作モードに再エントリ自在とされている、ことを特徴とする請求項6記載の半導体記憶装置。
- 前記データ保持動作モードのエグジット処理中に、前記データ保持動作モードに再エントリしたとき、前記フラグ情報の出力を停止し、前記出力端子をハイインピーダンス状態とするように制御する回路を備えている、ことを特徴とする請求項2記載の半導体記憶装置。
- 前記データ保持動作モードのエグジット処理において、前記ECC回路が誤り訂正不可と判定したとき、誤り訂正不可であることを示すフラグ情報を、前記所定の出力端子から出力する手段を備えている、ことを特徴とする請求項2記載の半導体記憶装置。
- 前記誤り訂正不可であることを示すフラグ情報を、前記所定の出力端子から、前記エグジット処理終了後、所定期間出力する、ことを特徴とする請求項9記載の半導体記憶装置。
- データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、
データ保持動作モードにエントリすると、ECC(Error Correction Circuit)回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、
前記データ保持動作モードをエグジットするとき、エグジット処理中であることを示すフラグ情報を、所定の出力端子から出力する手段を備えている、ことを特徴とする半導体記憶装置。 - 前記データ保持動作モードのエグジット処理から、前記データ保持動作モードに再エントリ自在とされている、ことを特徴とする請求項11記載の半導体記憶装置。
- 前記データ保持動作モード機能のエグジット処理で、前記ECC回路が誤り訂正不可と判定したとき、誤り訂正不可であることを示すフラグ情報を、前記所定の出力端子から出力する手段を備えている、ことを特徴とする請求項11記載の半導体記憶装置。
- 前記誤り訂正不可であることを示すフラグ情報が、前記所定の出力端子から、前記エグジット処理終了後、所定期間出力される、ことを特徴とする請求項13記載の半導体記憶装置。
- 前記データ保持動作モードのエグジット処理中に、前記データ保持動作モードに再エントリしたとき、前記フラグ情報の出力を停止し、前記出力端子はハイインピーダンス状態に設定する回路を備えている、ことを特徴とする請求項12記載の半導体記憶装置。
- データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備え、
データ保持動作モードにエントリすると、ECC(Error Correction Circuit)回路により、前記メモリセルのデータに対するパリティ情報の演算を行い、データ保持動作モードのエグジット時において前記メモリセルの誤り訂正を行う半導体記憶装置において、
前記データ保持動作モード機能のエグジット処理で、前記ECC回路が誤り訂正不可と判定したとき、誤り訂正不可であることを示すフラグ情報を、所定の出力端子から出力する手段を備えている、ことを特徴とする半導体記憶装置。 - 前記誤り訂正不可であることを示すフラグ情報を、前記所定の出力端子から、前記エグジット処理終了後、所定期間出力する、ことを特徴とする請求項16記載の半導体記憶装置。
- 前記フラグ情報を出力する前記出力端子がハイインピーダンス状態のとき、前記出力端子の電位が、前記フラグ情報の活性状態の時の電位と反対の電位となるように、高位側電源又は低位側電源と前記出力端子との間に抵抗素子が接続されている、ことを特徴とする請求項1乃至17のいずれか一に記載の半導体記憶装置。
- 前記出力端子は、前記フラグ情報を活性状態として出力する前、及び、前記フラグ情報を出力した後、ハイインピーダンス状態に設定される、ことを特徴とする請求項1乃至18のいずれか一に記載の半導体記憶装置。
- 前記出力端子が、前記半導体記憶装置のノンコネクションピンの中から選択されたものである、ことを特徴とする請求項1乃至19のいずれか一に記載の半導体記憶装置。
- 前記フラグ情報を出力する前記出力端子が、ノンコネクションピンの中から選択された入出力端子で構成され、
前記入出力端子を所定期間、所定電位とすることで、内部リセット信号を生成する回路を備えている、ことを特徴とする請求項1乃至19のいずれか一に記載の半導体記憶装置。 - 前記入出力端子から、前記フラグ情報が出力されないときに、前記内部リセット信号を生成するための入力端子として用いられる、ことを特徴とする請求項21に記載の半導体記憶装置。
- 入力される同期用のクロック信号の有効と無効を制御するクロックイネーブル信号が前記同期用のクロック信号を無効とする値を示すときに、前記入出力端子から、前記フラグ情報が出力されず、前記入出力端子は、前記内部リセット信号を生成するための入力端子として用いられる、ことを特徴とする請求項22に記載の半導体記憶装置。
- データ保持にリフレッシュを必要とするメモリセルを複数有するメモリセルアレイを備えた半導体記憶装置において、
ノンコネクションピンの1つをリセット信号の入力ピンとして備え、
前記ノンコネクションピンに所定期間、所定電位が設定された場合、内部リセット信号を生成する回路を備えている、ことを特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004181736A JP2006004559A (ja) | 2004-06-18 | 2004-06-18 | 半導体記憶装置 |
US11/154,467 US7464315B2 (en) | 2004-06-18 | 2005-06-17 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004181736A JP2006004559A (ja) | 2004-06-18 | 2004-06-18 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006004559A true JP2006004559A (ja) | 2006-01-05 |
Family
ID=35505514
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004181736A Pending JP2006004559A (ja) | 2004-06-18 | 2004-06-18 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7464315B2 (ja) |
JP (1) | JP2006004559A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013025835A (ja) * | 2011-07-19 | 2013-02-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
TWI385671B (zh) * | 2007-12-21 | 2013-02-11 | Hynix Semiconductor Inc | 半導體記憶元件與其資料遮蓋方法 |
US10552255B2 (en) | 2015-09-11 | 2020-02-04 | Toshiba Memory Corporation | Memory device |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7082075B2 (en) * | 2004-03-18 | 2006-07-25 | Micron Technology, Inc. | Memory device and method having banks of different sizes |
KR100655076B1 (ko) * | 2005-01-20 | 2006-12-08 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 온도 데이터 출력 방법 및그에 따른 내부 온도 데이터 출력회로 |
KR100827662B1 (ko) * | 2006-11-03 | 2008-05-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 오류 검출 및정정 방법 |
KR100791006B1 (ko) * | 2006-12-06 | 2008-01-03 | 삼성전자주식회사 | 싱글레벨 셀 및 멀티레벨 셀을 구비하는 반도체 메모리장치 및 그 구동방법 |
US7733731B2 (en) * | 2007-03-05 | 2010-06-08 | Micron Technology, Inc. | Control of inputs to a memory device |
US8042022B2 (en) | 2007-03-08 | 2011-10-18 | Micron Technology, Inc. | Method, system, and apparatus for distributed decoding during prolonged refresh |
US8005995B2 (en) * | 2007-08-16 | 2011-08-23 | Micron Technology, Inc. | Command interface systems and methods |
US8612834B2 (en) * | 2011-03-08 | 2013-12-17 | Intel Corporation | Apparatus, system, and method for decoding linear block codes in a memory controller |
KR101980162B1 (ko) * | 2012-06-28 | 2019-08-28 | 에스케이하이닉스 주식회사 | 메모리 |
US9147461B1 (en) * | 2012-11-28 | 2015-09-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device performing a refresh operation, and memory system including the same |
KR102211709B1 (ko) * | 2014-05-19 | 2021-02-02 | 삼성전자주식회사 | 신호 송수신 특성을 향상한 불휘발성 메모리 시스템, 호스트 장치, 불휘발성 메모리 시스템 및 호스트의 동작방법 |
US10209895B2 (en) * | 2016-02-18 | 2019-02-19 | Toshiba Memory Corporation | Memory system |
CN107039087B (zh) * | 2017-05-17 | 2024-07-02 | 西安紫光国芯半导体股份有限公司 | 用于dram的ecc编码方法以及dram |
CN107195329B (zh) * | 2017-05-17 | 2024-04-02 | 西安紫光国芯半导体有限公司 | 在读操作时纠正dram中存储阵列的错误的方法以及dram |
US11036578B2 (en) | 2018-04-12 | 2021-06-15 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and memory systems including the same |
US20220107738A1 (en) * | 2020-10-06 | 2022-04-07 | Kioxia Corporation | Read controller and input/output controller |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04149899A (ja) * | 1990-10-12 | 1992-05-22 | Nec Corp | ダイナミック・ランダム・アクセス・メモリ |
JPH0522110A (ja) * | 1991-07-12 | 1993-01-29 | Nec Ic Microcomput Syst Ltd | 出力回路 |
JPH0547197A (ja) * | 1991-08-13 | 1993-02-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH05314762A (ja) * | 1992-05-07 | 1993-11-26 | Toshiba Corp | 半導体装置 |
JPH0696583A (ja) * | 1991-12-27 | 1994-04-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH08306195A (ja) * | 1995-04-26 | 1996-11-22 | Samsung Electron Co Ltd | Dramバスに接続可能な不揮発性半導体メモリ装置 |
JPH09213071A (ja) * | 1996-02-02 | 1997-08-15 | Hitachi Ltd | 半導体記憶装置 |
JPH10188580A (ja) * | 1996-12-14 | 1998-07-21 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置及びその装置の動作モード制御方法 |
JP2001266580A (ja) * | 2000-01-26 | 2001-09-28 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
JP2004152378A (ja) * | 2002-10-30 | 2004-05-27 | Elpida Memory Inc | 半導体集積回路装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3297124B2 (ja) * | 1993-02-24 | 2002-07-02 | 三菱電機株式会社 | ダイナミック型半導体記憶装置 |
JP3718008B2 (ja) * | 1996-02-26 | 2005-11-16 | 株式会社日立製作所 | メモリモジュールおよびその製造方法 |
US6021076A (en) | 1998-07-16 | 2000-02-01 | Rambus Inc | Apparatus and method for thermal regulation in memory subsystems |
JP2002056671A (ja) | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ramのデータ保持方法と半導体集積回路装置 |
JP2003068076A (ja) | 2001-08-27 | 2003-03-07 | Elpida Memory Inc | 半導体記憶装置の電力制御方法及び半導体記憶装置 |
-
2004
- 2004-06-18 JP JP2004181736A patent/JP2006004559A/ja active Pending
-
2005
- 2005-06-17 US US11/154,467 patent/US7464315B2/en not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04149899A (ja) * | 1990-10-12 | 1992-05-22 | Nec Corp | ダイナミック・ランダム・アクセス・メモリ |
JPH0522110A (ja) * | 1991-07-12 | 1993-01-29 | Nec Ic Microcomput Syst Ltd | 出力回路 |
JPH0547197A (ja) * | 1991-08-13 | 1993-02-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH0696583A (ja) * | 1991-12-27 | 1994-04-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH05314762A (ja) * | 1992-05-07 | 1993-11-26 | Toshiba Corp | 半導体装置 |
JPH08306195A (ja) * | 1995-04-26 | 1996-11-22 | Samsung Electron Co Ltd | Dramバスに接続可能な不揮発性半導体メモリ装置 |
JPH09213071A (ja) * | 1996-02-02 | 1997-08-15 | Hitachi Ltd | 半導体記憶装置 |
JPH10188580A (ja) * | 1996-12-14 | 1998-07-21 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置及びその装置の動作モード制御方法 |
JP2001266580A (ja) * | 2000-01-26 | 2001-09-28 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
JP2004152378A (ja) * | 2002-10-30 | 2004-05-27 | Elpida Memory Inc | 半導体集積回路装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI385671B (zh) * | 2007-12-21 | 2013-02-11 | Hynix Semiconductor Inc | 半導體記憶元件與其資料遮蓋方法 |
JP2013025835A (ja) * | 2011-07-19 | 2013-02-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
US10552255B2 (en) | 2015-09-11 | 2020-02-04 | Toshiba Memory Corporation | Memory device |
Also Published As
Publication number | Publication date |
---|---|
US20050286330A1 (en) | 2005-12-29 |
US7464315B2 (en) | 2008-12-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7464315B2 (en) | Semiconductor memory device | |
US7184351B2 (en) | Semiconductor memory device | |
JP5171096B2 (ja) | 半導体メモリ素子の駆動方法 | |
US7894289B2 (en) | Memory system and method using partial ECC to achieve low power refresh and fast access to data | |
KR0151884B1 (ko) | 클록 신호에 동기하여 동작하는 동기형 반도체 메모리 장치 | |
US7461320B2 (en) | Memory system and method having selective ECC during low power refresh | |
JP4205396B2 (ja) | 半導体集積回路装置 | |
US7277345B2 (en) | Method and system for controlling refresh to avoid memory cell data losses | |
JP5131348B2 (ja) | 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法 | |
JP4620504B2 (ja) | 半導体メモリおよびシステム装置 | |
KR101597513B1 (ko) | 셀프 리프레쉬에 의한 데이터 복구력을 향상시킨 반도체 메모리 장치 및 그 시스템 | |
JP4392681B2 (ja) | 半導体記憶装置 | |
KR20210097820A (ko) | 메모리 모듈에 대한 구성 가능한 데이터 경로 | |
KR20170047447A (ko) | 반도체 메모리 장치 | |
US10990317B2 (en) | Memory with automatic background precondition upon powerup | |
KR100368105B1 (ko) | 반도체메모리장치 | |
KR20150002933A (ko) | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 | |
JP7299374B1 (ja) | 半導体記憶装置及び半導体記憶装置の制御方法 | |
US11532358B2 (en) | Memory with automatic background precondition upon powerup | |
KR20240031853A (ko) | 메모리 시스템에 포함되는 메모리 장치 및 그것의 불량 메모리 셀을 검출하는 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080509 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080603 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080731 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080902 |