JP3297124B2 - ダイナミック型半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はダイナミック型半導体
記憶装置に関し、特に、リフレッシュ動作を行なうため
の構成に関する。

【０００２】

【従来の技術】ダイナミック型半導体記憶装置における
メモリセルはキャパシタを含み、このキャパシタに情報
が電荷の形態で格納される。ダイナミック型半導体記憶
装置においては、メモリセルキャパシタにおいて必然的
に生じる電荷のリークによる記憶データの破壊を防止す
るために定期的に記憶データの再書込を行なうリフレッ
シュ動作が行なわれる。

【０００３】リフレッシュ動作時においては、リフレッ
シュアドレスに従ってメモリセルアレイにおける１行の
メモリセルが選択状態とされ、この選択されたメモリセ
ルのデータの検知、増幅および再書込が行なわれる。こ
のようなリフレッシュ動作モードの１つにＣＢＲリフレ
ッシュと呼ばれるものがある。

【０００４】図３０は、ＣＢＲリフレッシュモード時の
動作を示す信号波形図である。このＣＢＲリフレッシュ
モードは、リフレッシュ指示は、信号／ＣＡＳ（コラム
・アドレス・ストローブ）を信号／ＲＡＳ（ロウ・アド
レス・ストローブ）よりも先に“Ｌ”に立下げるＣＢＲ
条件により設定される。信号／ＲＡＳの立下がりに応答
して、内部制御信号φＲＡＳが発生される。この内部制
御信号φＲＡＳは、記憶装置における行選択動作に関連
する部分（ロウデコーダ、センスアンプ等）を制御する
信号である。この内部制御信号φＲＡＳに従って１行の
メモリセルの選択、およびデータの再書込が行なわれ
る。このＣＢＲ条件下において最初に行なわれるリフレ
ッシュは、通常「ＣＢＲリフレッシュ」と呼ばれる。

【０００５】信号／ＲＡＳを所定期間（図３０において
は一例として１００μｓ）“Ｌ”に設定すると、セルフ
リフレッシュモードに入り、所定の時間間隔（図３０に
おいては一例として１６μｓを示す）で内蔵のタイマに
よりリフレッシュ要求が発生され、このリフレッシュ要
求に応答して内部制御信号φＲＡＳが発生される。リフ
レッシュ要求に従って、内蔵のアドレスカウンタからリ
フレッシュアドレスが発生され、このリフレッシュアド
レスに従った行の選択および再書込動作が実行される。
この所定期間（たとえば１００μｓ）経過後に行なわれ
るリフレッシュモードは通常「ＣＢＲセルフリフレッシ
ュ」と呼ばれる。

【０００６】このＣＢＲリフレッシュおよびＣＢＲセル
フリフレッシュを併せて通常、セルフリフレッシュモー
ドと呼ぶ。

【０００７】このセルフリフレッシュモードにおいて
は、外部制御信号／ＲＡＳおよび／ＣＡＳを与えるだけ
で、記憶装置内部で自動的にリフレッシュが実行され
る。各リフレッシュサイクルごとに外部制御信号を与え
る必要がなく、またリフレッシュアドレスも記憶装置内
部で発生されるため、外部のＤＲＡＭコントローラなど
の制御装置は動作する必要がない。したがって、システ
ム全体としての消費電力の観点からは、セルフリフレッ
シュモードが好ましい。

【０００８】このようなセルフリフレッシュモードは、
一般に、データ保持動作を行なうバッテリバックアップ
動作時等において利用される。

【０００９】なお、図３０に示すセルフリフレッシュモ
ードの動作波形において、信号／ＣＡＳは、信号／ＲＡ
Ｓと同じようにこのセルフリフレッシュモード期間
“Ｌ”に設定されている。この信号／ＣＡＳは、セルフ
リフレッシュ指示の後は、任意の状態に維持されてもよ
い。セルフリフレッシュモード時においては、信号／Ｒ
ＡＳが“Ｌ”の間、列選択動作に関連する回路の動作を
制御する内部制御信号φＣＡＳは強制的に不活性状態の
“Ｌ”に設定されるためである。

【００１０】

【発明が解決しようとする課題】図３１は一般的なデー
タ処理システムの構成を簡略化して示す図である。図３
１において、データ処理システムは、与えられたプログ
ラムに従って演算処理を実行する中央演算処理装置（Ｃ
ＰＵ）５０２と、このデータ処理システムの主記憶装置
として機能するダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）５０６と、ＣＰＵ５０２からのＤＲＡ
Ｍ５０６へのアクセスを管理するためのメモリ管理装置
（ＭＭＵ）５０４を含む。ＭＭＵ５０４は、ＤＲＡＭ５
０６への行アドレスと列アドレスとの多重化、信号／Ｒ
ＡＳおよび／ＣＡＳの発生などを実行する。

【００１１】このデータ処理システムはさらに、主電源
５０８と、補助電源５１０と、主電源５０８が断状態と
なったときにこの主電源５０８に代えて補助電源５１０
を選択し、ＣＰＵ５０２、ＭＭＵ５０４およびＤＲＡＭ
５０６へこの補助電源５１０からの電源電圧を供給する
電源切換回路５１２を含む。主電源５０８は、商用電源
であってもよく、またバッテリであってもよい。

【００１２】一般に停電などにより、主電源５０８が断
状態となった場合、電源切換回路５１２はこれに応答し
て補助電源５１０からの電源電圧を選択して各装置５０
２、５０４および５０６へ与える。この主電源５０８の
断状態に応答して、ＣＰＵ５０２は、割込をかけられて
必要な処理を実行する。補助電源５１０が電源切換回路
５１２により選択された後は、ＤＲＡＭ５０６は、いわ
ゆる「バッテリバックアップ動作モード」に入る。この
場合、ＣＰＵ５０２からの指示に従って、ＭＭＵ５０４
は、たとえばＣＢＲ条件などによりＤＲＡＭ５０６にセ
ルフリフレッシュモードを指示する。この間、ＤＲＡＭ
５０６においては、データの保持動作のみが実行され
る。

【００１３】電源切換回路５１２は、主電源５０８の投
入／遮断のみをモニタし、そのモニタ結果に従って電源
の切換を行なっているだけである。主電源５０８が商用
電源の場合、この商用電源を利用する数多くの装置／機
器が同時に動作し、この主電源５０８の電圧レベルが一
時的に低下することがある。この場合、電源切換回路５
１２は電源断状態ではないため、電源の切換は行なわ
ず、主電源５０８を選択している。この低下した電源電
圧を利用してデータ処理システムにおいては処理が実行
されるため、信号タイミングマージンの減少などのため
に誤動作が生じるという問題がある。

【００１４】またこの場合、データ処理システムの消費
電力を低減し、主電源５０８の電源電圧レベルへの復帰
を促進する必要がある。しかしながら、従来のデータ処
理システムにおいては、主電源５０８の電圧レベルが一
時的に低下しても、何ら特別な処理は行なわれず、プロ
グラムに従ったデータ処理が実行されており、主電源５
０８の電圧レベルの復帰を遅らせる１つの原因となると
いう欠点もあった。

【００１５】また、電源電圧が低下した場合、ＤＲＡＭ
５０６におけるメモリセルのデータ保持特性は悪化す
る。すなわち、電源電圧が正常時の場合と比べて、メモ
リセルの保持データは、より短い時間で消失する。しか
しながら、従来の半導体記憶装置においては、電源電圧
のレベル低下時に積極的にメモリセルデータのリフレッ
シュを行なう構成は設けられておらず、このため正確な
データの保持が保証されなくなるという問題が生じる。

【００１６】またセルフリフレッシュ動作を指定する場
合、従来の構成ではＣＢＲ条件などを満たす必要があ
る。この場合、複数の制御信号を駆動する必要があり、
多くの回路が動作し、消費電力を低減することができな
いという問題がある。

【００１７】また、セルフリフレッシュに入るために
は、ＣＢＲという複雑な外部制御信号に対するタイミン
グ設定が必要となる。

【００１８】それゆえ、この発明の目的は、低消費電力
のダイナミック型半導体記憶装置を提供することであ
る。

【００１９】この発明の他の目的は、外部信号の複雑な
タイミング条件を必要とすることなく容易にセルフリフ
レッシュモードに入ることのできるダイナミック型半導
体記憶装置を提供することである。

【００２０】この発明のさらに他の目的は、電源電圧低
下時においても正確なデータ保持を行なうことのできる
ダイナミック型半導体記憶装置を提供することである。

【００２１】

【課題を解決するための手段】この発明に係るダイナミ
ック型半導体記憶装置は、要約すれば、電源電圧低下時
には自動的にセルフリフレッシュモードに入るようにし
たものである。

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】請求項１に係るダイナミック型半導体記憶
装置は、電源電圧のレベルを検出する電圧レベル検出手
段と、この電圧レベル検出手段が電源電圧が所定レベル
以下にあることを検出したとき、セルフリフレッシュモ
ード指示信号を発生するセルフリフレッシュ指示手段
と、このセルフリフレッシュモード指示信号に応答して
リフレッシュ動作を行なうタイミングを与えるための計
時動作を、発振器の発振信号に基づいて行なうタイマ手
段と、電圧レベル検出手段が電源電圧が所定レベル以上
の電圧に復帰したことを検出したとき、セルフリフレッ
シュモード指示信号をさらに所定時間活性状態に発振器
の発振信号に基づいて維持する手段を備える。

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【作用】請求項１に係る発明においては、電源電圧が所
定電圧レベル以上に復帰しても、引き続き発振器の発振
信号に基づいてセルフリフレッシュモードが継続されて
おり、より正確なデータの保持が保証される。また、リ
フレッシュ実行タイミングの計時とリフレッシュサイク
ル維持の時間の設定を発振器の発振信号を用いて行って
おり、発振器を有効に活用することができ、回路占有面
積の増大を抑制することができる。

【００３４】

【実施例】

［全体の構成］図１はこの発明が適用されるダイナミッ
ク型半導体記憶装置の全体の構成を示す図である。図１
においてはダイナミック型半導体記憶装置の一例として
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
と以下称す）が示される。メモリセルのデータのリフレ
ッシュが必要とされる疑似ＳＲＡＭ（ＰＳＲＡＭ）また
は仮想ＳＲＡＭ（ＶＳＲＡＭ）などの記憶装置にも本発
明は適用可能である。

【００３５】図１を参照して、ＤＲＡＭは、行列状に配
置された複数のダイナミックメモリセルを備えるメモリ
セルアレイ１と、内部行アドレスおよび内部列アドレス
を発生するアドレスバッファ２と、アドレスバッファ２
からの内部行アドレスをデコードしてメモリセルアレイ
１の対応の行（ワード線）を選択する信号を発生するロ
ウデコーダ４と、ロウデコーダ４からの行選択信号に応
答してメモリセルアレイ１の対応の行（ワード線）上へ
選択信号を伝達するワードドライバ６と、アドレスバッ
ファ２からの内部列アドレス信号をデコードして、メモ
リセルアレイ１の対応の列（ビット線対）を選択するコ
ラムデコーダ８を含む。アドレスバッファ２は、内部行
アドレスを発生するためのロウアドレスバッファ２２
と、内部列アドレス信号を発生するためのコラムアドレ
スバッファ２４を含む。

【００３６】ＤＲＡＭはさらに、メモリセルアレイ１の
ロウデコーダ４により選択された行に接続されるメモリ
セルのデータを検知し増幅するセンスアンプとコラムデ
コーダ８により選択された列を内部データバス９に接続
するＩＯゲートとを含む。図１においては、センスアン
プとＩＯゲートを１つのブロック１０で示す。内部デー
タバス９は、装置外部とデータの入出力を行なうための
入出力回路１２に接続される。

【００３７】ＤＲＡＭはさらに、ロウアドレスストロー
ブ信号／ＲＡＳに応答して内部制御信号φＲＡＳを発生
するＲＡＳ系制御回路１４と、コラムアドレスストロー
ブ信号／ＣＡＳに応答して内部制御信号φＣＡＳを発生
するＣＡＳ系制御回路１６を含む。内部制御信号φＲＡ
Ｓはロウアドレスバッファ２２、ロウデコーダ４、ワー
ドドライバ６およびセンスアンプ等を駆動するために利
用される。内部制御信号φＣＡＳはコラムアドレスバッ
ファ２４，コラムデコーダ８および入出力回路１２を駆
動するために利用される。

【００３８】入出力回路１２は、信号／ＣＡＳと図示し
ないライトイネーブル信号／ＷＥに応答してデータの入
力または出力を実行する。入出力回路１２はデータの書
込および読出を共通ノードＤＱを介して実行するように
示されている。このデータの入力および出力は別々のピ
ン端子を介して実行される構成が用いられてもよい。Ｒ
ＡＳ系制御回路１４は、信号／ＲＡＳが活性状態の
“Ｌ”となったときにＣＡＳ系制御回路１６を動作可能
状態に設定する。信号／ＲＡＳが“Ｈ”の不活性状態の
とき、ＣＡＳ系制御回路１６は不動作状態とされ、内部
制御信号φＣＡＳは“Ｌ”に維持される。

【００３９】ＤＲＡＭはさらに、リフレッシュ制御系と
して、電源電圧Ｖｃｃのレベルを検出し、その検出レベ
ルに従ってセルフリフレッシュモード指示信号φＡを発
生する電源電圧検出回路３０と、電源電圧検出回路３０
からのセルフリフレッシュモード指示信号φＡに応答し
て計時動作を行ない、所定時間経過後所定の時間間隔で
セルフリフレッシュ要求信号φｓｒｆを発生するリフレ
ッシュタイマ３２と、リフレッシュタイマ３２からのセ
ルフリフレッシュ要求φｓｒｆと電源電圧検出回路３０
からのセルフリフレッシュ指示信号φＡとに応答してリ
フレッシュに必要とされる制御信号を発生するリフレッ
シュ制御回路３４と、電源電圧検出回路３０からのセル
フリフレッシュモード指示信号φＡの不活性状態への移
行に応答してリフレッシュタイマ３２をリセットするリ
セット回路３６と、リフレッシュ制御回路３４の制御の
下にリフレッシュ行を指定するリフレッシュアドレスＲ
ＦＡＤを発生するアドレスカウンタ３８と、リフレッシ
ュ制御回路３４の制御の下にアドレスカウンタ３８から
のリフレッシュアドレスＲＦＡＤまたは外部アドレスＡ
Ｄの一方を選択してロウアドレスバッファ２２へ与える
マルチプレクス回路３９を含む。

【００４０】リフレッシュ制御回路３４は、セルフリフ
レッシュ要求信号φｓｒｆに応答してワンショットのパ
ルス信号を発生してＲＡＳ系制御回路１４へ与える。こ
のリフレッシュ制御回路３４が発生するワンショットの
パルス信号は、メモリセルのリフレッシュに必要とされ
る時間幅を備える。リフレッシュ制御回路３４は、１つ
のリフレッシュサイクル完了時にアドレスカウンタ３８
のカウント値を１増分または減分する。マルチプレクス
回路３９は、リフレッシュ制御回路３４からの制御の下
に、セルフリフレッシュモード時においてアドレスカウ
ンタ３８からのリフレッシュアドレスＲＦＡＤを選択し
てロウアドレスバッファ２２へ与える。通常動作時にお
いては、マルチプレクス回路３９は外部からのアドレス
信号ＡＤを選択してロウアドレスバッファ２２へ与え
る。次に動作について簡単に説明する。

【００４１】通常動作時においては、電源電圧Ｖｃｃは
正常な値を備えており、電源電圧検出回路３０からの信
号φＡは不活性状態にある。この状態においてはリフレ
ッシュタイマ３２は起動されない。ＲＡＳ系制御回路１
４およびＣＡＳ系制御回路１６がそれぞれ信号／ＲＡＳ
および／ＣＡＳに応答して内部制御信号φＲＡＳおよび
φＣＡＳを発生する。マルチプレクス回路３９は外部ア
ドレス信号ＡＤを選択する状態にある。アドレスバッフ
ァ２においては、時分割的に与えられる行アドレスおよ
び列アドレスをそれぞれロウアドレスバッファ２２およ
びコラムアドレスバッファ２４が取込み内部行アドレス
信号および内部列アドレス信号をそれぞれ発生する。ロ
ウアドレスバッファ２２およびコラムアドレスバッファ
２４の動作タイミングは内部制御信号φＲＡＳおよびφ
ＣＡＳにより決定される。

【００４２】ロウデコーダ４がロウアドレスバッファ２
２からの内部行アドレス信号をデコードし、行選択信号
を発生する。ワードドライバ６は、このロウデコーダ４
からの行選択信号に応答してメモリセルアレイ１の対応
の行を選択状態に駆動する。この後ブロック１０に含ま
れるセンスアンプが、選択された１行に接続されるメモ
リセルのデータの検知および増幅を行なう。コラムデコ
ーダ８がコラムアドレスバッファ２４からの内部列アド
レス信号をデコードし、メモリセルアレイ１の対応の列
を選択するための列選択信号を発生する。ブロック１０
に含まれるＩＯゲートはコラムデコーダ８からの列選択
信号に応答してメモリセルアレイ１内の対応の列を内部
データバス９に接続する。この状態で、入出力回路１２
を介してデータの読出または書込が実行される。いずれ
が行なわれるかは図示しないライトイネーブル信号／Ｗ
Ｅにより決定される。

【００４３】電源電圧Ｖｃｃが所定の電圧レベルＶＲＥ
Ｆよりも低くなると、図２の動作波形に示すように、電
源電圧検出回路３０からの信号φＡが活性状態となり、
セルフリフレッシュモードが指定される。この電源電圧
検出回路３０が用いる判定基準となる基準電圧ＶＲＥＦ
は、正常時の動作電源電圧Ｖｃｃが５Ｖの場合、たとえ
ば４．５Ｖに設定される。このセルフリフレッシュモー
ド指示信号に応答してリフレッシュタイマ３２が起動さ
れる。リフレッシュ制御回路３４は、セルフリフレッシ
ュモード指示信号φＡに応答してマルチプレクス回路３
９をアドレスカウンタ３８からのリフレッシュアドレス
ＲＦＡＤを選択する状態に設定する。

【００４４】リフレッシュ制御回路３４は、このとき、
またセルフリフレッシュモード指示信号φＡに応答して
ワンショットのパルス信号を発生してＲＡＳ系制御回路
１４へ与える。これに応答して、ＲＡＳ系制御回路１４
からは内部制御信号φＲＡＳが発生される。このときＣ
ＡＳ系制御回路１６の動作は禁止され、内部制御信号φ
ＣＡＳは不活性状態の“Ｌ”になる。この内部制御信号
φＲＡＳに応答してロウアドレスバッファ２２がマルチ
プレクス回路３９から与えられるリフレッシュアドレス
信号ＲＦＡＤを取込みロウデコーダ４へ与える。ロウデ
コーダ４は、このロウアドレスバッファ２２からのリフ
レッシュアドレス信号をデコードし、メモリセルアレイ
１におけるリフレッシュされる行を指定するリフレッシ
ュ行選択信号を発生する。ワードドライバ６がこのリフ
レッシュ行選択信号に応答して対応の行を選択状態に駆
動する。

【００４５】次いで、内部制御信号φＲＡＳに応答し
て、センスアンプが活性化され、選択された行に接続さ
れるメモリセルデータの検知、増幅および再書込が実行
される。内部制御信号φＣＡＳは不活性状態にあるた
め、コラムアドレスバッファ２４およびコラムデコーダ
８は動作せず、メモリセルアレイ１における列選択は行
なわれない。所定時間が経過すると（リフレッシュ時に
おいて発生される内部制御信号φＲＡＳのパルス幅によ
り決定される）、ロウデコーダ４の出力が“Ｌ”に立下
がり、ワードドライバ６の出力も“Ｌ”に立下がり、メ
モリセルアレイ１における１行のメモリセルのデータの
リフレッシュが完了する。

【００４６】リフレッシュモード指示信号φＡが活性状
態にある間リフレッシュタイマ３２は計時動作を行なっ
ている。所定時間が経過するとリフレッシュタイマ３２
からのリフレッシュ要求信号φｓｒｆが活性状態に立上
がる。これに応答して、リフレッシュ制御回路３４がワ
ンショットのパルス信号を発生してＲＡＳ系制御回路１
４へ与える。これにより、再びリフレッシュ動作が実行
される。この動作は、セルフリフレッシュモード指示信
号φＡが活性状態にある間繰り返し実行される。各リフ
レッシュサイクル完了時においてアドレスカウンタ３８
のカウント値は１増分または減分され、次のリフレッシ
ュサイクル時におけるリフレッシュ行を指定する状態と
なる。

【００４７】なお図２に示す動作波形図において、セル
フリフレッシュモード指示信号φＡが活性状態の“Ｈ”
となってからセルフリフレッシュが実行されるまでの期
間Ｔ１およびセルフリフレッシュモードにおいて連続し
てリフレッシュが実行される期間Ｔ２はそれぞれ電源電
圧Ｖｃｃが正常時に指定される仕様値よりも短くされ
る。電源電圧Ｖｃｃ低下時においては、メモリセルのデ
ータ保持特性が悪くなり、より早い時間でその保持デー
タが消失するためである。

【００４８】上述の構成により、電源電圧Ｖｃｃの低下
時に自動的にメモリセルデータのリフレッシュを行なう
ことができる。この場合、信号／ＲＡＳおよび／ＣＡＳ
のタイミング条件の組合わせは何ら用いられておらず、
容易にセルフリフレッシュモードへ入ることができる。
信号φＡの立上に応答して発生される信号φＲＡＳは、
発生が禁止されてもよい。

【００４９】［各部の構成］ ［電源電圧検出回路］ 実施例１ 図３（Ａ）は図１に示す電源電圧検出回路の第１の実施
例の構成を示す図である。図３（Ａ）において、電源電
圧検出回路３０は、電源電圧Ｖｃｃのレベルを検出する
ためのレベル検出回路４０と、レベル検出回路４０の出
力（検出電圧）に従ってセルフリフレッシュモード指示
信号φＡを発生するセルフリフレッシュ指示回路５０を
含む。レベル検出回路４０は、電源電圧Ｖｃｃ供給ノー
ドと出力ノード４６との間に直列に接続される複数個
（図３においては３個）のダイオード接続されたｎチャ
ネルＭＯＳ（絶縁ゲート型電界効果）トランジスタ４
１、４２および４３と、出力ノード４６と接地電位供給
ノードとの間に設けられる高抵抗の抵抗素子４４を含
む。

【００５０】抵抗素子４４は十分大きな抵抗値を備えて
いるため、ｎチャネルＭＯＳトランジスタ４１〜４３は
ダイオードとして機能し、３・Ｖｔｈの電圧降下を与え
る。ここでＶｔｈはトランジスタ４１〜４３それぞれの
しきい値電圧である。したがって、出力ノード４６に現
われる電圧はＶｃｃ−３・Ｖｔｈとなる。

【００５１】セルフリフレッシュ指示回路５０は、レベ
ル検出回路４０の出力ノード４６の出力電圧をそのゲー
トに受ける相補接続されたｐチャネルＭＯＳトランジス
タ５１およびｎチャネルＭＯＳトランジスタ５２と、ノ
ード５５上の電位を反転し増幅するインバータ回路５３
および５４とを含む。ｐチャネルＭＯＳトランジスタ５
１のゲート幅ＷはｎチャネルＭＯＳトランジスタ５２の
ゲート幅Ｗよりも十分小さくされる。トランジスタ５１
および５２はインバータ回路を構成する。トランジスタ
５１および５２のゲート幅を調整することにより、この
インバータ（トランジスタ５１および５２で構成され
る）の入力しきい値電圧を所定の値に設定することがで
きる。トランジスタ５１および５２が構成するインバー
タの入力しきい値電圧が上述の基準電圧ＶＲＥＦを与え
る。

【００５２】トランジスタ５１のゲート幅Ｗはトランジ
スタ５２のゲート幅Ｗよりも小さくされている。このた
め、トランジスタ５１の電流供給能力はトランジスタ５
２の電流駆動力よりも小さい。したがって、このトラン
ジスタ５１および５２からなるインバータ回路の入力論
理しきい値は十分低い値となる。次に動作についてその
動作波形図である図３（Ｂ）を参照して説明する。

【００５３】正常時においては、電源電圧Ｖｃｃはたと
えば５Ｖのレベルにあり、ノード４６から出力される電
圧レベルは約２Ｖ程度である。ここで、トランジスタ４
１〜４３のしきい値電圧Ｖｔｈを１Ｖと想定する。トラ
ンジスタ５１および５２からなるインバータ回路の入力
論理しきい値ＶＲＥＦはこの２Ｖよりも小さな値のたと
えば１．５Ｖに設定される。この状態においては、トラ
ンジスタ５１のゲート−ソース間電圧がトランジスタ５
１のしきい値電圧よりも低い状態であっても、その電流
供給力はトランジスタ５２のそれよりも小さいため、ノ
ード５５の電位はトランジスタ５２により接地電位レベ
ルに放電され、“Ｌ”のレベルになる。

【００５４】電源電圧Ｖｃｃが低下すると、応じてノー
ド４６の電位も低下する。これに従って、トランジスタ
５１がより強くオン状態となり、一方トランジスタ５２
はオフ状態へ移行する。トランジスタ５２がオフ状態に
移行することにより、トランジスタ５２のノード５５の
駆動能力がトランジスタ５１のそれよりも小さくなり、
ノード５５はトランジスタ５１により充電され、その電
位が上昇する。インバータ５３はこのノード５５の電位
を反転増幅する。すなわちノード５５の電位がインバー
タ５３の入力論理しきい値よりも高くなると、高速でイ
ンバータ５３の出力が“Ｌ”に立下がり、さらにインバ
ータ５４により反転増幅される。これにより、セルフリ
フレッシュ指示信号φＡが“Ｈ”に高速で立上がる。

【００５５】電源電圧Ｖｃｃが所定の電圧レベル以上に
復帰した場合、ノード４６の電位が応じて上昇する。こ
の場合、トランジスタ５１がオフ状態へ移行しノード５
５の電位の充電よりもトランジスタ５２のノード５５の
放電が強くなり、ノード５５はトランジスタ５２を介し
て放電される。このノード５５の電位がインバータ回路
５３の入力論理しきい値よりも低くなると、インバータ
回路５３の出力が“Ｈ”に立上がり、セルフリフレッシ
ュモード指示信号φＡが高速で“Ｌ”に立下がる。

【００５６】上述のように、レベル検出回路４０の出力
ノード４６の電位を、その入力論理しきい値が適当な値
に設定されたインバータで検出し、次いでインバータ回
路５３および５４で増幅することにより正確に電源電圧
レベルに応じたセルフリフレッシュモード指示信号を容
易に発生することができる。

【００５７】実施例２ 図４は電源電圧検出回路の第２の実施例の構成を示す図
である。図４において、電源電圧検出回路３０は、所定
の基準電圧ＶＲＥＦを発生する基準電圧発生回路７０
と、この基準電圧ＶＲＥＦと電源電圧Ｖｃｃとを比較す
る比較回路６０と、比較回路６０の出力に応答して、セ
ルフリフレッシュモード指示信号φＡを発生する信号発
生回路８０を含む。基準電圧発生回路７０と比較回路６
０がレベル検出手段として機能する。

【００５８】基準電圧発生回路７０は、電源電圧Ｖｃｃ
を供給する電源ノードと出力ノード７１との間に設けら
れる高抵抗の抵抗素子７２と、出力ノード７１と接地電
位を供給するノードとの間に直列に接続される、各々が
ダイオード接続されたｎチャネルＭＯＳトランジスタ７
４、７５、７６および７７を含む。トランジスタ７４〜
７７はそれぞれしきい値電圧Ｖｔｈの電圧降下を与え
る。したがって、基準電圧発生回路７０の出力ノード７
１からは基準電圧ＶＲＥＦとして、４・Ｖｔｈの電圧が
発生される。ただし、これは電源電圧Ｖｃｃが４・Ｖｔ
ｈよりも高い場合である。電源電圧Ｖｃｃが基準電圧４
・Ｖｔｈよりも小さくなると、トランジスタ７４〜７７
のいずれがオフ状態となり、この基準電圧発生回路７０
から発生される基準電圧ＶＲＥＦは抵抗７２によりプル
アップされ、電源電圧Ｖｃｃと同じ値となる。

【００５９】比較回路６０は、基準電圧発生回路７０か
らの基準電圧ＶＲＥＦをゲートに受けるｎチャネルＭＯ
Ｓトランジスタ６２と、電源電圧Ｖｃｃをゲートに受け
るｎチャネルＭＯＳトランジスタ６４を含む。トランジ
スタ６２および６４はその一方導通端子（ソース）が定
電流源６７に接続される。

【００６０】比較回路６０は、さらに、トランジスタ６
２および６４へそれぞれ電流を供給するためのｐチャネ
ルＭＯＳトランジスタ６６および６８を含む。トランジ
スタ６６および６８のゲートはノード６５に共通に接続
され、トランジスタ６８がダイオードとして機能し、か
つトランジスタ６６および６８はカレントミラー回路を
構成する。トランジスタ６６および６８が同じサイズを
備える場合には、トランジスタ６６および６８には同じ
電流量が流れる。

【００６１】信号発生回路８０は、比較回路６０の出力
ノード６３上の信号をそのゲートに受けるｐチャネルＭ
ＯＳトランジスタ８２と、トランジスタ８２から電流を
供給され、供給される電流量に応じた電圧を発生する抵
抗８４と、トランジスタ８２および８４の接続ノード８
５上の信号を受ける２段のインバータ回路８６，８８を
含む。次に動作について説明する。

【００６２】電源電圧Ｖｃｃがトランジスタ７４〜７７
が与える基準電圧４・Ｖｔｈよりも高い場合、この基準
電圧発生回路７０から発生される基準電圧ＶＲＥＦは４
・Ｖｔｈとなる。この状態においては、電源電圧Ｖｃｃ
が基準電圧ＶＲＥＦよりも高いため、トランジスタ６４
のコンダクタンスがトランジスタ６２のコンダクタンス
よりも大きくなり、より多くの電流を流す。トランジス
タ６４へ供給される電流はトランジスタ６８を介して与
えられる。トランジスタ６４のコンダクタンスが大きく
なり、ノード６５の電位が低下するため、トランジスタ
６８を流れる電流が増加する。トランジスタ６６にはト
ランジスタ６８と同じ電流量が流れる（トランジスタ６
６および６８の同一サイズの場合）。したがって、トラ
ンジスタ６２が通過させることのできる電流量よりも多
くの電流がトランジスタ６６を介して供給されるため、
ノード６３の電位が上昇する。

【００６３】信号発生回路８０においては、この比較回
路６０の出力ノード６３の信号電位がトランジスタ８２
のゲートへ与えられる。トランジスタ８２が、そのゲー
ト電位に応じた電流量を供給する。このノード６３の電
位がハイレベルの場合、トランジスタ８２を介して流れ
る電流量は小さく、抵抗８４が発生する電圧は低い電圧
となる。ノード６３の最高電位はＶｃｃ−Ｖｔｈ（６
６）である。ここで、Ｖｔｈ（６６）はトランジスタ６
６のしきい値電圧である。この状態においては、トラン
ジスタ８２は弱いオン状態にあり、小電流を供給してい
る。この状態では、インバータ回路８６はノード８５の
電位を“Ｌ”と判断して“Ｈ”の信号を出力し、この信
号はインバータ８８によりさらに反転増幅されて信号φ
Ａは“Ｌ”のレベルにある。

【００６４】電源電圧Ｖｃｃが所定の基準電圧４・ｔｈ
以下となると、基準電圧発生回路７０の出力電圧ＶＲＥ
Ｆは電源電圧Ｖｃｃと等しくなる。この状態において
は、トランジスタ６２および６４は同じコンダクタンス
となり、トランジスタ６２および６４にはほぼ同量の電
流が流れる。この状態では、ノード６３はトランジスタ
６２により放電され、正常時よりも低い電圧レベルとな
る。これに応答して、信号発生回路８０に含まれるトラ
ンジスタ８２は強いオン状態となり、より多くの電流を
供給する。この結果、抵抗８４が発生する電圧レベルが
上昇し、ノード８５上の信号電位レベルは、インバータ
回路８６により“Ｈ”と判定され、信号φＡが“Ｈ”に
立上がる。ここで、インバータ回路８６は、ＣＭＯＳ構
成を備えており、そのｐチャネルＭＯＳトランジスタと
ｎチャネルＭＯＳトランジスタのゲート幅の値が互いに
異ならされており、その入力論理しきい値が適当な値に
調整される。

【００６５】この図４に示す構成においては、カレント
ミラー型の差動増幅器を用いて電源電圧Ｖｃｃと基準電
圧ＶＲＥＦを比較して増幅しているため、より正確な電
源電圧レベルの判定を行なってセルフリフレッシュモー
ド指示信号φＡを発生することができる。

【００６６】実施例３ 図５は電源電圧検出回路の第３の実施例の構成を示す図
である。図５において、電源電圧検出回路３０は、電源
電圧のレベルを検出するためのレベル検出回路９０と、
基準電圧を発生する基準電圧発生回路１００と、レベル
検出回路９０の出力と基準電圧発生回路１００の出力す
る基準電圧を比較する比較回路１１０と、比較回路１１
０の出力信号を増幅する増幅回路１２０を含む。

【００６７】レベル検出回路９０は、電源電圧Ｖｃｃ供
給ノードと出力ノード９５との間に直列に接続される各
々がダイオード接続されたｎチャネルＭＯＳトランジス
タ９１、９２、および９３と、出力ノード９５と接地電
位供給ノードとの間に接続される高抵抗の抵抗素子９４
を含む。このレベル検出回路９０からは、電圧Ｖｃｃ−
３・Ｖｔｈが発生される。ここでＶｔｈはトランジスタ
９１〜９３の各しきい値電圧である。

【００６８】基準電圧発生回路１００は、電源電圧供給
ノードと出力ノード１０４との間に設けられる高抵抗の
抵抗素子１０１と、出力ノード１０４と接地電位供給ノ
ードとの間に直列に接続される、各々がダイオード接続
されたｎチャネルＭＯＳトランジスタ１０２、および１
０３とを含む。この基準電圧発生回路１００からは、２
・Ｖｔｈの基準電圧が発生される。

【００６９】比較回路１１０は、レベル検出回路９０の
出力ノード９５上の電圧Ｖｃｃ−３・Ｖｔｈと、基準電
圧発生回路１００が発生する基準電圧２・Ｖｔｈとを比
較し、Ｖｃｃ−３・Ｖｔｈ≦２・Ｖｔｈのときハイレベ
ルの信号を出力する。比較回路１１０は、図４に示すカ
レントミラー型差動増幅器の構成を備えてもよい。他の
構成が用いられてもよい。増幅回路１２０は２段のイン
バータを含み、この比較回路１１０の出力を増幅してセ
ルフリフレッシュモード指示信号φＡを発生する。

【００７０】この図５に示す構成の場合、基準電圧発生
回路１００が発生する基準電圧２・Ｖｔｈは比較的低い
電圧である。Ｖｔｈ＝０．９（Ｖ）とすると、電源電圧
Ｖｃｃが５Ｖから３Ｖに低下しても、トランジスタ１０
２，１０３はオン状態にあり、安定に一定の基準電圧を
発生することができる。レベル検出回路９０が出力する
電圧信号レベルは、正常時においては、Ｖｃｃが５Ｖの
場合には、５−３・０．９＝２．３Ｖ程度である。基準
電圧発生回路１００が発生する基準電圧２・Ｖｔｈは
１．８Ｖ程度である。電源電圧Ｖｃｃが４Ｖ程度に低下
すると、レベル検出回路９０が出力する電圧は、４−
２．７＝１．３Ｖ程度となる。したがって、確実に電源
電圧Ｖｃｃの低下に応じてセルフリフレッシュモードを
設定することが可能となる。

【００７１】実施例４ 図６は電源電圧検出回路の第４の実施例の構成を示す図
である。図６において、電源電圧検出回路３０は、基準
電圧ＶＲＥＦをゲートに受けるｎチャネルＭＯＳトラン
ジスタ１３１と、電源電圧Ｖｃｃをゲートに受けるｎチ
ャネルＭＯＳトランジスタ１３２と、トランジスタ１３
１および１３２の一方導通端子の電位を電源電圧Ｖｃｃ
レベルにプルアップするための高抵抗の負荷抵抗１３３
および１３４と、トランジスタ１３１の他方導通端子
（ノード１４１）上の電位を反転するためのインバータ
を構成するｐチャネルＭＯＳトランジスタ１３６および
ｎチャネルＭＯＳトランジスタ１３８と、トランジスタ
１３２の他方導通端子（ノード１４２）上の電位を反転
するためのインバータ回路を構成するｐチャネルＭＯＳ
トランジスタ１３５およびｎチャネルＭＯＳトランジス
タ１３７を含む。

【００７２】トランジスタ１３５および１３７が構成す
るインバータ回路の出力ノード（ノード１４１）は、ト
ランジスタ１３６および１３８のゲートに接続される。
トランジスタ１３６および１３８が構成するインバータ
回路の出力ノード（ノード１４２）はトランジスタ１３
５および１３７のゲートに接続される。

【００７３】電源電圧検出回路３０はさらに、トランジ
スタ１３５および１３６とそれぞれ並列に設けられ、制
御信号ＰＨＹをそのゲートに受けるｐチャネルＭＯＳト
ランジスタ１３９および１４０を含む。反転制御信号／
ＰＨＹがトランジスタ１３７および１３８の他方導通端
子（ソース）へ与えられる。ノード１４２は、またイン
バータ回路１４５の入力に接続される。インバータ回路
１４５からセルフリフレッシュモード指示信号φＡが発
生される。次に動作についてその動作波形図である図７
を参照して説明する。

【００７４】まず図７（Ａ）を参照して、電源電圧Ｖｃ
ｃが基準電圧ＶＲＥＦよりも高い場合の動作について説
明する。制御信号ＰＨＹおよび／ＰＨＹがそれぞれ
“Ｌ”および“Ｈ”の状態のとき、トランジスタ１３９
および１４０は導通状態にあり、一方トランジスタ１３
７および１３８はオフ状態にある。この状態において
は、ノード１４１および１４２はトランジスタ１３９お
よび１４０を介してともに電源電圧Ｖｃｃレベルに充電
されている。この状態においては、インバータ回路１４
５の出力は“Ｌ”レベルである。

【００７５】制御信号ＰＨＹおよび／ＰＨＹがそれぞれ
“Ｈ”および“Ｌ”に設定されると、トランジスタ１３
９および１４０がオフ状態となり、ノード１４１および
１４２のプリチャージ状態が完了する。今、電源電圧Ｖ
ｃｃが基準電圧ＶＲＥＦよりも高いため、トランジスタ
１３２のコンダクタンスはトランジスタ１３１のコンダ
クタンスよりも大きく、ノード１４２の電位はノード１
４１の電位よりも高い。このノード１４２の電位によ
り、トランジスタ１３７が導通状態へ移行し、ノード１
４１を接地電位レベル（信号／ＰＨＹの“Ｌ”レベル）
へ放電する。このノード１４１の電位低下に伴って、ト
ランジスタ１３６が導通状態へ移行し、ノード１４２の
電位を電源電圧Ｖｃｃレベルまで上昇させる。このノー
ド１４１の電位低下およびノード１４２の電位上昇に伴
って、トランジスタ１３５、１３７、１３６、および１
３８により構成されるインバータラッチ回路のラッチ状
態が確定し、ノード１４２の電位レベルは電源電圧Ｖｃ
ｃレベルにまで上昇する。その結果、インバータ回路１
４５の出力φＡは“Ｌ”状態を維持する。

【００７６】次に、電源電圧Ｖｃｃが基準電圧ＶＲＥＦ
よりも低い場合の動作について図７（Ｂ）を参照して説
明する。

【００７７】信号ＰＨＹおよび／ＰＨＹがそれぞれ
“Ｌ”および“Ｈ”にあるプリチャージ状態における動
作は先に説明した動作と同じである。信号ＰＨＹが
“Ｈ”に立上がり、信号／ＰＨＹが“Ｌ”に立下がる
と、この電源電圧検出回路３０が検出動作を実行する。
この状態において、トランジスタ１３１のコンダクタン
スはトランジスタ１３２のコンダクタンスよりも大きい
ため、ノード１４１の電位はノード１４２の電位よりも
高くなる。したがって、ノード１４１がトランジスタ１
３５を介して充電され、一方ノード１４２はトランジス
タ１３８を介して放電され、ノード１４１の電位は上昇
し、ノード１４２の電位が低下する。この電位変化の途
中で、トランジスタ１３５〜１３８により構成されるラ
ッチ回路によりノード１４１および１４２の電位がラッ
チされ、ノード１４２の電位は“Ｌ”にまで高速で放電
される。この結果、インバータ回路１４５からの出力φ
Ａが“Ｈ”に立上がる。

【００７８】次に、制御信号ＰＨＹが“Ｌ”に立下が
り、制御信号／ＰＨＹが“Ｈ”に立上がると、ノード１
４１および１４２は再びプリチャージ状態に復帰し、信
号φＡは“Ｌ”に低下する。この図６に示す回路には、
いわゆる「ダイナミックラッチ」構成が用いられてい
る。これに代えて、電源電圧検出回路はスタティック型
のラッチ回路で構成することもできる。このスタティッ
ク型ラッチ回路の場合、トランジスタ１３９および１４
０を省略し、トランジスタ１３７および１３８の他方導
通端子（ソース）を接地電位に接続する。このとき、制
御信号ＰＨＹおよび／ＰＨＹは与えられない。インバー
タラッチ回路として機能する比較器回路が実現される。
このスタティック型ラッチ回路の場合、電源電圧Ｖｃｃ
のレベルに応じてセルフリフレッシュモード指示信号φ
Ａが発生される。

【００７９】図８は、電源電圧Ｖｃｃに依存しない基準
電圧（図６の基準電圧ＶＲＥＦ）を発生するための構成
を示す図である。図８において、基準電圧を発生するた
めの回路は、電源電圧Ｖｃｃを電圧レベル２・Ｖｃｃ−
Ｖｔｈレベルにまで昇圧する昇圧回路１７０と、昇圧回
路１７０の出力電圧から所定の基準電圧ＶＲＥＦを発生
する基準電圧発生回路１６０を含む。昇圧回路１７０
は、チャージポンプ回路の構成を備え、クロック信号φ
ＣＬＫに応答してチャージポンプ動作を行なうチャージ
ポンプ用キャパシタ１７１と、そのアノードが電源電圧
Ｖｃｃ供給ノードに接続され、そのカソードがノード１
７４に接続されるダイオード１７２と、そのアノードが
ノード１７４に接続され、そのカソードが出力ノード１
７５に接続されるダイオード１７３を含む。このダイオ
ード１７２および１７３は、それぞれＭＯＳトランジス
タを用いて構成されてもよい。クロック信号φＣＬＫは
内部のリングオシレータなどの回路を用いて発生され
る。

【００８０】基準電圧発生回路１６０は、この昇圧回路
１７０が発生する昇圧電圧を受ける高抵抗の抵抗素子１
６１と、出力ノードと接地電位との間に直列に接続され
る各々がダイオード接続されたｎチャネルＭＯＳトラン
ジスタ１６２、…１６３を含む。トランジスタ１６２〜
１６３の数は、用いられる基準電圧ＶＲＥＦの電圧レベ
ルに応じて適当な数に設定される。次に動作について簡
単に説明する。

【００８１】ノード１７４は、ダイオード１７２によ
り、電源電圧Ｖｃｃレベルに充電される。クロック信号
φＣＬＫが“Ｈ”に立上がると、ノード１７４の電位は
キャパシタ１７１の容量結合により２Ｖｃｃレベルにま
で上昇する。ノード１７４の電位がノード１７５の電位
よりも高いときダイオード１７３が導通し、ノード１７
４からノード１７５へ電荷が注入される。これにより、
ノード１７４の電位が低下し、ノード１７５の電位が上
昇する。次いでクロック信号φＣＬＫが“Ｌ”に立下が
ると、ノード１７４の電位はキャパシタ１７１の容量結
合により電源電圧Ｖｃｃレベルよりも少し低くなるが、
ダイオード１７２により充電され、再び電源電圧Ｖｃｃ
レベルにまで充電される。次いでクロック信号φＣＬＫ
が“Ｈ”に立上がると、ノード１７４の電位が２Ｖｃｃ
レベルにまで上昇する。再び、ノード１７４からノード
１７５へ電荷が注入され、ノード１７５の電位が上昇す
る。この動作を繰り返すことにより、最終的に、ノード
１７５の電位は２・Ｖｃｃ−Ｖｔｈレベルにまで昇圧さ
れる。基準電圧発生回路１６０は、この昇圧回路１７０
の出力ノード１７５に現われた昇圧電圧から基準電圧Ｖ
ＲＥＦを発生する。

【００８２】今しきい値電圧Ｖｔｈを１Ｖとし、電源電
圧Ｖｃｃを５Ｖとすると、出力ノード１７５の電圧レベ
ルは９Ｖである。基準電圧ＶＲＥＦとして４Ｖを用いた
場合、電源電圧Ｖｃｃが２．５Ｖに低下するまでは、ト
ランジスタ１６２〜１６３が導通状態にあり、安定に基
準電圧ＶＲＥＦを発生することができる。これにより、
電源電圧Ｖｃｃの電位低下時においても安定に基準電圧
ＶＲＥＦを発生することができる。

【００８３】図８に示す構成においては、基準電圧発生
回路１６０には高抵抗の抵抗素子が用いられている。し
たがって、この回路においてはほとんど電流は消費され
ない。したがって昇圧回路１７０の電流供給能力は小さ
なものでよく、何ら消費電流を増加させることはない。
昇圧回路の電流供給能力は、クロック信号φＣＬＫの周
波数とその信号振幅とキャパシタ１７１の容量の積によ
り決定される。小規模のリングオシレータを用いても、
キャパシタ１７１として、ＭＯＳキャパシタのような小
占有面積で大きな容量値を実現する構造を利用すること
により、小占有面積小消費電力の昇圧回路を実現するこ
とができる。

【００８４】実施例５ 図６に示す比較回路の構成においては、制御信号ＰＨＹ
および／ＰＨＹが用いられている。この制御信号ＰＨＹ
としては任意の信号を利用することができる。図８に示
す内部クロック信号φＣＬＫを利用することもできる。
制御信号ＰＨＹとして、ロウアドレスストローブ信号Ｒ
ＡＳを用いると、ノーマル動作時において電源電圧が低
下した場合においてそのメモリアクセス動作を禁止して
セルフリフレッシュを行なう構成が容易に実現される。
以下この構成について説明する。

【００８５】図９は、内部制御信号発生系の構成を示す
図である。図９において、ＲＡＳ系制御信号発生回路１
４は、ロウアドレスストローブ信号／ＲＡＳと電源電圧
検出回路３０からのリフレッシュ指示信号φＡを受ける
ＮＯＲ回路１８４と、ＮＯＲ回路１８４の出力とワンシ
ョットパルス発生回路１８６からのワンショットパルス
信号を受けるＯＲ回路１８８を含む。ワンショットパル
ス発生回路１８６は、図１に示すリフレッシュ制御回路
３４に含まれており、信号φＡまたはリフレッシュタイ
マ３２からのセルフリフレッシュ指示信号φｓｒｆの立
上がりに応答して所定の幅を有するパルス信号を発生す
る。ワンショットパルス発生回路１８６からのパルス信
号幅は行選択が行なわれ、センス動作が完了するまでの
時間幅を備える。ワンショットパルス発生回路１８６の
出力はまた図１に示すアドレスカウンタ３８へ与えられ
る。このワンショットパルスの立下がりに応答してアド
レスカウンタ３８のカウント値が１増分または減分され
る。

【００８６】ＣＡＳ系制御回路１６は、コラムアドレス
ストローブ信号／ＣＡＳとロウアドレスストローブ信号
／ＲＡＳを受けるゲート（ＯＲ）回路１９０と、ゲート
回路１９０の出力と電源電圧検出回路３０からのセルフ
リフレッシュモード指示信号φＡを受けるＮＯＲ回路１
９２を含む。ゲート回路１９０は信号／ＲＡＳが“Ｌ”
となったときにバッファとして動作する。ゲート回路１
９０は、信号／ＲＡＳが“Ｌ”のときには“Ｈ”の信号
を出力する。すなわちゲート回路１９０は、信号／ＲＡ
Ｓおよび／ＣＡＳがともに“Ｌ”となったときのみ
“Ｌ”の信号を出力する。

【００８７】電源電圧検出回路３０は、ロウアドレスス
トローブ信号／ＲＡＳに応答して作動状態となる。電源
電圧検出回路３０からのセルフリフレッシュモード指示
信号φＡは外部ピン端子１９１を介して信号＊ＲＤＹ／
ＢＳＹとして出力される。外部ピン端子１９１の信号＊
ＲＤＹ／ＢＳＹが“Ｌ”のときにはこの半導体記憶装置
へのアクセス可能状態が示される。信号＊ＲＤＹ／ＢＳ
Ｙが“Ｈ”となった場合には、電源電圧Ｖｃｃが所定電
位レベル以下であり、この半導体記憶装置内部でセルフ
リフレッシュが行なわれておりアクセス禁止状態が示さ
れる。外部ピン端子１９１を設けることにより、外部の
処理装置は半導体記憶装置がセルフリフレッシュモード
にあるか否かを知ることができる。これにより、内部で
自動的にセルフリフレッシュモードに入ったとしても、
外部処理装置は容易にこの半導体記憶装置の状態を知る
ことができる。次に、この図９に示す回路の動作をその
動作波形図である図１０を参照して説明する。

【００８８】通常アクセス時においては、信号／ＲＡＳ
が“Ｌ”に立下がり、次いで信号／ＣＡＳが“Ｌ”に立
下がる。電源電圧Ｖｃｃが正常値、すなわち基準電圧レ
ベルＶＲＥＦ以上の場合には、信号φＡは“Ｌ”であ
る。したがって、ゲート回路１８４の出力が“Ｈ”とな
り、ＯＲ回路１８８からの内部制御信号φＲＡＳが信号
／ＲＡＳの立下がりに応答して立上がり、行選択動作が
実行される。

【００８９】一方、ゲート回路１９０は、信号／ＲＡＳ
および／ＣＡＳが“Ｌ”となると、“Ｌ”の信号を出力
する。ＮＯＲ回路１９２は、信号φＡが“Ｌ”であるた
め、この信号／ＣＡＳの立下がりに応答して立上がる信
号φＣＡＳを発生する。これにより列選択動作が実行さ
れる。

【００９０】この通常サイクル時において、電源電圧Ｖ
ｃｃが“Ｌ”に立下がった状態を考える。このとき、信
号φＡが“Ｈ”に立上がり、ＮＯＲ回路１９２の出力信
号φＣＡＳは“Ｌ”に立下がる。ワンショットパルス発
生回路１８６がワンショットのパルス信号を発生すると
ともに、ＮＯＲ回路１８４の出力が“Ｌ”に立下がる。
しかしながら、ＯＲ回路１８８はワンショットパルス発
生回路１８６からのワンショットパルスを受けているた
め、その出力信号φＲＡＳは信号φＡが立上がってから
も所定期間“Ｈ”の状態を維持する。これにより、行選
択動作時において、センス動作が行なわれた後にワード
線が非選択状態となり、メモリセルのデータの破壊を防
止する。すなわち、外部アドレスに従って選択された行
のメモリセルのデータのセンスアンプによる検知、増幅
および再書込を確実に行なうことができる。このとき、
マルチプレクス回路３９（図１参照）の選択状態が切換
わったとしても、図１に示すロウアドレスバッファ２２
は、そのときの外部アドレスのラッチ状態を維持してい
る（信号φＲＡＳが立下がってラッチ解除状態とならな
いため）。

【００９１】リフレッシュタイマ３２がこの信号φＡに
応答して起動され、計時動作を行ない、所定時間が経過
するとセルフリフレッシュ要求信号φｓｒｆを発生す
る。このとき、外部装置では、外部端子１９１からの信
号＊ＲＤＹ／ＢＳＹが“Ｈ”となるため、そのときに読
出されたデータＤＱを無効状態と判断し、ウェイト状態
となる。信号φＣＡＳが信号φＡに応答して立下がって
いるため、データの入出力が正確に行なわれたか否かは
判別できないためである。

【００９２】この間、信号／ＣＡＳは任意の状態に設定
することができる。ＮＯＲ回路１９２の出力は“Ｌ”固
定のためである。信号φＡが“Ｌ”に立下がると、外部
ピン端子１９１の信号＊ＲＤＹ／ＢＳＹが“Ｌ”に立下
がる。これによりセルフリフレッシュモードが完了す
る。信号／ＲＡＳを外部装置がこの信号＊ＲＤＹ／ＢＳ
Ｙの状態変化に応答して“Ｈ”に立上げることにより電
源電圧検出回路３０は検出動作を完了する。半導体記憶
装置においては内部でセルフリフレッシュ動作が行なわ
れているかもしれないため、信号／ＲＡＳは所定期間経
過するまで“Ｌ”に立下げることはできない。これによ
り、半導体記憶装置に対し、電源電圧低下時に外部装置
がアクセスするのを確実に禁止することができ、また半
導体記憶装置内部においてもセルフリフレッシュを確実
に実行することができる。

【００９３】なお図９に示す構成では信号／ＲＡＳを用
いて電源電圧検出回路３０を駆動している。ノーマルア
クセスサイクル時においてのみ電源電圧の検出動作が行
なわれている。スタンバイ時において、チップセレクト
信号／ＣＳが“Ｈ”となったときに電源電圧検出回路３
０が動作するように構成されてもよい。この信号／ＣＳ
および／ＲＡＳ両者を用いることにより電源電圧の検出
動作を行なう構成が用いられてもよい。

【００９４】マルチプレクス回路がリフレッシュ要求信
号により接続を切換える構成が利用されてもよい。リフ
レッシュアドレスと外部アドレスとの衝突を防止するた
めである。

【００９５】図９に示すように外部ピン端子１９１を用
いて外部でこの半導体記憶装置の状態をモニタすること
ができるように構成することにより、ＣＢＲ条件などの
ような条件設定を行なわずに半導体記憶装置がセルフリ
フレッシュモードに入っても外部装置は容易にその状態
を知ることができる。

【００９６】実施例６ 図１１は電源電圧検出回路の第６の実施例の構成および
動作を示す図である。図１１（Ａ）において、電源電圧
検出回路３０は、レベル検出回路４０と、レベル検出回
路４０の出力する電圧のレベルを判定する判定回路４９
と、判定回路４９の出力ノードＢの信号電位を反転し増
幅するインバータ回路５３と、インバータ回路５３の出
力を反転し増幅するインバータ回路５４を含む。このレ
ベル検出回路４０、判定回路４９、インバータ回路５３
および５４の構成は図３（Ａ）に示すものと同様であ
る。判定回路４９は、ゲート幅が比較的小さくされたｐ
チャネルＭＯＳトランジスタ５１と、ゲート幅が比較的
大きくされたｎチャネルＭＯＳトランジスタ５２を含
む。レベル検出回路４０は、ダイオード接続されたトラ
ンジスタと高抵抗素子とで構成され、たとえばＶｃｃ−
３・Ｖｔｈの電圧信号を生成する。

【００９７】電源電圧検出回路３０はさらに、インバー
タ回路５３の出力をその一方入力に受け、かつその他方
入力に外部ピン端子ＥＰに与えられる信号を受けるＥＸ
ＯＲ回路２０２を含む。ＥＸＯＲ回路２０２の出力はイ
ンバータ回路５４の入力に与えられる。ＥＸＯＲ回路２
０２は、外部ピン端子ＥＰに“Ｈ”の信号が与えられた
ときにインバータとして機能し、外部ピン端子ＥＰに接
地電位レベルの“Ｌ”の信号が与えられたときにはバッ
ファとして機能する。したがって、外部ピン端子ＥＰに
“Ｈ”の信号を与えることにより、リフレッシュモード
指示信号φＡの論理を反転させることができる。

【００９８】図１１（Ｂ）に示すように、電源電圧Ｖｃ
ｃが基準電圧ＶＲＥＦよりも高く、ノードＢの電位（イ
ンバータ回路５３の入力）が“Ｈ”にあり、セルフリフ
レッシュモード指示信号φＡが“Ｈ”のとき、外部ピン
端子ＥＰに“Ｈ”の信号を与えると、信号φＡは“Ｌ”
に立下がる。

【００９９】また、電源電圧Ｖｃｃが正常状態にある
間、ノードＢの電位は“Ｌ”となる。このとき、外部ピ
ン端子ＥＰの電位を“Ｈ”に設定すれば、“Ｌ”レベル
の信号φＡが“Ｈ”に立上がり、セルフリフレッシュモ
ードが指定される。

【０１００】なお、ＥＸＯＲ回路２０２は、インバータ
回路５４の出力を受けるように設けられてもよい。

【０１０１】この図１１に示す構成のように、外部ピン
端子ＥＰを用いて、電源電圧Ｖｃｃのレベルにかかわり
なく容易にセルフリフレッシュモードへ入ることもまた
抜け出すこともできる。この場合、１つの信号の電位レ
ベルによってセルフリフレッシュの指示／解除両者を行
なうことができ、複雑な信号タイミングが何ら必要とさ
れることがないため、容易にセルフリフレッシュモード
へ入ることができる。また、１つの信号を用いてセルフ
リフレッシュモードが指定されるため、複数の制御信号
を用いるＣＢＲ条件設定などのような数多くの外部回路
を駆動する必要がなく、低消費電力が実現される。この
外部ピン端子ＥＰとしては、未使用のピンが利用されて
もよい。

【０１０２】実施例７ 図１２は電源電圧検出回路のさらに第７の実施例の構成
を示す図である。図１２に示す電源電圧検出回路３０
は、外部ピン端子ＥＰとノード２１４との間に直列に接
続される各々がダイオード接続されたｎチャネルＭＯＳ
トランジスタ２１０、２１１、…２１２と、ノード２１
４と接地電位との間に接続される高抵抗の抵抗素子２１
３を含む。このトランジスタ２１０〜２１２が４個直列
に接続された場合には、ノード２１４にはＶＥＰ−４・
Ｖｔｈの電圧が現われる。ここでＶＥＰは外部ピン端子
ＥＰに与えられる電圧レベルである。他の構成は図１１
に示す構成と同じである。

【０１０３】外部ピン端子ＥＰの電圧レベルが０ないし
５Ｖの通常動作時の場合には、ノード２１４の電圧レベ
ルは０ないし１Ｖ程度である（トランジスタ２１０〜２
１１が４個の場合）。この場合、ＥＸＯＲ回路２０２は
バッファ回路として機能するため、信号φＡの状態は変
化しない。

【０１０４】次に、外部ピン端子ＥＰに与えられる電圧
ＶＥＰをいわゆるスーパーＶｃｃ（正常の電源電圧Ｖｃ
ｃよりも十分に高い電圧レベル、たとえば９Ｖ）に設定
すると、ノード２１４の電圧レベルはほぼ電源電圧Ｖｃ
ｃレベルになる。この場合、ＥＸＯＲ回路２０２はイン
バータとして機能し、したがって図１１（Ｂ）に示す動
作波形図と同様の動作が実行される。

【０１０５】この図１２に示す構成の場合、外部ピン端
子ＥＰの電位をいわゆる「スーパーＶｃｃ」に設定する
ことにより、容易にセルフリフレッシュモードに入り、
またセルフリフレッシュモードから抜け出ることもでき
る。すなわち、内部で行なわれているセルフリフレッシ
ュ動作を停止させることもでき、セルフリフレッシュを
新たに行なわせることもできる。すなわち、外部ピン端
子ＥＰに与える電圧レベルに従って信号φＡの論理を反
転させることができる。この図１２に示す構成の場合、
外部ピン端子ＥＰを「スーパーＶｃｃ」の電圧レベルに
設定することにより信号φＡの論理を反転させている。
したがって、通常動作時において利用されているピン端
子を利用することができる。ピン端子の数を増加させる
ことなく、セルフリフレッシュモードの指示および解除
を指定することができる。またこの高抵抗の抵抗素子２
１３が設けられているため、この回路には電流はほとん
ど流れないため、消費電流の増加はほとんどなない。

【０１０６】なお、外部制御信号を用いるときには「Ｃ
ＢＲリフレッシュ」サイクルも実行され、電源電圧低下
時には「ＣＢＲセルフリフレッシュ」のみが実行される
ようにしてもよい。

【０１０７】実施例８ 図１３は、セルフリフレッシュモード指示信号発生系の
他の構成を示す図である。図１３において、セルフリフ
レッシュモード指示信号発生系は電源電圧検出回路３０
と、外部ピン端子ＥＰに与えられる電圧信号に応答し
て、セルフリフレッシュモードを解除するリフレッシュ
解除指定回路２１５と、電源電圧検出回路３０からのリ
フレッシュモード指示信号φＡとリフレッシュ解除回路
２１５の出力φＣとに応答してリフレッシュ間隔を計時
するリフレッシュタイマ３２を含む。

【０１０８】リフレッシュタイマ３２は、この信号φＡ
とリフレッシュ解除指定回路２１５の出力信号φＣに応
答して発振動作を行なうリングオシレータ２４０と、リ
ングオシレータ２４０の出力クロック数をカウントする
カウンタ２４２と、所定カウント値ごとにリフレッシュ
要求信号φｓｒｆを発生するリフレッシュ回路２４４を
含む。リングオシレータ２４０は、３入力ＮＡＮＤ回路
２６０と、偶数個（図１３においては４個）の縦続接続
されたインバータ回路２６２、２６４、２６６および２
６８を含む。ＮＡＮＤ回路２６０は、信号φＡとリフレ
ッシュ解除指定回路２１５の出力信号φＣとインバータ
２６８の出力を受ける。

【０１０９】リフレッシュ解除指定回路２１５は、外部
ピン端子ＥＰとノード２１４との間に縦続接続される各
々がダイオード接続されたｎチャネルＭＯＳトランジス
タ２１０〜２１２と、ノード２１４と接地電位との間に
接続される高抵抗の抵抗素子２１３と、ノード２１４の
電位を反転するインバータ回路２２０を含む。次にこの
図１３に示す回路の動作をその動作波形図である図１４
を参照して説明する。

【０１１０】電源電圧Ｖｃｃが正常レベルのとき（基準
電圧ＶＲＥＦ（たとえば４．５Ｖ）よりも高いとき）、
信号φＡは“Ｌ”にある。この場合、ＮＡＮＤ回路２６
０の出力は“Ｈ”（電源電圧Ｖｃｃレベル）に固定され
る。したがって、この場合リングオシレータ２４０は何
ら発振動作は行なわない。外部ピン端子ＥＰの電圧が０
ないし５Ｖの範囲で変化しても、ノード２１４に現われ
る電圧レベルは０ないし１Ｖの範囲（トランジスタ２１
０〜２１２が４個のＭＯＳトランジスタを含む場合）で
変動するだけであり、インバータ回路２２０の出力信号
φＣは“Ｈ”に維持される。

【０１１１】電源電圧Ｖｃｃが基準電圧ＶＲＥＦよりも
低下すると、信号φＡが“Ｈ”に立上がり、ＮＡＮＤ回
路２６０は、インバータ回路として動作する。これによ
って、リングオシレータ２４０は、奇数段の縦列接続さ
れたインバータ回路で構成されることになり、発振動作
を行ない、その出力ノードＣからは所定の周期および幅
を有する信号が発生される。

【０１１２】この状態において、外部ピン端子ＥＰの電
圧レベルをたとえば９Ｖの高電圧レベルに設定すると、
ノード２１４の電位レベルが“Ｈ”に立上がり、インバ
ータ回路２２０の出力信号φＣが“Ｌ”に立下がる。こ
れにより、ＮＡＮＤ回路２６０の出力が“Ｈ”に固定さ
れ、リングオシレータ２４０は発振動作を停止し、その
出力ノードＣは“Ｈ”に固定される。これにより、セル
フリフレッシュモードを解除することができる。この構
成において、インバータ回路２２０から出力される信号
φＣがリフレッシュカウンタ２４２へ与えられ、リフレ
ッシュカウンタ２４２のリセットを行なうように構成さ
れてもよい。

【０１１３】実施例９ 図１５は電源電圧検出回路の第９の実施例の構成を示す
図である。図１５において、レベル検出回路４０は、電
源電圧Ｖｃｃ供給ノードとノード２３１との間に抵抗接
続されたｎチャネルＭＯＳトランジスタ２３０と、ノー
ド２３１と接地電位供給ノードとの間に抵抗接続された
ｐチャネルＭＯＳトランジスタ２３２を含む。反転回路
４９、インバータ回路５３および５４は先に図３等にお
いて示したものと同じである。トランジスタ２３０およ
び２３２のコンダクタンス（Ｗ（ゲート幅）／Ｌ（ゲー
ト長）により決定される）を適当な値に設定することに
よりノード２３１には電源電圧Ｖｃｃをトランジスタ２
３０および２３２の抵抗で分割した電圧が流れる。この
場合、ノード２３１の電位は、電源電圧Ｖｃｃの変化に
従って、トランジスタ２３０および２３２のコンダクタ
ンス比に応じて直線的に変化する。反転回路４９の入力
しきい値が電源電圧Ｖｃｃに応じて少し変化するもの
の、その変化度合はノード２３１の電位レベル変化より
もはるかに小さい。これにより電源電圧Ｖｃｃ低下時に
おいて確実にセルフリフレッシュモード指示信号φＡを
“Ｈ”に立上げるとができる。

【０１１４】［リフレッシュカウンタの構成］図１６は
リフレッシュタイマに含まれるリフレッシュカウンタ２
４２の具体的構成例を示す図である。図１６において
は、リフレッシュカウンタ２４２は、ｎ段の１ビット２
進カウンタＢＣ１〜ＢＣｎを備える。２進カウンタＢＣ
１〜ＢＣｎの構成は同じである。初段の２進カウンタＢ
Ｃ１の入力Ｄおよび／Ｄの入力へは、図１３に示すリン
グオシレータ２４０の出力信号が与えられる。このリン
グオシレータ２４０の出力を入力ＩＮおよび／ＩＮで示
す。

【０１１５】図１７（Ａ）は図１６に示す２進カウンタ
ＢＣ（ＢＣ１〜ＢＣｎを総称的に示す）の構成を示す図
である。図１７において、２進カウンタＢＣは、出力ノ
ードＴｎおよび／Ｔｎの信号電位をラッチするためのイ
ンバータ回路２５０および２５２と、前段の２進カウン
タの出力Ｔｎ−１に応答して導通するｎチャネルＭＯＳ
トランジスタ２５３および２５４と、トランジスタ２５
３および２５４を介してそれぞれ出力ノードＴｎおよび
／Ｔｎの電位を記憶するキャパシタ２５５および２５６
と、キャパシタ２５５および２５６の充電電位に応答し
て導通するｎチャネルＭＯＳトランジスタ２５７および
２５８と、前段の２進カウンタの出力／Ｔｎ−１に応答
して導通し、トランジスタ２５７および２５８の一方導
通端子をそれぞれ出力ノードＴｎおよび／Ｔｎへ接続す
るｎチャネルＭＯＳトランジスタ２５９および２６１を
含む。

【０１１６】トランジスタ２５７および２５８のそれぞ
れの一方導通端子（ソース）は接地電位に接続される。
２進カウンタＢＣはさらに、リセット信号ＲＥＳに応答
して出力出力ノードＴｎを接地電位に初期設定するｎチ
ャネルＭＯＳトランジスタ２６３を含む。次にこの図１
７に示す２進カウンタＢＣの動作をその動作波形図であ
る図１７（Ｂ）を参照して説明する。

【０１１７】まず初期設定時においてリセット信号ＲＥ
Ｓが“Ｈ”に所定期間立上げられる。これに応答して、
トランジスタ２６３が導通状態となり、出力ノードＴｎ
は“Ｌ”に設定される。この出力ノードＴｎの“Ｌ”の
電位はインバータ回路２５２を介して相補出力ノード／
Ｔｎへ伝達される。この結果初期設定時においては、出
力ノードＴｎが“Ｌ”、相補出力ノード／Ｔｎが“Ｈ”
となる。

【０１１８】リセットの後、前段の２進カウンタの出力
Ｔｎ−１が“Ｈ”に立上がり、相補出力信号／Ｔｎ−１
が“Ｌ”に立下がる。これにより、トランジスタ２５３
および２５４が導通状態となり、キャパシタ２５５およ
び２５６の電位はそれぞれ出力ノードＴｎおよび／Ｔｎ
の電位レベルに対応したものとなる。すなわち、キャパ
シタ２５５の充電電位が“Ｌ”、キャパシタ２５６の充
電電位が“Ｈ”となる。これにより、トランジスタ２５
７が遮断状態、トランジスタ２５８が導通状態となる。

【０１１９】次いで、前段の２進カウンタの出力Ｔｎ−
１が“Ｌ”に立下がると、トランジスタ２５３および２
５４が非導通状態となり、キャパシタ２５５および２５
６の充電動作が完了する。このとき同時に前段の２進カ
ウンタの出力／Ｔｎ−１が“Ｈ”に立上がり、トランジ
スタ２５９および２６１が導通状態となる。トランジス
タ２５７が非導通状態、トランジスタ２５８が導通状態
であるため、相補出力ノード／Ｔｎはトランジスタ２６
１および２５８を介して接地電位レベルへと放電され
る。一方、トランジスタ２５７は非導通状態であるた
め、出力ノードＴｎはフローティング状態である。した
がって、相補出力ノード／Ｔｎの電位低下に応じてイン
バータ２５０および２５２からなるラッチ回路のラッチ
状態が反転し、相補出力ノード／Ｔｎの放電が高速で行
なわれ、かつ出力ノードＴｎの充電が高速で行なわれ
る。これにより、出力ノードＴｎが“Ｈ”、相補出力ノ
ード／Ｔｎが“Ｌ”に変化する。

【０１２０】次いで前段の２進カウンタの出力Ｔｎ−１
が再び“Ｈ”へ立上がると、キャパシタ２５５および２
５６の充電が行なわれる。このサイクルにおいては、キ
ャパシタ２５５が“Ｈ”レベルに充電され、キャパシタ
２５６が接地電位レベルに放電される。次いで、信号Ｔ
ｎ−１が“Ｌ”に立下がり、信号／Ｔｎ−１が“Ｈ”に
立上がると、トランジスタ２５３および２５４は非導通
状態、トランジスタ２５９および２６１は導通状態とな
り、キャパシタ２５５および２５６の充電電位に応じて
出力ノードＴｎの電位が“Ｌ”に立下がり、相補出力ノ
ード／Ｔｎが“Ｈ”に立上がる。

【０１２１】すなわちこの図１７（Ａ）に示す２進カウ
ンタ回路ＢＣは、前段の２進カウンタ回路の出力Ｔｎ−
１の立下がりごとにこの出力状態を反転させる。

【０１２２】図１８は、図１６に示す１ビット２進カウ
ンタ回路を３段接続した場合の動作を示す信号波形図で
ある。リングオシレータの出力信号ＩＮが与えられる
と、このリングオシレータの出力信号ＩＮの立下がりに
応答して、初段の２進カウンタＢＣ１の出力Ｑ１の状態
が変化する。すなわち、２進カウンタ回路ＢＣ１は、リ
ングオシレータの出力ＩＮを２倍の周期に分周してい
る。同様に、２段目の２進カウンタ回路ＢＣ２の出力Ｑ
２は、初段の２進カウンタ回路ＢＣ１の出力Ｑ１の立下
がりに応答してその状態を変化させる。同様に、３段目
の２進カウンタ回路ＢＣ３の出力Ｑ３は２段目の２進カ
ウンタ回路ＢＣ２の出力Ｑ２の立下がりに応答してその
状態が変化する。リングオシレータの出力ＩＮを８個カ
ウントしたとき、その８個目の信号ＩＮの立下がりに応
答して、２進カウンタ回路Ｑ１〜Ｑ３の出力がすべて
“Ｌ”にリセットされる。このリフレッシュカウンタの
最終段の出力Ｑｎの立下がりに応答して、図１３に示す
リフレッシュ要求信号発生回路２５４からリフレッシュ
要求信号φｓｒｆが発生される。

【０１２３】［リフレッシュ要求信号発生回路］図１９
は図１３に示すリフレッシュ要求信号発生回路の具体的
構成および動作を示す図である。図１９（Ａ）におい
て、リフレッシュ要求信号発生回路２４４は、リフレッ
シュカウンタ２４２の出力Ｑｎを所定時間遅延させるた
めの縦続接続されたインバータ回路２７０および２７２
と、信号Ｑｎをその偽入力に受け、インバータ回路２７
２の出力をその真入力に受けるゲート回路２７４を含
む。ゲート回路２７４は、信号Ｑｎが“Ｌ”にあり、か
つノードＰｎの電位が“Ｈ”のときに、“Ｈ”の信号を
出力する。ゲート回路２７４から、リフレッシュ要求信
号φｓｒｆが発生される。次に動作についてその動作波
形図である図１９（Ｂ）を参照して説明する。

【０１２４】信号Ｑｎが“Ｌ”にある間、インバータ回
路２７２の出力も“Ｌ”である。信号Ｑｎが“Ｈ”に立
上がると、所定時間経過後にノードＰｎの電位は“Ｈ”
に立上がる。この状態においては、ゲート回路２７４の
出力は依然“Ｌ”である。信号Ｑｎが“Ｌ”に立下がる
と、このときまだノードＰｎの電位は“Ｈ”にあるた
め、ゲート回路２７４の出力φｓｒｆは“Ｈ”に立上が
る。これにより、リフレッシュ要求が発生される。要求
信号φｓｒｆの幅はインバータ回路２７０および２７２
が与える遅延時間により決定される。

【０１２５】この図１９（Ａ）に示す構成に代えて、リ
フレッシュカウンタ２４２に含まれる２進カウンタの出
力Ｑ１〜Ｑｎの出力すべてを受けるＡＮＤ回路を設け、
このＡＮＤ回路出力をリフレッシュ要求信号φｓｒｆと
して利用する構成が用いられてもよい。この場合、リフ
レッシュ要求信号φｓｒｆが“Ｈ”となる期間は、リン
グオシレータが発生するクロック信号ＩＮの１クロック
サイクルとなる（図１８参照）。

【０１２６】図２０は、図１７に示す２進カウンタ回路
のリセット信号ＲＥＳを発生する回路を示す図である。
このリセット回路は、図１に示すリセット回路３６に対
応する。図２０において、リセット回路３６は、リフレ
ッシュ指示信号φＡを所定時間遅延させる遅延回路２８
０と、遅延回路２８０の出力と信号φＡを受けるゲート
回路２８２と、ゲート回路２８２の出力とパワーオンリ
セット信号ＰＯＲを受けるＯＲ回路２８４を含む。ＯＲ
回路２８４からリセット信号ＲＥＳが発生され、リフレ
ッシュカウンタのリセットが実行される。

【０１２７】図２１は、パワーオンリセット信号ＰＯＲ
を発生するための回路構成および動作を示す図である。
図２１（Ａ）において、パワーオンリセット信号発生回
路は、電源電圧供給ノードとノード２９１との間に接続
される抵抗２９０と、ノード２９１と接地電位ノードと
の間に接続されるキャパシタ２９２と、ノード２９１の
電位を受けるインバータ回路２９４を含む。この図２１
（Ａ）に示すパワーオンリセット信号発生回路の動作に
ついてその動作波形図である図２１（Ｂ）を参照して説
明する。

【０１２８】電源電圧Ｖｃｃの投入時において、電源電
圧Ｖｃｃは比較的高速でその所定のレベルまで立上が
る。一方、ノード２９１は、抵抗２９０およびキャパシ
タ２９２による時定数ＲＣにより徐々に立上がる。した
がって、この状態において、電源投入後ノード２９１の
電位が所定電位レベルＶＲに到達するまでは、インバー
タ回路２９４の出力が“Ｈ”となる。この電位レベルが
所定の電圧レベルＶＲに到達すると、インバータ回路２
９４の出力が“Ｌ”に立下がる。すなわちパワーオンリ
セット信号ＰＯＲは電源投入時において所定期間立上が
る信号である。電源投入時の初期設定時において各回路
をリセットするために利用される。次に、図２０に示す
リセット回路の動作をその動作波形図である図２２を参
照して説明する。

【０１２９】電源投入時において、パワーオンリセット
信号ＰＯＲが所定期間“Ｈ”に立上がる。これにより、
ＯＲ回路２８４からのリセット信号ＲＥＳが“Ｈ”に立
上がる。この後、パワーオンリセット信号ＰＯＲは
“Ｌ”に固定される。電源電圧Ｖｃｃが所定の電圧レベ
ル以下に低下すると、リフレッシュ指示信号φＡが
“Ｈ”に立上がる。この期間は、リングオシレータが動
作をしており、所定の時間間隔でリフレッシュ要求信号
φｓｒｆが発生される。

【０１３０】ゲート回路２８２は、その一方入力に与え
られる信号φＡが“Ｌ”であり、かつ遅延回路２８０の
出力が“Ｈ”となる期間“Ｈ”となる信号を発生する。
すなわち、電源電圧Ｖｃｃが所定の電位レベル以上に復
帰して、信号φＡが“Ｌ”が立下がり、リングオシレー
タが発振動作を停止したとき、ゲート回路２８２の出力
ノードＮＡの電位レベルが所定期間“Ｈ”に立上がり、
応じてリセット信号ＲＥＳが“Ｈ”に立上がる。すなわ
ち、セルフリフレッシュモードを停止させたとき、リフ
レッシュカウンタのカウント値のリセットが実行され
る。

【０１３１】実施例９ 図２３は、電源電圧検出部の第９の実施例の構成を示す
図である。図２３に示す構成においては、電源電圧検出
回路３０とリングオシレータ２４０との間にセルフリフ
レッシュ指示信号の立下がりを所定時間置換させる期間
拡張回路３００が設けられる。リングオシレータ２４０
およびリフレッシュカウンタ２４２は図１３に示す構成
と同じである。リングオシレータ２４０は期間拡張回路
３００からの出力信号ＥＡが“Ｈ”の活性状態の期間発
振動作を実行する。すなわち、図２３に示す構成におい
ては、電源電圧検出回路３０のセルフリフレッシュモー
ド指示信号φＡが“Ｌ”に立下がっても、依然セルフリ
フレッシュモードが持続される。すなわち、電源電圧Ｖ
ｃｃが所定の基準電圧ＶＲＥＦ以上に復帰した後にも引
続き所定回数セルフリフレッシュを実行する。これによ
り、電源電圧Ｖｃｃが確実に安定状態となった後に外部
アクセスを可能とすることができ、正確なデータの書込
および読出を行なうことができる。

【０１３２】図２４は、図２３に示す期間拡張回路の具
体的構成例を示す図である。図２４において、期間拡張
回路３００は、信号φＡおよびＥＡを受けるゲート回路
３０１と、ゲート回路３０１の出力とリングオシレータ
２４０の出力とを受けるＮＡＮＤ回路３０２と、ＮＡＮ
Ｄ回路３０２の出力Ｄをカウントするタイマ回路３０４
と、タイマ回路３０４の出力Ｒおよびパワーオンリセッ
ト信号ＰＯＲをリセット入力に受け、信号φＡをセット
入力に受けるセット／リセットフリップフロップ３０６
を含む。ゲート回路３０１は、信号φＡが“Ｌ”にあり
かつ信号ＥＡが“Ｈ”にある間“Ｈ”の信号を出力す
る。タイマ回路３０４は、ＮＡＮＤゲート３０２を介し
て与えられるリングオシレータ２４０の発生するクロッ
ク信号をカウントし、そのカウント値が所定値に到達し
たときにカウントアップ信号Ｒを発生する。

【０１３３】セット／リセットフリップフロップ３０６
は、信号φＡおよびＥＡを受けるＮＯＲ回路３０７と、
ＮＯＲ回路３０７の出力とパワーオンリセット信号ＰＯ
Ｒとタイマ回路３０９の出力Ｒを受けるＮＯＲ回路３０
８を含む。ＮＯＲ回路３０８から信号ＥＡが発生され
る。次に図２４に示す期間拡張回路３００の動作をその
動作波形図である図２４（Ｂ）を参照して説明する。

【０１３４】電源電圧Ｖｃｃが所定の基準電圧ＶＲＥＦ
よりも高い状態においては、信号φＡは“Ｌ”レベルに
ある。セット／リセットフリップフロップ３０６は、電
源投入時において発生されるパワーオンリセット信号Ｐ
ＯＲに応答してリセット状態とされている。すなわち信
号ＥＡは“Ｌ”に初期設定される。したがって、この状
態においてはリングオシレータ２４０は発振動作を行な
っていない。ゲート回路３０１の出力は、“Ｌ”にあ
り、ＮＡＮＤ回路３０２の出力Ｄは“Ｈ”固定である。

【０１３５】電源電圧Ｖｃｃが基準電圧ＶＲＥＦよりも
低下すると、信号φＡが“Ｈ”に立上がる。これにより
セット／リセットフリップフロップ３０６がセット状態
とされ、信号ＥＡが“Ｈ”に立上がる。すなわち、ＮＯ
Ｒ回路３０７の出力が“Ｌ”となり、ＮＯＲ回路３０８
の出力が“Ｈ”となる。これに応答して、リングオシレ
ータ２４０が活性状態とされ、発振動作を行ない、所定
の周期およびパルス幅を有するクロック信号を出力す
る。リフレッシュカウンタ２４２はこのリングオシレー
タ２４０からのクロック信号をカウントし、所定のカウ
ント値に到達するごとにカウントアップ信号Ｑｎを発生
する。

【０１３６】ゲート回路３０１は、信号φＡが“Ｈ”で
あり、“Ｌ”の信号を出力する。したがって、ＮＡＮＤ
回路３０２の出力Ｄは依然“Ｈ”固定状態であり、タイ
マ回路３０４はカウント動作を行なってはない。

【０１３７】電源電圧Ｖｃｃが所定の基準電圧ＶＲＥＦ
以上の値に復帰すると、信号φＡが“Ｌ”に立下がる。
信号ＲおよびＰＯＲはまだ“Ｌ”であるため、セット／
リセットフリップフロップ３０６の出力ＥＡは変化せ
ず、“Ｈ”の状態を維持する。一方、ゲート回路３０１
は、信号φＡが“Ｌ”、および信号ＥＡが“Ｈ”となる
ため、“Ｈ”の信号を出力する。これにより、ＮＡＮＤ
回路３０２がインバータとして機能し、リングオシレー
タ２４０から与えられるクロック信号を反転して通過さ
せる。

【０１３８】タイマ回路３０４は、このＮＡＮＤ回路３
０２から与えられる信号をカウントし、所定のカウント
値に到達したときにリセット信号Ｒを発生する。タイマ
回路３０４からのリセット信号Ｒが“Ｈ”に立上がる
と、ＮＯＲ回路３０８の出力、すなわち信号ＥＡが
“Ｌ”に立下がり、リングオシレータ２４０は発振動作
を停止する。これと並行して、ゲート回路３０１の出力
が“Ｌ”に立下がり、ＮＡＮＤ回路３０２の出力が
“Ｈ”固定となり、タイマ回路３０４のカウント動作が
禁止される。

【０１３９】上述のように、電源電圧Ｖｃｃが基準電圧
ＶＲＥＦよりも高い状態に復帰した後所定回数セルフリ
フレッシュを行なうことにより、電源電圧Ｖｃｃが安定
状態となった後に半導体記憶装置へのアクセスを可能と
することができ、正確なメモリ動作が保証される。図２
５は図２４（Ａ）に示すタイマ回路の具体的構成を示す
図である。図２５において、タイマ回路３０４は、図１
７（Ａ）に示す構成と同様の構成を備える１ビット２進
カウンタ回路ＢＣ１〜ＢＣｎと、カウンタ回路ＢＣ１〜
ＢＣｎの出力Ｑ１〜Ｑｎを受けるＮＡＮＤ回路３５０
と、ＮＡＮＤ回路３５０の出力を受けるインバータ回路
３５２と、カウンタ回路ＢＣ１〜ＢＣｎの相補出力／Ｑ
１〜／Ｑｎを受けるＮＯＲ回路３５４と、インバータ回
路３５２の出力とＮＯＲ回路３５４の出力を受けるＡＮ
Ｄ回路３５６を含む。ＡＮＤ回路３５０からリセット信
号Ｒが発生される。

【０１４０】タイマ回路３０４はさらに、リセット信号
Ｒを反転するインバータ回路３５８と、リセット信号Ｒ
と図２４に示すＮＡＮＤ回路３０２の出力Ｄを受けるＮ
ＯＲ回路３６０と、インバータ３６３を介した信号Ｄを
受けるＮＡＮＤ回路３６２を含む。次に、図２５に示す
タイマ回路３０４の動作をその動作波形図である図２６
を参照して説明する。図２６において、カウンタ回路が
３個設けられている場合の動作が一例として示される。

【０１４１】リセット信号Ｒが“Ｌ”の場合、ＮＯＲ回
路３６０およびＮＡＮＤ回路３６２はともにインバータ
回路として機能する。図２４に示すＮＡＮＤ回路３０２
の出力Ｄが発振すると、回路３６０および３６２の出力
もそれぞれ変化する。回路３６０および３６２の出力Ｉ
ＮＡおよび／ＩＮＡはリングオシレータ２４０が出力す
るクロック信号と同相である（発振動作時においては図
２４に示すＮＡＮＤ回路３０２がインバータとして機能
しており、また回路３６０および３６２もインバータと
して機能するためである）。カウンタ回路ＢＣ（ＢＣ１
〜ＢＣｎを総称的に示す）はその入力に与えられる信号
Ｑの立下がりに応答して出力状態を変化させる。このカ
ウンタ回路ＢＣのカウント動作は先に図１７を参照して
説明したものと同じである。カウンタ回路ＢＣのカウン
ト値が所定値に到達すると、カウンタ回路ＢＣ１〜ＢＣ
ｎの出力Ｑ１〜Ｑｎ（図２６におけるＱ１〜Ｑ３）がす
べて“Ｈ”となり、相補出力／Ｑ１〜／Ｑｎがすべて
“Ｌ”となる。これにより、インバータ回路３５２の出
力が“Ｈ”となり、ＮＯＲ回路３５４の出力も“Ｈ”と
なり、ＡＮＤ回路３５６からのリセット信号Ｒが“Ｈ”
に立上がる。

【０１４２】リセット信号Ｒが“Ｈ”に立上がると、Ｎ
ＯＲ回路３６０の出力が“Ｌ”に固定され、ＮＡＮＤ回
路３６２の出力が“Ｌ”に固定される。これによりカウ
ンタ回路ＢＣのカウント動作が禁止される。カウンタ回
路ＢＣ１〜ＢＣｎは後に説明するリセット回路により所
定時間経過後にリセットされ、リセット信号Ｒも“Ｌ”
に立下がる。

【０１４３】図２７は、タイマ回路をリセットするため
の構成を示す図である。図２７において、リセット回路
は、リセット信号Ｒを所定時間遅延させる遅延回路３７
０を含む。遅延回路３７０の出力は図２５に示すカウン
タ回路ＢＣ（ＢＣ１〜ＢＣｎ）のリセット入力（図１７
のトランジスタ２６３参照）へ与えられる。これにより
所定時間経過後にカウンタ回路ＢＣ（ＢＣ１〜ＢＣｎ）
がリセットされ、応じてリセット信号Ｒも“Ｌ”に立下
がる。

【０１４４】リセット回路の第２の実施例 図２８はリフレッシュタイマをリセットするための第２
の実施例の構成を示す図である。図２８において、リセ
ット回路は、ロウアドレスストローブ信号／ＲＡＳの立
上がりに応答してワンショットのパルス信号を発生する
ワンショットパルス発生回路４０２と、電源電圧検出回
路３０からの信号φＡの立上がりに応答してワンショッ
トのパルスを発生するワンショットパルス発生回路４０
４と、ワンショットパルス発生回路４０４の出力をセッ
ト入力Ｓに受けかつワンショットパルス発生回路４０２
の出力リセット入力Ｒに受けるセット／リセットフリッ
プフロップ３０６を含む。

【０１４５】フリップフロップ３０６は図２４に示すフ
リップフロップと同じ構成を備える。ワンショットパル
ス発生回路４０２および４０４は同様の構成を備え、信
号を所定時間遅延させる遅延回路（インバータで構成さ
れる）とこの遅延回路の出力を偽入力に受けるゲート回
路とを含む。ゲート回路は偽入力に与えられる信号が
“Ｌ”にあり、その真入力に与えられる信号が“Ｈ”の
とき“Ｈ”の信号を発生する。フリップフロップ３０６
の出力ＥＡは外部ピン端子ＥＰを介して外部装置に出力
される。フリップフロップ３０６の出力ＥＡはまたリン
グオシレータ２４０（図２４参照）へ与えられる。次に
この図２８に示すリセット回路の動作についてその動作
波形図である図２９を参照して説明する。

【０１４６】電源電圧Ｖｃｃが所定の電源電圧レベル以
下に低下したとき、信号φＡが“Ｈ”に立上がる。これ
に応答してワンショットパルス発生回路４０４からワン
ショットパルスのパルス信号が発生され、フリップフロ
ップ３０６はセット状態とされる。すなわち信号ＥＡが
“Ｈ”に立上がり、セルフリフレッシュサイクルが実行
される。

【０１４７】電源電圧が所定の電圧レベル以上に復帰し
た場合、信号φＡが“Ｌ”に立下がる。この状態におい
て、フリップフロップ３０６はまだセット状態を維持し
ており、信号ＥＡは“Ｈ”を維持する。次いで、信号／
ＲＡＳを“Ｌ”から“Ｈ”に立上げる。信号／ＲＡＳの
立上がりに応答してワンショットパルス発生回路４０２
からワンショットパルスのパルス信号が発生され、フリ
ップフロップ３０６がリセットされ、信号ＥＡが“Ｌ”
に立下がり、リングオシレータ２４０がその発振動作を
停止する。ワンショットパルス発生回路４０２の出力Ｒ
ＥＳＥＴはまた図２５に示すカウンタ回路ＢＣのリセッ
ト入力へ与えられ、そのカウント値のリセットが実行さ
れる。これにより、セルフリフレッシュモードが解除さ
れる。このワンショットパルス発生回路４０２の出力Ｒ
ＥＳＥＴはまた図２４に示すリフレッシュカウンタ２４
２のカウント値をリセットするために利用されてもよ
い。

【０１４８】この図２８に示すリセット回路の構成によ
れば、外部からセルフリフレッシュを解除することが可
能となる。特に、通常サイクルおいて電源電圧が低下し
た後、外部ピン端子ＥＰに与えられる信号φＡが“Ｌ”
に立下がり、電源電圧が所定値以上に復帰した場合に
は、外部から与えられる制御信号／ＲＡＳを用いてセル
フリフレッシュモードの解除を行なうことができる。ス
タンバイ状態時において、信号／ＲＡＳが“Ｈ”のと
き、電源電圧Ｖｃｃが所定電圧レベル以下に低下した場
合には、信号／ＲＡＳを“Ｈ”に固定しておけば、内部
で自動的にセルフリフレッシュが実行されるとともに、
電源電圧が所定電圧に回復した後も定期的にセルフリフ
レッシュが実行される。

【０１４９】スタンバイ時において、新たにメモリサイ
クルを開始する場合には、信号／ＲＡＳを一旦“Ｌ”に
立下げる必要がある。このとき、内部において信号ＥＡ
と信号／ＲＡＳを受けるＯＲ回路を設けておき、このＯ
Ｒ回路出力を図１に示すＲＡＳ系制御回路１４へ与える
構成とすれば、内部で誤動作することなくセルフリフレ
ッシュを解除し、次いで新たなメモリサイクルへ確実に
誤動作を伴うことなく入ることができる。この場合ＯＲ
回路はワンショットパルス発生回路４０２と並列に設け
られる。

【０１５０】

【発明の効果】以上のように、この発明によれば、電源
電圧が基準電圧レベル以下となったとき自動的にセルフ
リフレッシュモードに入ることが可能となるため、メモ
リセルのデータ保持を正確に行なうことができ、誤動作
が生じることのない信頼性の高い半導体記憶装置を得る
ことができる。また、セルフリフレッシュモードに入る
ためにはＣＢＲ条件などの複雑な外部信号のタイミング
条件が必要とされないため、容易にかつ低消費電力でセ
ルフリフレッシュを実行することができる。

【０１５１】

【０１５２】

【０１５３】

【０１５４】

【０１５５】請求項１に係る発明に従えば、電源電圧が
所定電圧レベルに復帰しても、さらに所定の期間発振器
からの発振信号に基づいてセルフリフレッシュを行うよ
うに構成したため、電源電圧が安定状態となった後にメ
モリへのアクセスが可能となり、正確なメモリ動作が保
証される。また、発振器の発信信号を、リフレッシュ実
行およびリフレッシュ指示信号の活性化維持のために用
いており、発振器を有効に利用しており、回路占有面積
を低減することができる。

【図面の簡単な説明】

【図１】この発明の一実施例であるダイナミック型半導
体記憶装置の全体の構成を示す図である。

【図２】この発明に従うダイナミック型半導体記憶装置
の動作を概略的に示す図である。

【図３】図１に示す電源電圧検出回路の具体的構成およ
び動作を示す図である。

【図４】図１に示す電源電圧検出回路の第２の実施例の
構成を示す図である。

【図５】図１に示す電源電圧検出回路の第３の実施例の
構成を示す図である。

【図６】図１に示す電源電圧検出回路の第４の実施例の
構成を示す図である。

【図７】図６に示す電源電圧検出回路の動作を示す信号
波形図である。

【図８】電源電圧検出回路に用いられる基準電圧を発生
するための回路構成を示す図である。

【図９】この発明に従うダイナミック型半導体記憶装置
における要部の構成を示す図である。

【図１０】図９に示す回路の動作を示す信号波形図であ
る。

【図１１】図１に示す電源電圧検出回路の第５の実施例
の構成およびその動作を示す図である。

【図１２】電源電圧検出回路の第６の実施例の構成を示
す図である。

【図１３】この発明の第７の実施例であるセルフリフレ
ッシュモード指示信号発生系の構成を示す図である。

【図１４】図１３に示す回路の動作を示す信号波形図で
ある。

【図１５】図１に示す電源電圧検出回路の第８の実施例
の構成を示す図である。

【図１６】図１３に示すリフレッシュカウンタの構成を
概略的に示す図である。

【図１７】図１６に示す２進カウンタの構成および動作
を示す図である。

【図１８】図１６に示すリフレッシュカウンタの動作を
示す信号波形図である。

【図１９】図１３に示すリフレッシュ要求信号発生回路
の構成およびその動作を示す図である。

【図２０】図１に示すリセット回路の具体的構成を示す
図である。

【図２１】図２０に示すパワーオンリセット信号発生回
路の構成および動作を示す図である。

【図２２】図２０に示すリセット回路の動作を示す信号
波形図である。

【図２３】この発明のさらに他の実施例であるダイナミ
ック型半導体記憶装置の要部の構成を示す図である。

【図２４】図２３に示す期間拡張回路の具体的構成例お
よびその動作を示す図である。

【図２５】図２４に示すタイマ回路の具体的構成例を示
す図である。

【図２６】図２５に示すタイマ回路の動作を示す信号波
形図である。

【図２７】図２５に示すタイマ回路のリセット信号を発
生するための回路構成を示す図である。

【図２８】図２５に示すカウンタ回路のリセット信号を
発生するための他の構成例を示す図である。

【図２９】図２８に示すリセット回路の動作を示す信号
波形図である。

【図３０】従来のセルフリフレッシュモード時の動作を
示す信号波形図である。

【図３１】従来のデータ処理システムにおける問題点を
説明するための図である。

【符号の説明】

１ メモリセルアレイ ２ アドレスバッファ ４ ローデコーダ ６ ワードドライバ ８ コラムデコーダ １０ センスアンプ＋ＩＯゲートブロック １４ ＲＡＳ系制御回路 １６ ＣＡＳ系制御回路 ３０ 電源電圧検出回路 ３２ リフレッシュタイマ ３４ リフレッシュ制御回路 ３６ リセット回路 ３８ アドレスカウンタ ３９ マルチプレクス回路 ４０ レベル検出回路 ５０ セルフリフレッシュモード指示信号発生回路 ７０ 基準電圧発生回路 ８０ セルフリフレッシュモード指示信号発生回路 ９０ レベル検出回路 １００ 基準電圧発生回路 １１０ 比較回路 １６０ 基準電圧発生回路 １７０ 昇圧回路 ＥＰ 外部ピン端子 ２４０ リングオシレータ ２４２ リフレッシュカウンタ ２４４ リフレッシュ要求信号発生回路 ３００ 期間拡張回路 ３０４ タイマ回路 ３０６ セット／リセットフリップフロップ ３７０ 遅延回路 ４０２ ワンショットパルス発生回路 ４０４ ワンショットパルス発生回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−54793（ＪＰ，Ａ) 特開 平４−259986（ＪＰ，Ａ) 特開 平２−246088（ＪＰ，Ａ) 特開 昭58−155598（ＪＰ，Ａ) 特開 平６−119780（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/403

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 電源電圧のレベルを検出する電圧レベル
   検出手段と、 前記電圧レベル検出手段による所定電圧レベル以下検出
   に応答して、セルフリフレッシュモード指示信号を発生
   するセルフリフレッシュ指示手段と、 前記セルフリフレッシュ指示手段からのセルフリフレッ
   シュモード指示信号に応答して、発振器の発振信号に基
   づいて計時動作を行って、リフレッシュ動作を行なうタ
   イミングを与えるためのタイマ手段と、 前記電圧レベル検出手段による前記電源電圧が前記所定
   電圧レベル以上の電圧に復帰したことの検出に応答し
   て、前記セルフリフレッシュ指示信号をさらに所定時間
   活性状態に前記発振信号に基づいて維持する手段を備え
   る、ダイナミック型半導体記憶装置。