JP2928263B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、擬似スタティック型RAM（ランダムアクセスメモ
リ）等に利用して特に有効な技術に関するものである。

〔従来の技術〕

高集積化が可能なダイナミック型RAMを基本構成と
し、かつ通常のスタティック型RAMと互換性のあるイン
タフェースを持つように設計された擬似スタティック型
RAMがある。擬似スタティック型RAMは、通常の書き込み
及び読み出しモードに加えて、外部制御によってリフレ
ッシュ動作を単発的に実行するアドレスリフレッシュ及
びオートリフレッシュモードと、例えばバッテリバック
アップ時においてリフレッシュ動作を自律的にかつ周期
的に実行するセルフリフレッシュモードとを有する。擬
似スタティック型RAMは、上記オートリフレッシュ及び
セルフリフレッシュモードにおいてリフレッシュ動作を
実行すべきワード線を順次指定するためのリフレッシュ
カウンタと、上記セルフリフレッシュモードにおいてリ
フレッシュ動作を周期的に起動するためのリフレッシュ
タイマー回路とを内蔵する。

オートリフレッシュ及びセルフリフレッシュモードを
有する擬似スタティック型RAMについては、例えば、198
7年３月、（株）日立製作所発行の『日立ICメモリデー
タブック』第229頁〜第234頁に記載されている。

〔発明が解決しようとする課題〕

上記に記載される擬似スタティック型RAM等におい
て、セルフリフレッシュモードにおけるメモリアレイの
平均消費電流は、リフレッシュ周期の逆数すなわち単位
時間あたりのリフレッシュ回数にほぼ比例して大きくな
る。そして、上記セルフリフレッシュモードにおけるリ
フレッシュ周期は、メモリセル自身の情報保持能力と、
リフレッシュ周期を設定するリフレッシュタイマー回路
の安定性とにより左右され、これによってバッテリバッ
クアップ時等における擬似スタティック型RAM等の低消
費電力化が制限される。

このため、本願発明者等は、この発明に先立って、上
記リフレッシュタイマー回路を、電源電圧依存性の少な
い発振回路と、この発振回路から出力されるパルス信号
を計数して所定のリフレッシュ起動信号を形成するリフ
レッシュタイマーカウンタ回路とにより構成し、さら
に、このリフレッシュタイマーカウンタ回路の計数初期
値を、対応するヒューズ手段を選択的に切断することに
より任意に設定できるようにすることで、擬似スタティ
ック型RAMのリフレッシュ周期を安定化させまた出来る
だけメモリセル自身の情報保持能力に接近させることを
考えた。

ところが、上記発振回路は、その動作電流が制限され
る上に、比較的長い周期でチャージ又はディスチャージ
されるキャパシタと、比較的大きな抵抗値を必要とし半
導体基板面の比較的長い距離にわたって形成されるポリ
シリコン（多結晶シリコン）抵抗とを含む。このため、
例えば、上記キャパシタのディスチャージ期間中におい
て回路の電源電圧等にバンプが生じた場合、ディスチャ
ージ電流が変化し、あるいは上記ポリシリコン抵抗と半
導体基板との間に寄生する基板容量の値が大きくなって
電源バンプを急速に吸収できなくなることから、発振回
路の発振周波数が変動してしまう。その結果、発振回路
の周波数を、メモリセルの情報保持能力に対して余裕を
もって設定する必要が生じる。

一方、上記擬似スタティック型RAMに設けられる発振
回路ならびにリフレッシュタイマーカウンタ回路は、せ
っかくその周期を選択的に切り換えうる機能を有しなが
ら、その発振特性や変動特性を試験確認するすべを持た
ない。このため、これらの特性に関する実績データが揃
いまたそのバラツキが充分収束するまでの間は、試行錯
誤的にリフレッシュ周期の設定を行わせざるをえない。
このことは、同様にメモリセルの情報保持能力に対する
余裕を必要とし、擬似スタティック型RAMの低消費電力
化を制限するとともに、その試験工数を増大させる一因
となる。

この発明の主たる目的は、電源バンプ対策を施した発
振回路を提供し、リフレッシュタイマー回路等の動作を
安定化することにある。

この発明の他の主たる目的は、リフレッシュタイマー
回路やこれを含む半導体記憶装置の特性を的確かつ効率
的に試験確認しうるテスト方式を提供することにある。

この発明の他の主たる目的は、動作の高速化を図った
出力バッファ及び動作の安定化を図った電圧発生回路な
らびに簡素化を図ったヒューズ回路を提供し、擬似スタ
ティック型RAM等に適したレイアウト方式を提供するこ
とにある。

この発明のさらなる目的は、セルフリフレッシュモー
ドを有し、上記各回路を備える擬似スタティック型RAM
の低消費電力化と動作の安定化を図りつつその高速化を
推進することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
擬似スタティック型RAMのリフレッシュタイマー回路等
に含まれる発振回路のキャパシタのディスチャージ電流
を設定するためのMOSFETの基準電位を、ディスチャージ
期間においてフローティングとされる他のキャパシタに
よって供給する。また、上記発振回路の抵抗を構成する
多結晶シリコン層のほぼ二分の一にあたる部分の下層
に、回路の電源電圧に供給されるウェル領域を形成し、
また残り二分の一にあたる部分の下層に、回路の接地電
位に結合されるウェル領域を形成する。そして、擬似ス
タティック型RAM等に、リフレッシュタイマー回路のリ
フレッシュタイマーカウンタ回路の計数初期値を例えば
アドレス入力端子を介して任意に設定できるテストモー
ドや、そのリフレッシュ周期を所定の外部端子から供給
される試験制御信号によって任意に設定できるテストモ
ード等を用意する。

〔作用〕

上記した手段によれば、リフレッシュタイマー回路等
の発振回路のキャパシタのディスチャージ電流を安定化
し、またその多結晶シリコン抵抗と回路の電源電圧及び
接地電位間にほぼ同一の寄生容量が結合されるために電
源変動を相殺できることから、電源バンプ等による発振
回路の発振周波数の変動を抑制することができる。そし
て、これらの発振回路及びリフレッシュタイマーカウン
タ回路の動作特性ならびにメモリセルの情報保持特性の
アドレス依存性等を効率的に試験確認できることから、
擬似スタティック型RAMのリフレッシュ周期を的確に、
かつメモリセルの情報保持能力により接近した値で設定
することができる。その結果、擬似スタティック型RAM
の動作を安定化しつつその低消費電力化を推進できる。

3.1.基本的構成又は方式ならびにその特徴 3.1.1.ブロック構成 第１図には、この発明が適用された擬似スタティック
型RAMの選択回路及びタイミング発生回路ならびに電圧
発生回路の一実施例のブロック図が示されている。ま
た、第２図ならびに第３図には、上記擬似スタティック
型RAMのメモリアレイと直接周辺回路ならびにデータ入
出力回路の一実施例のブロック図がそれぞれ示されてい
る。なお、第１図ないし第３図の各ブロックを構成する
回路素子は、特に制限されないが、Ｐ型単結晶シリコン
からなる１個の半導体基板上において形成される。ま
た、第１図ないし第３図ならびに以下の回路図等におい
て、入力又は出力信号等に関する信号線は、半導体基板
面に形成されるボンディングパッドを起点として示され
る。各ブロックの具体的な回路構成とその動作ならびに
特徴については、後で詳細に説明する。

この実施例の擬似スタティック型RAMは、ダイナミッ
ク型RAMを基本構成とし、そのメモリアレイがいわゆる
１素子型のダイナミック型メモリセルにより構成される
ことで、回路の高集積化と低消費電力化が図られる。ま
た、Ｘアドレス信号X0〜X10及びＹアドレス信号Y11〜Y1
8が、それぞれ別個のアドレス入力端子A0〜A10及びA11
〜A18を介して入力され、さらに制御信号として、チッ
プイネーブル信号▲▼，ライトイネーブル信号▲
▼及び出力イネーブル信号▲▼が設けられること
で、通常のスタティック型RAMと互換性のある入出力イ
ンタフェースを持つものとされる。さらに、擬似スタテ
ィック型RAMは、リフレッシュアドレスを外部から指定
しながら単発的なリフレッシュ動作を行うアドレスリフ
レッシュモード（ここで、リフレッシュ動作や試験動作
等の方式種別をモードと称し、例えばアドレスリフレッ
シュモードのように示す。また、各モード等による実際
のメモリアクセスを動作サイクルと称し、例えばアドレ
スリフレッシュサイクルのように称する。以下同様）
と、リフレッシュアドレスを内蔵するリフレッシュカウ
ンタRFCにより指定しながら単発的にリフレッシュ動作
を行うオートリフレッシュモードとを有し、また、上記
リフレッシュカウンタRFCと内蔵するリフレッシュタイ
マー回路TMR及びリフレッシュタイマーカウンタ回路SRC
を用いることで、すべてのワード線に関するリフレッシ
ュ動作を自律的にかつ所定の周期で断続的に実行するセ
ルフリフレッシュモードとを有する。

この実施例において、上記出力イネーブル信号▲
▼は、特に制限されないが、リフレッシュ制御信号▲
▼として兼用され、この出力イネーブル信号▲
▼とライトイネーブル信号▲▼によって擬似スタ
ティック型RAMの動作モードが選択的に設定される。

第１図において、外部から起動制御信号として供給さ
れるチップイネーブル信号▲▼，ライトイネーブル
信号▲▼及び出力イネーブル信号▲▼すなわち
リフレッシュ制御信号▲▼は、対応する入力バ
ッファCEB,WEB及びOEBを経て、タイミング発生回路TGに
供給される。このタイミング発生回路TGには、Ｘアドレ
スバッファXABから、３ビットの相補内部アドレス信号B
X0,BX1及びBX10（ここで、例えば非反転内部アドレス信
号BX0と反転内部アドレス信号▲▼をあわせて相
補内部アドレス信号BX0のように表す。以下、相補信号
について同様）が供給される。タイミング発生回路TG
は、後述するように、上記チップイネーブル信号▲
▼，ライトイネーブル信号▲▼及び出力イネーブル
信号▲▼ならびに相補内部アドレス信号BX0,BX1及
びBX10をもとに、擬似スタティック型RAMの各回路ブロ
ックの動作に必要な各種タイミング信号を形成する。

一方、外部から対応するアドレス入力端子A0〜A10を
介して供給される11ビットのＸアドレス信号X0〜X10
は、特に制限されないが、ＸアドレスバッファXABの一
方の入力端子に供給され、８ビットのＹアドレス信号Y1
1〜Y18は、ＹアドレスバッファYABに供給される。Ｘア
ドレスバッファXABの他方の入力端子には、リフレッシ
ュカウンタRFCから11ビットのリフレッシュアドレス信
号AR0〜AR10が供給される。さらに、Ｘアドレスバッフ
ァXABには、タイミング発生回路TGから反転タイミング
信号▲▼及び▲▼が供給され、Ｙアドレ
スバッファYABには、反転タイミング信号▲▼が
供給される。ここで、反転タイミング信号▲▼
は、後述するように、擬似スタティック型RAMがオート
リフレッシュ又はセルフリフレッシュモードで選択状態
とされるとき、選択的にロウレベルとされ、タイミング
信号▲▼及び▲▼は、擬似スタティック型
RAMが選択状態とされるとき、Ｘアドレス信号X0〜X10又
はリフレッシュアドレス信号AR0〜AR10あるいはＹアド
レス信号Y11〜Y18のレベルが確定される時点で、選択的
にロウレベルとされる。

ＸアドレスバッファXABは、擬似スタティック型RAMが
通常の書き込み又は読み出しモードで選択状態とされ反
転タイミング信号▲▼がハイレベルとされると
き、外部端子を介して供給されるＸアドレス信号X0〜X1
0を反転タイミング信号▲▼に従って取り込み、
これを保持する。また、擬似スタティック型RAMがリフ
レッシュモードで選択状態とされ反転タイミング信号▲
▼がロウレベルとされるとき、リフレッシュア
ドレスカウンタRFCから供給されるリフレッシュアドレ
ス信号AR0〜AR10を反転タイミング信号▲▼に従
って取り込み、ここを保持する。ＸアドレスバッファXA
Bは、さらにこれらのＸアドレス信号X0〜X10又はリフレ
ッシュアドレス信号AR0〜AR10をもとに、相補内部アド
レス信号BX0〜BX10を形成する。このうち、下位２ビッ
トの相補内部アドレス信号BX0及びBX1は、前述のよう
に、タイミング発生回路TGに供給され、３ビットの相補
内部アドレス信号BX2,BX3及びBX10は、ワード線選択駆
動信号発生回路PWDに供給される。残り６ビットの相補
内部アドレス信号BX4〜BX9は、ＸプリデコーダPXDに供
給される。相補内部アドレス信号BX2〜BX9は、さらにＸ
系冗長回路XRにも供給される。

擬似スタティック型RAMの各メモリアレイには、後述
するように、４本の冗長ワード線と、８組の冗長相補デ
ータ線が設けられる。Ｘ系冗長回路XR（XRU,XRD）は、
このうち、各冗長ワード線に割り当てられる不良アドレ
スと、メモリアクセスに際して上記Ｘアドレスバッファ
XABを介して供給される相補内部アドレス信号BX2〜BX9
とをビットごとに比較照合する。その結果、これらのア
ドレスが全ビットと一致すると、対応する反転冗長ワー
ド線選択信号▲▼〜▲▼を選択的にロウレ
ベルとする。反転冗長ワード線選択信号▲▼〜▲
▼は、ワード線選択駆動信号発生回路PWDに併設
される冗長ワード線選択駆動信号発生回路PRWDに供給さ
れる。

ワード線選択駆動信号発生回路PWDは、上記相補内部
アドレス信号BX2,BX3及びBX10とワード線駆動信号発生
回路φXGから供給されるワード線駆動信号φｘをもと
に、ワード線選択駆動信号X00UないしX11UならびにX00D
ないしX11Dを選択的に形成する。また、冗長ワード線選
択駆動信号発生回路PRWDは、上記ワード線駆動信号φｘ
及び反転冗長ワード線選択信号▲▼〜▲▼
ならびに相補内部アドレス信号BX10をもとに、対応する
冗長ワード線選択駆動信号XR0U〜XR3UあるいはXR0D〜XR
3Dを選択的に形成する。ここで、上記ワード線駆動信号
φｘは、回路の電源電圧を超える所定のブーストレベル
とされ、上記ワード線選択駆動信号X00UないしX11U（X0
0DないしX11D）ならびに冗長ワード線選択駆動信号XR0U
〜XR3U（XR0D〜XR3D）も、同様にブーストレベルとされ
る。

ＸプリデコーダPXDは、相補内部アドレス信号BX4〜BX
9を順次２ビットずつ組み合わせてデコードすること
で、対応するプリデコード信号AX450〜AX453,AX670〜AX
673ならびにAX890〜AX893をそれぞれ択一的に形成す
る。これらのプリデコード信号は、各Ｘデコーダに共通
に供給される。

同様に、ＹアドレスバッファYABは、擬似スタティッ
ク型RAMが通常の書き込み又は読み出しモードで選択状
態とされるとき、外部端子を介して供給されるＹアドレ
ス信号Y11〜Y18を反転タイミング信号▲▼に従っ
て取り込み、これを保持する。また、これらのＹアドレ
ス信号をもとに、相補内部アドレス信号AY11〜AY18形成
する。これらの相補内部アドレス信号AY11〜AY18は、Ｙ
プリデコーダPYDならびにＹ系冗長回路YRACに供給され
る。

Ｙ系冗長回路YRACは、各冗長データ線に割り当てられ
る不良アドレスと、メモリアクセスに際して上記Ｙアド
レスバッファYABを介して供給される相補内部アドレス
信号AY11〜AY18とをビットに比較照合する。その結果、
これらのアドレスが全ビットと一致すると、対応する冗
長データ線選択信号YR0〜YR7を選択的にハイレベルとす
る。冗長データ線選択信号YR0〜YR7は、Ｙプリデコーダ
PYDを介して、各Ｙデコーダに供給される。

ＹプリデコーダPYDは、相補内部アドレス信号AY11〜A
Y18を順次２ビットずつ組み合わせてデコーダすること
で、対応するプリデコーダ信号AY120〜AY123,AY340〜AY
343,AY560〜AY563ならびにAY780〜AY783をそれぞれ択一
的に形成する。これらのプリデコード信号は、対応する
信号線を介して、各Ｙデコーダに共通に供給される。こ
の実施例において、上記プリデコード信号AY560〜AY563
及びAY780〜AY783を各Ｙデコーダに伝達するための信号
線は、上記冗長データ線選択信号YR0〜YR7を伝達するた
めの信号線として共用される。このため、Ｙプリデコー
ダPYDは、Ｙ系冗長回路YRACから供給される相補内部制
御信号φyrに従って、上記プリデコード信号AY560〜AY5
63及びAY780〜AY783あるいは冗長データ線選択信号YR0
〜YR7を選択的に上記信号線に伝達する機能をあわせ持
つ。

擬似スタティック型RAMは、さらに、第１図に示され
るように、回路の電源電圧をもとに負電位の基板バック
バイアス電圧VBBを形成する基板バックバイアス電圧発
生回路VBBGと、回路の電源電圧のほぼ二分の一の電圧と
される内部電圧HVCを形成する電圧発生回路HVCとを備え
る。また、タイミング発生回路TGから供給される反転タ
イミング信号▲▼をもとに、上記ワード線駆動信
号φｘを形成するワード線駆動信号発生回路φxGを備え
る。

第２図において、この擬似スタティック型RAMは、実
質的にデータ線の延長方向に分割されてなる８個のメモ
リアレイMARY0L及びMARY0RないしMARY3L及びMARY3Rを備
える。これらのメモリアレイは、対応するセンスアンプ
SA0L及びSA0RないしSA3L及びSA3Rならびにカラムスイッ
チCS0L及びCS0RないしCS3L及びCS3Rとともに、対応する
ＹアドレスデコーダYD0〜YD3をはさんでそれぞれ対称的
に配置される。また、これらのメモリアレイと対応する
センスアンプ及びカラムスイッチならびにＹデコーダ
は、対応するＸアドレスデコーダXD0L及びXD0RないしXD
3L及びXD3Rをはさんでそれぞれ上下に分割して配置さ
れ、その配置位置に対応して（Ｕ）又は（Ｄ）の記号が
付される。以下の説明では、煩雑を避けるため、特に必
要な場合を除いて、上記（Ｕ）又は（Ｄ）の記号を省略
する。また、各メモリアレイのうちＸデコーダの上側に
配置されるものをまとめて上辺アレイと称し、下側に配
置されるものを下辺アレイと称する。

ところで、メモリアレイMARY0L〜MARY3LならびにMARY
0R〜MARY3Rは、指定されるワード線が択一的に選択状態
とされることで、選択的に動作状態とされる。この実施
例において、擬似スタティック型RAMが通常の書き込み
又は読み出しモードあるいはオートリフレッシュモード
とされる場合、上記８個のメモリアレイは、MARY0L及び
MARY2L（又はMARY0R及びMARY2R）あるいはMARY1L及びMA
RY3L（又はMARY1R及びMARY3R）の組み合わせで２個ずつ
同時に動作状態とされる。このとき、各メモリアレイで
は、上辺アレイ又は下辺アレイが、最上位ビットの相補
内部アドレス信号BX10に従って択一的に動作状態とさ
れ、さらに動作状態とされる２個のメモリアレイから４
組のデータ線がそれぞれ同時に選択され、対応するメイ
ンアンプMALL及びMALR又はMARL及びMARRあるいは書き込
み回路DILL及びDILR又はDIRL及びDIRRの対応する単位回
路に接続される。その結果、この擬似スタティック型RA
Mは、８ビットの記憶データを同時に入出力するいわゆ
る×８ビット構成のRAMとされる。

一方、擬似スタティック型RAMがセルフリフレッシュ
モードとされる場合、特に制限されないが、上記８個の
メモリアレイは、一斉に動作状態とされる。このとき、
各メモリアレイでは、上辺アレイ又は下辺アレイが、最
上位ビットの相補内部アドレス信号BX10に従って選択的
に動作状態とされ、これらのメモリアレイにおいて択一
的に選択状態とされる合計８本のワード線に関するリフ
レッシュ動作が同時に実行される。これらのリフレッシ
ュ動作は、通常のリフレッシュ周期の４倍の周期で自律
的にかつ周期的に実行され、その都度、リフレッシュア
ドレスカウンタRFCが順次更新される。その結果、セル
フリフレッシュモードにおける単位時間あたりのリフレ
ッシュ回数が実質的に四分の一となり、相応してメモリ
アレイの平均消費電流が削減される。

第３図において、この擬似スタティック型RAMは、８
ビットの入力又は出力データに対応して設けられる８個
のデータ入出力端子IO0〜IO7を備え、また、これらのデ
ータ入出力端子に対応した８個の単位回路をそれぞれ含
むデータ入力バッファDIB及びデータ出力バッファDOBを
備える。データ入出力端子IO0〜IO7は、データ入力バッ
ファDIBの対応する単位回路の入力端子に結合されると
ともに、データ出力バッファDOBの対応する単位回路の
出力端子に結合される。データ入力バッファDIBには、
タイミング発生回路TGからタイミング信号φdicが供給
され、データ出力バッファDOBには、タイミング信号φd
ocが供給される。ここで、タイミング信号φdicは、特
に制限されないが、擬似スタティック型RAMが通常の書
き込みモードで選択状態とされるとき、データ入出力端
子IO0〜IO7を介して供給される入力データのレベルが確
定される時点で、選択的にハイレベルとされる。また、
タイミング信号φdocは、擬似スタティック型RAMが通常
の読み出しモードで選択状態とされるとき、選択された
８個のメモリセルの読み出し信号のレベルが確定される
時点で、選択的にハイレベルとされる。

データ入力バッファDIBの下位４個の単位回路の出力
端子は、書き込み回路DILL及びDIRLの対応する単位回路
の入力端子にそれぞれ結合され、データ入力バッファDI
Bの上位４個の単位回路の出力端子は、書き込み回路DIL
R及びDIRRの対応する単位回路の入力端子にそれぞれ結
合される。同様に、データ出力バッファDOBの下記４個
の単位回路の入力端子は、メインアンプMALL及びMARLの
対応する単位回路の出力端子にそれぞれ結合され、デー
タ出力バッファDOBの上位４個の単位回路の入力端子
は、メインアンプMALR及びMARRの対応する単位回路の出
力端子にそれぞれ結合される。メインアンプMALL及びMA
LRには、タイミング発生回路TGからタイミング信号φma
0が供給され、メインアンプMARL及びMARRには、タイミ
ング信号φmalが供給される。

データ入力バッファDIBは、擬似スタティック型RAMが
書き込み系の動作サイクルで選択状態とされるとき、デ
ータ入出力端子IO0〜IO7を介して供給される入力データ
を、上記タイミング信号φdicに従って取り込み、これ
を書き込み回路DILLないしDIRRの対応する単位回路を介
して、同時に選択状態とされる８個のメモリセルに書き
込む。また、データ出力バッファDOBは、擬似スタティ
ック型RAMが読み出し系の動作サイクルで選択状態とさ
れるとき、メインアンプMALLないしMARRによって増幅さ
れる８ビットの読み出し信号を、上記タイミング信号φ
docに従って取り込み、対応するデータ入出力端子IO0〜
IO7を介して外部に送出する。タイミング信号φdocがロ
ウレベルとされるとき、データ出力バッファDOBの出力
はハイインピーダンス状態とされる。

3.1.2.動作サイクル 第１表には、この発明が適用された擬似スタティック
型RAMの動作サイクルが表示されている。また、第５図
ないし第11図には、第１表に記載される各動作サイクル
の一実施例のタイミング図が示されている。これらの図
表をもとに、この実施例の擬似スタティック型RAMの各
動作サイク ルの概要とその特徴について説明する。

（１）リードサイクル 擬似スタティック型RAMは、第５図に示されるよう
に、チップイネーブル信号▲▼の立ち下がりエッジ
においてライトイネーブル信号▲▼及び出力イネー
ブル信号▲▼すなわちリフレッシュ制御信号▲
▼がともにハイレベルであることを条件に、リード
サイクルとされる。出力イネーブル信号▲▼は、読
み出しデータの出力動作を遅延させない所定のタイミン
グで、一時的にロウレベルとされる。アドレス入力端子
A0〜A10及びA11〜A18には、チップイネーブル信号▲
▼の立ち下がりエッジに同期して、11ビットのＸアド
レス信号と８ビットのＹアドレス信号が供給される。デ
ータ入出力端子IO0〜IO7は、通常ハイインピーダンス状
態とされ、所定のアクセスタイムが経過した時点で、同
時に選択状態とされる８個のメモリセルから出力される
８ビットの読み出しデータが送出される。

（２）ライトサイクル 擬似スタティック型RAMは、第６図に示されるよう
に、チップイネーブル信号▲▼の立ち下がりエッジ
において出力イネーブル信号▲▼がハイレベルとさ
れ、かつライトイネーブル信号▲▼がチップイネー
ブル信号▲▼に先立ってロウレベルとされあるいは
チップイネーブル信号▲▼に遅れて所定のタイミン
グで一時的にロウレベルとされることを条件に、ライト
サイクルとされる。アドレス入力端子A0〜A10及びA11〜
A18には、Ｘ及びＹアドレス信号が入力され、データ入
出力端子IO0〜IO7には、書き込み動作を遅延させない所
定のタイミングで、８ビットの書き込みデータが供給さ
れる。

（３）リードモディファイライトサイクル この動作サイクルは、いわば上記リードサイクルとラ
イトサイクルを組み合わせた動作サイクルであって、擬
似スタティック型RAMは、第７図に示されるように、チ
ップイネーブル信号▲▼の立ち下がりエッジにおい
て出力イネーブル信号▲▼及びライトイネーブル信
号▲▼がハイレベルであるため、まずリードサイク
ルを開始する。そして、指定されたアドレスの読み出し
データをデータ入出力端子IO0〜IO7から送出した後、ラ
イトイネーブル信号WEが一時的にロウレベルとされる時
点で、データ入出力端子IO0〜IO7から供給される８ビッ
トの書き込みデータを上記アドレスに書き込む。

（４）アドレスリフレッシュサイクル 擬似スタティック型RAMは、第８図に示されるよう
に、チップイネーブル信号▲▼の立ち下がりエッジ
においてライトイネーブル信号▲▼及び出力イネー
ブル信号▲▼がハイレベルとされ、かつその後も継
続してハイレベルに固定されることを条件に、アドレス
リフレッシュサイクルを実行する。アドレス入力端子A0
〜A10には、チップイネーブル信号▲▼に同期し
て、リフレッシュすべきワード線を指定する11ビットの
Ｘアドレス信号が供給される。

擬似スタティック型RAMでは、上記リードサイクルと
同様に、２個のメモリアレイが、同時に選択状態とさ
れ、各メモリアレイにおいてそれぞれ１本、合計２本の
ワード線が同時に選択状態とされる。そして、これらの
ワード線に結合されるそれぞれ1024個、合計2048個のメ
モリセルの記憶データが対応する相補データ線に一斉に
出力され、各センスアンプの対応する単位増幅回路によ
るリフレッシュを受ける。

（５）オートリフレッシュサイクル 擬似スタティック型RAMは、第９図に示されるよう
に、チップイネーブル信号▲▼がハイレベルに固定
された状態で、出力イネーブル信号▲▼すなわちリ
フレッシュ制御信号▲▼が比較的短い時間で一
時的にロウレベルとされることを条件に、オートリフレ
ッシュサイクルを実行する。このとき、リフレッシュす
べきワード線を指定するためのリフレッシュアドレス
は、擬似スタティック型RAMに内蔵されるリフレッシュ
カウンタRFCから供給される。

擬似スタティック型RAMでは、リフレッシュカウンタR
FCによって指定される合計２本のワード線が同時に選択
状態とされ、対応する合計2048個のメモリセルに対する
リフレッシュ動作が一斉に行われる。リフレッシュカウ
ンタRFCは、その出力信号すなわちリフレッシュアドレ
スがＸアドレスバッファに取り込まれた後の時点で、自
動的に更新される。

（６）セルフリフレッシュサイクル 擬似スタティック型RAMは、第10図に示されるよう
に、チップイネーブル信号▲▼がハイレベルに固定
された状態で、出力イネーブル信号▲▼すなわちリ
フレッシュ制御信号▲▼が比較的長い時間継続
してロウレベルとされることを条件に、セルフリフレッ
シュモードとされる。

擬似スタティック型RAMでは、リフレッシュタイマー
カウンタ回路SRCが起動されると同時に、まずセルフリ
フレッシュモードによる１回のセルフリフレッシュサイ
クルが実行される。そして、その後、リフレッシュタイ
マーカウンタ回路SRCから所定の周波数のリフレッシュ
起動信号が出力されることで、対応する周期で上記セル
フリフレッシュサイクルを繰り返す。このとき、リフレ
ッシュアドレスは、リフレッシュカウンタRFCによって
順次指定される。

ところで、このセルフリフレッシュサイクルにおい
て、擬似スタティック型RAMでは、８個のメモリアレイ
が同時に選択状態とされ、合計８本のワード線が選択状
態とされる。これにより、これらのワード線に結合され
る8192個のメモリセルに対するリフレッシュ動作が一斉
に行われ、メモリアレイの平均動作電流が削減される。

（９）テストサイクル 擬似スタティック型RAMは、第11図に示されるよう
に、出力イネーブル信号▲▼，ライトイネーブル信
号▲▼又はチップイネーブル信号▲▼が、回路
の電源電圧を超える所定の高電圧とされることを条件
に、３種類のテストモードによるテストサイクルを選択
的に実行する。

擬似スタティック型RAMは、上記起動制御信号のいず
れかが上記高電圧とされることで、テストモードの種類
を判定するとともに、対応するテストサイクルを起動す
る。

各テストモードの具体的な内容と、各テストサイクル
における擬似スタティック型RAMの動作のについては、
後で詳細に説明する。

3.1.3.テスト方式 この擬似スタティック型RAMは、特に制限されない
が、第２表に示されるように、製品完成後において外部
端子を介して実施しうる三つのテストモードを有する。

（１）ECRFテストモード 擬似スタティック型RAMは、第11図（ａ） に示されるように、チップイネーブル信号▲▼がハ
イレベルに固定され、かつ出力イネーブル信号▲▼
が回路の電源電圧を超える所定の高電圧とされること
で、ECRFテストモードによるテストサイクルを実施す
る。このとき、擬似スタティック型RAMのアドレス入力
端子A11には、所定の試験制御信号が供給される。すな
わち、出力イネーブル信号▲▼の立ち上がりエッジ
において、上記試験制御信号がハイレベルであると、擬
似スタティック型RAMはセルフリフレッシュモードとさ
れ、またロウレベルであると、オートリフレッシュモー
ドとされる。これらのセルフリフレッシュ及びオートリ
フレッシュモードにおいて、擬似スタティック型RAMに
は、アドレス入力端子A0〜A10を介して、リフレッシュ
アドレスが供給される。また、これらのリフレッシュサ
イクルは、上記試験制御信号がロウレベルからハイレベ
ルに繰り返し変化されることで、繰り返し実施され、試
験制御信号の立ち上がりの都度、アドレス入力端子A0〜
A10に供給されるリフレッシュアドレスが取り込まれ
る。

これにより、擬似スタティック型RAMのリフレッシュ
動作におけるアドレス依存性等を試験確認できるととも
に、試験制御信号によってリフレッシュ周期を任意に設
定できるため、擬似スタティック型RAMの情報保持特性
等を試験確認することができる。

（２）RCCテストモード 擬似スタティック型RAMは、第11図（ｂ）に示される
ように、チップイネーブル信号▲▼がハイレベルに
固定されるとともに出力イネーブル信号▲▼が通常
のロウレベルとされ、かつ出力イネーブル信号▲▼
の立ち下がりエッジに前後してライトイネーブル信号▲
▼が回路の電源電圧を超える所定の高電圧とされる
ことで、RCCテストモードによるテストサイクルを選択
的に実施する。すなわち、ライトイネーブル信号▲
▼が、出力イネーブル信号▲▼の立ち下がりエッジ
に遅れて高電圧とされる場合、擬似スタティック型RAM
は、セルフリフレッシュモードとされ、出力イネーブル
信号▲▼の立ち下がりに先立って高電圧とされる場
合、オートリフレッシュモードとされる。このとき、リ
フレッシュアドレスは、リフレッシュカウンタRFCによ
って指定され、また、アドレス入力端子A11を介して供
給される試験制御信号の立ち下がりエッジにおいて、上
記リフレッシュカウンタRFCが更新される。さらに、こ
れらのリフレッシュサイクルにおいて、擬似スタティッ
ク型RAMでは、ワード線を順次選択状態としながら、併
せて特定のカラムアドレスのメモリセルに対する書き込
み動作行われる。

その結果、各ワード線の特定アドレスに書き込まれた
データを通常のリードサイクルよって順次読み出し照合
することで、擬似スタティック型RAMに内蔵されるリフ
レッシュカウンタの計数機能を試験確認することができ
る。

（３）STICテストモード 擬似スタティック型RAMは、第11図（ｃ）に示される
ように、チップイネーブル信号▲▼が回路の電源電
圧を超える所定の高電圧とされ、かつ出力イネーブル信
号▲▼がやや遅れてロウレベルとされることで、ST
ICテストモードによるテストサイクルを実施する。この
とき、擬似スタティック型RAMは、セルフリフレッシュ
モードとされる。そして、リフレッシュタイマー回路TM
Rの出力信号すなわちリフレッシュタイマーカウンタ回
路SRCによって計数される反転タイミング信号▲
▼が、データ入出力端子IO6を介して出力され、上記リ
フレッシュタイマーカウンタ回路SRCの出力信号すなわ
ちセルフリフレッシュモードのリフレッシュ周期を決定
する反転タイミング信号▲▼が、データ入出力
端子IO7を介して出力される。

これにより、擬似スタティック型RAMのセルフリフレ
ッシュモードにおけるリフレッシュ周期を試験確認する
ことができる。

このように、この擬似スタティック型RAMでは、チッ
プイネーブル信号▲▼，ライトイネーブル信号▲
▼及び出力イネーブル信号▲▼等の起動制御信号
等が選択的に回路の電源電圧を超える高電圧とされるこ
とで、テストモードの種類を判定し、またテストサイク
ルの起動条件とする。その結果、テストモードの設定と
テストサイクルの起動を同時に実現し、擬似スタティッ
ク型RAMの試験動作の簡素化が図られる。

ところで、擬似スタティック型RAMに内蔵されるリフ
レッシュタイマーカウンタ回路SRCは、８ビットのバイ
ナリィカウンタによって構成され、各ビットに対応して
設けられるヒューズ手段が選択的に切断されることで、
その計数初期値すなわちカウンタモデュロが選択的に設
定される。したがって、この実施例の擬似スタティック
型RAMでは採用されていないが、上記リフレッシュタイ
マーカウンタ回路SRCの特性を効果的に試験する方法と
して、第50図に示されるような方法が考えられる。

すなわち、第50図において、擬似スタティック型RAM
には、例えばアドレス入力端子A0〜A7を介して、リフレ
ッシュタイマーカウンタ回路SRCの計数初期値が供給さ
れる。これらの計数初期値すなわち反転内部信号▲
▼は、反転タイミング信号▲▼がロウレベルと
されることで、リフレッシュタイマーカウンタ回路SRC
の対応するビットに取り込まれ、これによってリフレッ
シュタイマーカウンタ回路SRCの計数初期値が設定され
る。その結果、計数初期値に応じたリフレッシュタイマ
ー回路TMR及びリフレッシュタイマーカウンタ回路SRCの
特性を試験確認できるとともに、擬似スタティック型RA
Mのリフレッシュ周期を切り換えながらその動作特性を
試験確認することができる。

3.1.4.アドレス構成及び選択方式 擬似スタティック型RAMは、前述のように、ノンアド
レスマルチプレクス方式をとり、合計19個のアドレス入
力端子A0〜A18を備える。また、それぞれ対をなし実質
的に上下二分割される合計16個のメモリアレイを備え、
各メモリアレイは、後述するように、択一的に選択状態
とされかつ４本ずつ群分割される64群、合計256本のワ
ード線と、同時に４組ずつ選択的に選択状態とされる合
計1024組の相補データ線をそれぞれ含む。その結果、各
メモリアレイは、それぞれ実質的に262144、いわゆる25
6キロビットのアドレス空間を有し、これにより、擬似
スタティック型RAMはいわゆる４メガビットの記憶容量
を有するものとされる。

擬似スタティック型RAMが通常の動作モードで選択状
態とされるとき、上記16個のメモリアレイは、実質的に
２個ずつ同時に、いわゆるペア選択される。そして、同
時に動作状態とされる２個のメモリアレイからそれぞれ
４個、合計８個のメモリセルが選択され、対応するコモ
ンI/O線に接続される。これらのメモリセルは、さらに
対応する書き込み回路又はメインアンプを経て、データ
入力バッファDIB又はデータ出力バッファDOBの対応する
単位回路に接続される。

この擬似スタティック型RAMにおいて、19個のアドレ
ス入力端子A0〜A18に介して入力されるアドレス信号
は、特に制限されないが、第３表に示されるように分類
され、それぞれ対応する用途に供される。すなわち、ま
ずアドレス入力端子A0〜A10を介して入力される11ビッ
トはＸアドレス信号とされ、このうち、下位２ビットの
アドレス信号A0及びA1ならびに最上位ビットのアドレス
信号A10は、タイミング発生回路TGに供給される。タイ
ミング発生回路TGで は、アドレス信号A0及びA1によってメモリアレイペアの
選択が行われ、アドレス信号10によって上辺又は下辺ア
レイの選択が行われる。これにより、16個のメモリアレ
イは、八分の一選択され、２個ずつ同時に動作状態とさ
れる。前述のように、擬似スタティック型RAMがセルフ
リフレッシュモードとされるとき、上記アドレス信号A0
及びA1は意味をなさず、８個の上辺又は下辺アレイが一
斉に動作状態とされる。

次に、６ビットのアドレス信号A4ないしA9は、Ｘプリ
デコーダPXDに供給され、それぞれ２ビットずつ組み合
わされてデコードされる。その結果、対応するプリデコ
ードAX450〜AX453ないしAX890〜AX893がそれぞれ択一的
にハイレベルとされる。これらのプリデコード信号は、
Ｘデコーダに供給され、各メモリアレイのワード線群を
択一的に選択するために供される。さらに、２ビットの
アドレス信号A2及びA3は、ワード線選択駆動信号発生回
路PWDに供給され、ワード線駆動信号発生回路φXGから
出力されるワード線駆動信号φｘと組み合わされること
で、ワード線選択駆動信号X00,X01,X10及びX11を択一的
に形成するために供される。前述のように、ワード線駆
動信号φｘならびにワード線選択駆動信号X00〜X11は、
回路の電源電圧を超える所定のブーストレベルとされ
る。その結果、以上８ビットのアドレス信号A2ないしA9
に従って、上記アドレス信号A0及びA1ならびにA10によ
って指定される２個のメモリアレイを構成する256本の
ワード線のうちの１本が択一的に選択状態とされる。

同様に、アドレス入力端子A11〜A18を介して入力され
る８ビットのアドレス信号A11〜A18は、Ｙアドレス信号
とされ、データ線選択に供される。すなわち、アドレス
信号A11〜A18は、ＹプリデコーダPYDに供給され、第３
表に示されるように、A11及びA12,A13及びA14,A15及びA
16ならびにA17及びA18の組み合わせで、それぞれ２ビッ
トずつデコードされる。その結果、対応するプリデコー
ド信号AY120〜AY123,AY340〜AY343,AY560〜AY563ならび
にAY780〜AY783が、択一的にハイレベルとされる。これ
らのプリデコード信号は、Ｙデコーダのデコーダトリー
によってさらに組み合わされ、その結果、動作状態とさ
れる２個のメモリアレイからそれぞれ４組、合計８組の
相補データ線が選択され、対応するコモンI/O線に接続
される。これにより、いわゆる４メガビットのメモリセ
ルから８個のメモリセルが選択され、データ入出力端子
IO0〜IO7を介する８ビットの記憶データの入出力動作が
行われる。

3.1.5.冗長構成 擬似スタティック型RAMは、前述のように、それぞれ
対をなし実質的に上下二分割される合計16個のメモリア
レイを備え、各メモリアレイは、特に制限されないが、
４本の冗長ワード線と32組の冗長相補データ線とをそれ
ぞれ備える。これらの冗長ワード線及び冗長相補データ
線は、特に制限されないが、上記16個のメモリアレイに
おいて同時にかつ共通の欠陥素子を対象として切り換え
られ、対応する欠陥ワード線又は欠陥相補データ線に代
わってそれぞれ１本あるいは４組ずつ選択的に選択状態
とされる。このため、擬似スタティック型RAMは、特に
制限されないが、すべてのメモリアレイの冗長ワード線
ごとに対応して共通に設けられる４個のＸ系冗長回路XR
0〜XR3と、４組の冗長相補データ線ごとに対応して共通
に設けられる８個のＹ系冗長回路YRAC0〜YRAC7とを備え
る。

このうち、Ｘ系冗長回路XR0〜XR3は、アレイ選択に供
されるものを除く８ビットのアドレス信号A2〜A9すなわ
ち相補内部アドレス信号BX2〜BX9と、対応する冗長ワー
ド線に割り当てられた不良アドレスとを比較照合する。
その結果、両アドレスが全ビット一致すると、その出力
信号すなわち対応する反転冗長ワード線選択信号▲
▼〜▲▼をロウレベルとする。これらの反転冗
長ワード線選択信号は、前述のように、ワード線選択駆
動信号発生回路PWDによってワード線駆動信号φｘなら
びに相補内部アドレス信号BX10と組み合わされ、上辺又
は下辺アレイに対応する冗長ワード線選択駆動信号XR0U
〜XR3U又はXR0D〜XD3Dとなる。これらの冗長ワード線選
択駆動信号は、各Ｘデコーダに供給され、冗長ワード線
の選択動作に供される。言うまでもなく、冗長ワード線
が選択されるとき、アドレス信号A2〜A9によって指定さ
れる欠陥ワード線の選択動作は停止される。

ところで、この擬似スタティック型RAMのＸ系冗長回
路XR0〜XR3は、第45図に例示されるように、４ビットの
Ｘアドレス信号すなわち相補内部アドレス信号BX4〜BX7
を受けかつ半導体基板面の上辺側に配置されるＸ系冗長
回路XR0U〜XR3Uと、残り４ビットのＸアドレス信号BX2
及びBX3ならびにBX8及びBX9を受けかつ半導体基板面の
下辺側に配置されるＸ系冗長回路XR0D〜XR3Dとにそれぞ
れ分割される。これらのＸ系冗長回路は、冗長用ROM
（読み出し専用メモリ）となる２個のヒューズ手段を含
みかつ実質的にこれらのヒューズ手段によって保持され
る不良アドレスと対応する相補内部アドレス信号BX2〜B
X9とが一致したことを判定する４個の冗長アドレス比較
回路と、一致検出ノードN9又はN10と回路の接地電位と
の間に直列形態に設けられそのゲートに対応する冗長ア
ドレス比較回路の出力信号を受けるカスケードMOSFET
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、MOSFETをして絶縁ゲート型電界効果トランジス
タの総称とする）からなる一致検出回路とをそれぞれ含
む。上記一致検出ノードN9及びN10は、さらに実質的な
負論理積回路を構成する２入力ノアゲート回路の対応す
る入力端子に結合される。その結果、上記一致検出ノー
ドN9及びN10がともにロウレベルに引き抜かれ、また対
応する冗長イネーブル回路XREの出力信号がハイレベル
であることを条件に、各Ｘ系冗長回路の出力信号すなわ
ち上記反転冗長ワード線選択信号▲▼〜▲
▼が選択的にロウレベルとされる。

このように、冗長回路の一致検出回路を構成するカス
ケードMOSFETを、半導体基板面の上辺又は下辺側に分散
して配置される複数のアドレス入力パッドあるいはアド
レスバッファごとに分割し、それぞれの出力信号を論理
回路によって論理積結合することで、冗長回路の動作を
実質的に高速化し、相応して擬似スタティック型RAMの
アクセスタイムを高速化できる。

一方、上記冗長イネーブル回路XREは、第44図に別記
されるように、ヒューズ手段F1及びF2をそれぞれ含む第
１及び第２のヒューズ論理ゲート回路を備える。これら
のヒューズ論理ゲート回路は、内部ノードN7又はN8（第
４の内部ノード）と回路の電源電圧（第１の電源電圧）
との間に設けられるＰチャンネル型（第１導電型）のMO
SFETQP16又はQP18（第18のMOSFET）と、上記内部ノード
N7又はN8と回路の接地電位（第２の電源電圧）との間に
対応する上記ヒューズ手段F1又はF2と直列形態に設けら
れるＮチャンネル型（第２導電型）のMOSFETQN21又はQN
22（第19のMOSFET）とを含む。

上記MOSFETQP16及びQN21ならびにQP18及びQN22は、対
応するヒューズ手段が切断されないことを条件に、１個
のCMOSインバータ回路として作用する。このとき、内部
ノードN7及びN8のレベルは、反転タイミング信号▲
▼がロウレベルとされ又はタイミング信号XDPがハイ
レベルとされることを条件に、ロウレベルとされる。対
応するヒューズ手段F1又はF2が例えばレーザビーム等に
よって切断されると、内部ノードN7及びN8のレベルは、
上記反転タイミング信号▲▼及びタイミング信号
XDPに関係なく、ハイレベルに固定される。

各ヒューズ論理ゲート回路の出力信号すなわち内部ノ
ードN7及びN8のレベルは、そのままあるいは反転された
後、ナンドゲート回路NAG7〜NAG9からなる排他的論理和
回路に供給される。ナンドゲート回路NAG9の出力信号
は、冗長イネーブル回路XREの出力信号XREとされる。こ
れらのことから、冗長イネーブル回路XREの出力信号XRE
は、反転タイミング信号▲▼がハイレベルとされ
かつタイミング信号XDPがロウレベルとされるとき、対
応するヒューズ手段の切断状態に関係なくロウレベルと
される。また、上記反転タイミング信号▲▼がロ
ウレベルとされ又はタイミング信号XREがハイレベルと
されるとき、対応するヒューズ手段F1又はF2のいずれか
が切断されることを条件にハイレベルとされる。このと
き、ヒューズ手段F1及びF2の両方が切断されあるいは両
方が切断されない場合、冗長イネーブル回路XREの出力
信号XREはロウレベルのままとされる。

このように、冗長イネーブル回路XRE等に含まれるヒ
ューズ回路を、CMOS論理ゲート回路のＮチャンネル又は
ＰチャンネルMOSFETと出力ノードとの間にヒューズ手段
を設けてなるいわゆるヒューズ論理ゲート回路を基本と
して構成することで、ヒューズ回路を簡素化し、その低
コスト化を図ることができる。また、ヒューズ回路に２
個のヒューズ論理ゲート回路を設け、これらのヒューズ
論理ゲート回路の出力信号を排他的論理和演算すること
で、一旦不良アドレスの割り当てが行われたＸ系冗長回
路を、等価的にもとの初期状態に戻すことができる。そ
の結果、擬似スタティック型RAMの冗長割り当てに融通
性を持たせ、その歩留りを高めることができる。

言うまでもなく、上記ヒューズ回路は、Ｘ系冗長回路
及びＹ系冗長回路の各冗長アドレス比較回路にも利用で
きるし、後述するリフレッシュタイマーカウンタ回路SR
Cのプリセット用ヒューズ回路等の各種ヒューズ回路に
も利用できる。

次に、擬似スタティック型RAMのＹ系冗長回路YRAC0〜
YRAC3は、８ビットのアドレス信号A11〜A18すなわち相
補内部アドレス信号AY11〜AY18と、対応する４組の冗長
相補データ線に割り当てられた不良アドレスとを比較照
合する。その結果、両アドレスが全ビット一致すると、
その出力信号すなわち対応する冗長データ線選択信号YR
0〜YR7を選択的にハイレベルとする。これらの冗長デー
タ線選択信号は、前述のように、ＹプリデコーダPYDを
介して各Ｙデコーダに伝達され、冗長相補データ線の選
択動作に供される。言うまでもなく、冗長相補データ線
が選択されるとき、アドレス信号A11〜A18によって指定
される欠陥相補データ線の選択動作は停止される。

ところで、上記ＹプリデコーダPYDを介してＹデコー
ダYDに供給される冗長データ線選択信号YR0〜YR7は、第
58図に示されるように、プリデコード信号AY560〜AY563
及びAY780〜AY783を供給するための８本の信号線を共有
して伝達される。このため、ＹプリデコーダPYDには、
いずれかの冗長相補データ線が選択されるときにロウレ
ベルとされる反転タイミング信号▲▼に従って、
上記プリデコード信号AY560〜AY563及びAY780〜AY783あ
るいは冗長データ線選択信号YR0〜YR7を選択的に伝達す
るマルチプレクサが設けられる。ＹデコーダYDは、反転
タイミング信号▲▼がハイレベルとされるとき、
上記信号線を介して伝達される信号をプリデコード信号
AY560〜AY563及びAY780〜AY783として受け、また反転タ
イミング信号▲▼がロウレベルとされるとき、上
記信号線を介して伝達される信号を冗長データ線選択信
号YR0〜YR7として受ける。その結果、比較的信号線が混
雑するアレイ周辺部のレイアウトを効率化し、そのレイ
アウト所要面積を縮小できる。

一方、各メモリアレイに設けられる32組の冗長相補デ
ータ線は、前述のように、それぞれ４組ずつ同時に選択
状態とされ、実質的に八つの冗長データ線群RY0〜RY7を
構成する。擬似スタティック型RAMは、上辺及び下辺ア
レイとしてそれぞれ対応をなす16個のメモリアレイを備
え、上記冗長データ線群は、これらのメモリアレイにお
いて同時にかつ共通の欠陥素子を対象として切り換えら
れる。このため、この実施例の擬似スタティック型RAM
では、対をなす二つのメモリアレイの冗長相補データ線
群RY0〜RY7が、第42図に例示されるように、半導体基板
面の中心線を軸として線対称とされる順序で配置され
る。周知のように、各素子の障害発生率は、半導体基板
面の各辺に近接するほど高くなる。冗長相補データ線群
RY0〜RY7を、このように線対称となる順序で配置するこ
とで、冗長相補データ線群RY0側の障害発生率が意図的
に高められ、逆に他の冗長相補データ線群の障害発生率
が低くされる。その結果、冗長相補データ線全体として
見た平均障害発生率が抑えられ、擬似スタティック型RA
Mの歩留りが高められる。

言うまでもなく、上記のような冗長相補データ線のレ
イアウト方法は、冗長ワード線についても同様な効果を
得ることができる。

3.1.6.リフレッシュ方式 この擬似スタティック型RAMは、前述のように、３種
類のリフレッシュモードすなわちアドレスリフレッシ
ュ，オートリフレッシュ及びセルフリフレッシュモード
を有する。リフレッシュすべきワード線を指定するため
のリフレッシュアドレスは、アドレスリフレッシュモー
ドの場合、外部に設けられる例えばメモリ制御ユニット
から供給され、オートリフレッシュ及びセルフリフレッ
シュの場合、内蔵するリフレッシュカウンタRFCから供
給される。

一方、リフレッシュ動作を行うべき周期すなわちリフ
レッシュ周期は、前述のように、メモリセルの情報保持
能力によって設定され、製品仕様として規定される。こ
のリフレッシュ周期は、前述の動作サイクルの説明から
明らかなように、アドレスリフレッシュ及びオートリフ
レッシュモードの場合、擬似スタティック型RAMをアク
セスする外部のメモリ制御ユニット等によって管理さ
れ、セルフリフレッシュモードの場合、タイミング発生
回路TGに含まれるリフレッシュタイマー回路TMR及びリ
フレッシュタイマーカウンタ回路SRCによって管理され
る。

リフレッシュタイマー回路TMRは、第15図に示される
ように、動作電流が制限される７個のインバータ回路が
実質的にリング状に直列結合されてなるリングオシレー
タを含み、その出力信号すなわちタイミング信号φtmr
を、所定の周期で形成する。このタイミング信号φtmr
は、第14図に示されるように、２入力ノアゲート回路及
びインバータ回路を経てタイミング信号φclとされ、リ
フレッシュタイマーカウンタ回路SRCの計数パルスとし
て供される。

リフレッシュタイマーカウンタ回路SRCは、８ビット
のバイナリィカウンタ構造とされ、各ビットに対応する
単位回路は、第16図に示されるように、それぞれ一対の
マスターラッチ及びスレーブラッチと、その初期値を論
理“0"又は論理“1"に選択的に設定するためのヒューズ
回路を含む。リフレッシュタイマーカウンタ回路SRC
は、各単位回路のヒューズ手段が選択的に切断されるこ
とで、その計数初期値が設定され、これによってその計
数周期すなわちカウンタモデュロが設定される。リフレ
ッシュタイマーカウンタ回路SRCの出力信号すなわち出
力キャリー信号SCA7は、上記タイミング信号φclと組み
合わされ、さらに、セルフリフレッシュモードのリフレ
ッシュ周期を決定する反転タイミング信号▲▼
の形成に供される。

擬似スタティック型RAMがSTICテストモードとされる
とき、上記タイミング信号φcl及び反転タイミング▲
▼は、前述のテスト方式の項で述べたように、デ
ータ入出力端子IO6又はIO7を介してモニタされる。

ところで、擬似スタティック型RAMにおけるセルフリ
フレッシュモードには、この実施例のように、例えばバ
ッテリバックアップ時等において擬似スタティック型RA
Mが比較的長い時間にわたって非選択状態とされるとき
に用いられるいわゆるPS（擬似）リフレッシュモード
と、例えばメモリアクセスの合間をぬって間欠的に行わ
れるVS（仮想）リフレッシュモードとがある。周知のよ
うに、擬似スタティック型RAMが活性状態とされる合間
をぬって行われるVSリフレッシュモードのリフレッシュ
周期は、ほぼ非活性状態とされるときに行われるPSリフ
レッシュモードのリフレッシュ周期に比較して短くな
る。

このため、第51図及び第52図に例示されるように、VS
及びPSリフレッシュモードのそれぞれにおいて異なるリ
フレッシュ周期を設定できるようにすることで、１個の
共通半導体基板（ベースチップ）をもとに、両方のリフ
レッシュモードに適用しうる擬似スタティック型RAMを
提供できる。すなわち、第51図では、PSリフレッシュモ
ードのセルフリフレッシュサイクルを起動するための反
転タイミング信号▲▼が、リフレッシュタイマ
ーカウンタ回路SRCの最上位ビットのキャリー信号SCAj
＋２とリフレッシュタイマー回路TMRの出力信号すなわ
ちタイミング信号φclとを組み合わせることによって形
成される。そして、VSリフレッシュモードのセルフリフ
レッシュサイクルを起動するための反転タイミング信号
▲▼は、上記リフレッシュタイマーカウンタ回
路SRCの次のビットのキャリー信号SCAj＋１と上記タイ
ミング信号φclを組み合わせることによって形成され
る。その結果、VSリフレッシュモードにおける上記反転
タイミング信号▲▼の周期は、第52図に示され
るように、PSリフレッシュモードにおける反転タイミン
グ信号▲▼の二分の一となる。

3.1.7.基本的レイアウト 第４図には、この発明が適用された擬似スタティック
型RAMの半導体基板面における一実施例の配置図が示さ
れている。第４図をもとに、この実施例の擬似スタティ
ック型RAMの基本的レイアウトを説明する。なお、第４
図において、半導体基板は、紙面の都合から、横向きに
図示されるため、以下の説明では、同図の左側を半導体
基板面の上側と称している。

前述のように、擬似スタティック型RAMは、それぞれ
が上辺及び下辺に分割される８個（実質的には16個）の
メモリアレイMARY0L〜MARY3L及びMARY0R〜MARY3Rを備
え、これらのメモリアレイに対応して設けられるＸアド
レスデコーダXD0L〜XD3L及びXD0R〜XD3Rと、２個のメモ
リアレイに対応して設けられかつそれぞれが上辺及び下
辺に分割される４個のＹアドレスデコーダYD0〜YD3とを
備える。

第４図において、半導体基板面の中央部には、Ｘアド
レスデコーダXD0L〜XD3L及びXD0R〜XD3Rが配置され、そ
の上辺及び下辺には、対応するワード線駆動回路WD0LU
〜WD3LU（WD0LD〜WD3LD）ならびにWD0RU〜WD3RU（WD0RD
〜WD3RD）がそれぞれ配置される。そして、これらのＸ
系選択回路をはさむように、対応するメモリアレイMARY
0L〜MARY3L及びMARY0R〜MARY3Rが、対応するＹデコーダ
YD0〜YD3をはさみかつそのワード線を上下方向に延長す
る形でいわゆる縦型に配置される。また、図示されない
が、ＹアドレスデコーダYD0〜YD3に近接して、対応する
センスアンプSA0L〜SA3L及びSA0R〜SA3Rならびにカラム
スイッチCS0L〜CS3L及びCS0R〜CS3Rがそれぞれ配置され
る。

メモリアレイMARY0L〜MARY3L及びMARY0R〜MARY3Rの上
部には、プリＹアドレスデコーダPYD及びＹアドレス冗
長制御回路YRAC等が配置される。また、これらのメモリ
アレイの下部には、メインアンプMALLないしMARRならび
に書き込み回路DILLないしDIRR等が配置される。

半導体基板面の各側辺には、半導体基板面の各隅に近
接する位置ならびに左部及び右部側辺の中央部に近接す
る位置を避けるように、ボンディングパッドが配置され
る。また、これらのパッドに近接して、Ｘアドレスバッ
ファXAB及びＹアドレスバッファYABならびにデータ入力
バッファDIB及びデータ出力バッファDOBの対応する単位
回路が配置される。

3.2.各部の具体的構成とレイアウトならびにその動作及
び特徴 第12図ないし第38図には、この発明が適用された擬似
スタティック型RAMの各部の一実施例の回路図が示され
ている。また、第39図ないし第41図には、上記擬似スタ
ティック型RAMの一実施例の信号波形図が示されてい
る。第12図及び第38図の回路図に従って、この実施例の
擬似スタティック型RAMの各部の具体的構成とレイアウ
トならびにその動作及び特徴について説明する。第39図
ないし第41図の信号波形図は、必要に応じて参照された
い。

3.2.1.メモリアレイ及び直接周辺回路 この実施例の擬似スタティック型RAMは、前述のよう
に、それぞれ対をなす合計16個のメモリアレイMARY0L〜
MARY3L及びMARY0R〜MARY3Rを備える。対をなす２個のメ
モリアレイは、半導体基板面の中央部に配置されるＸ系
選択回路をはさんでそれぞれ対称的に配置され、対応す
る４組のコモンI/O線と一対のコモンソース線が、これ
らのメモリアレイを串刺しするように貫通して配置され
る。

（１）メモリアレイ メモリアレイMARY0L〜MARY3L及びMARY0R〜MARY3Rの上
辺及び下辺アレイは、第38図に例示されるように、同図
の垂直方向に平行して配置される256本のワード線W0〜W
255ならびに図示されない４本の冗長ワード線RW0〜RW3
を備え、水平方向に平行して配置される1024組の相補デ
ータ線D０〜D1023ならびに図示されない32組の冗長相補
データ線RD0〜RD31を備える。これらのワード線及び相
補データの交点には、情報蓄積用キャパシタ及びアドレ
ス選択用MOSFETからなるダイナミック型メモリセルが、
所定の規則性をもって結合される。

各メモリアレイを構成するワード線は、その一方にお
いて、対応するＸデコーダXD0L〜XD3L又はXD0R〜XD3Rに
結合され、択一的に選択状態とされる。また、その他方
において、そのゲートに対応するワード線クリア信号WC
0U〜WC3U等の反転信号を受けるＮチャンネルMOSFETを介
して、回路の接地電位に結合される。これらのワード線
クリア信号は、通常ロウレベルとされ、擬似スタティッ
ク型RAMが選択状態とされるとき、３ビットの相補内部
アドレス信号BX2及びBX3ならびにBX10に従って選択的に
ハイレベルとされる。これにより、各メモリアレイのワ
ード線は通常ロウレベルのクリア状態とされ、擬似スタ
ティック型RAMが選択状態とされるとき、少なくとも対
応するワード線が選択状態とされることを条件に、選択
的にそのクリア状態から解放される。

一方、各メモリアレイを構成する相補データ線は、特
に制限されないが、第38図に例示されるように、対応す
るセンスアンプSA0L〜SA3LないしSA0R〜SA3Rの対応する
単位プリチャージ回路UPC0〜UPC3等を介して、対応する
単位増幅回路USA0〜USA3等に結合され、さらにカラムス
イッチCS0L〜CS3LないしCS0R〜CS3Rの対応するスイッチ
MOSFETを介して、４組のコモン1/O線IO00L〜IO03L又はI
O00R〜IO03RないしIO34L〜IO37L又はIO34R〜IO37Rに４
組ずつ選択的に接続される。

（２）センスアンプ及びデータ線プリチャージ回路 センスアンプSA0L〜SA3LないしSA0R〜SA3Rは、特に制
限されないが、第38図のセンスアンプSA0Lに代表して示
されるように、対応するメモリアレイの各相補データ線
及び冗長相補データ線に対応して設けられるそれぞれ1,
056個の単位プリチャージ回路UPC0〜UPC3等ならびに単
位増幅回路USA0〜USA3等を含む。

このうち、単位プリチャージ回路UPC0〜UPC3等は、特
に制限されないが、対応する相補データ線の非反転及び
反転信号線間に直並列形態に設けられる３個のＮチャン
ネルMOSFETをそれぞれ含む。これらのMOSFETのゲートは
すべて共通結合され、タイミング発生回路TGから反転タ
イミング信号▲▼等が共通に供給される。こ
こで、反転タイミング信号▲▼等は通常ハイ
レベルとされ、擬似スタティック型RAMが選択状態とさ
れるとき、相補内部アドレス信号BX0及びBX1ならびにBX
10に従って、選択的にロウレベルとされる。

これにより、各単位プリチャージ回路を構成する３個
のMOSFETは、通常オン状態となり、対応する相補データ
線の非反転及び反転信号線を短絡して、回路の電源電圧
の二分の一のレベルとされるハーフプリチャージレベル
HVCとする。擬似スタティック型RAMが選択状態とされ上
記反転タイミング信号▲▼等がロウレベルと
されると、上記３個のMOSFETはオフ状態となり、これに
よって対応する相補データ線が選択的にその短絡状態を
解かれる。

一方、各センスアンプの単位増幅回路は、特に制限さ
れないが、第18図に例示されるように、それぞれ２個の
CMOSインバータ回路が交差接続されてなるラッチを基本
構成とする。各単位増幅回路を構成するＰチャンネルMO
SFETのソースは、共通ソース線SPに共通結合され、さら
に並列形態とされる４個のＰチャンネル型駆動MOSFETを
介して、回路の電源電圧に結合される。これらの駆動MO
SFETのゲートには、対応するセンスアンプ駆動回路SP0L
〜SP3L又はSP0R〜SP3Rから、対応する反転タイミング信
号▲▼〜▲▼等がそれぞれ供給さ
れる。同様に、各単位増幅回路を構成するＮチャンネル
MOSFETのソースは、共通ソース線SNに共通結合され、さ
らに並列形態とされる２個のＮチャンネル型駆動MOSFET
を介して、回路の接地電位に結合される。これらの駆動
MOSFETのゲートには、対応するセンスアンプ駆動回路SN
0L〜SN3L又はSN0R〜SN3Rから、対応するタイミング信号
P10UL及びP20UL等がそれぞれ供給される。

各センスアンプは、特に制限されないが、さらに、上
記共通ソース線SP及びSN間に直並列形態に設けられる３
個のＮチャンネルをそれぞれ含む。これらのMOSFETのゲ
ートは共通結合され、反転タイミング信号▲▼等
が供給される。この反転タイミング信号▲▼等
は、上記反転タイミング信号▲▼等とほぼ同
じタイミング条件で、ハイレベル又はロウレベルとされ
る。その結果、擬似スタティック型RAMが非選択状態と
されるとき、共通ソース線SP及びSNは短絡され、ハーフ
プリチャージレベルHVCとされる。また、擬似スタティ
ック型RAMが選択状態とされると、共通ソース線SP及びS
Nのプリチャージ動作が選択的に停止される。

各センスアンプの単位増幅回路は、対応する上記反転
タイミング信号▲▼〜▲▼等がロ
ウレベルとされ、かつ対応する上記タイミング信号P10U
L〜P20UL等がハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各単位増幅回路
は、対応するメモリアレイの選択されたワード線に結合
されるメモリセルから対応する相補データ線を介して出
力される微小読み出し信号をそれぞれ増幅し、ハイレベ
ル又はロウレベルの２値読み出し信号とする。これらの
２値読み出し信号は、擬似スタティック型RAMが通常の
リードサイクルとされるとき、対応するコモンI/O線を
介してメインアンプに伝達され、また擬似スタティック
型RAMがいずれかのリフレッシュサイクルとされると
き、対応するメモリセルに再書き込みされる。

ところで、この実施例の擬似スタティック型RAMで
は、センスアンプのレイアウトに一つの工夫が凝らされ
ている。すなわち、第43図に例示されるように、センス
アンプの各単位増幅回路を構成する一対のＰチャンネル
MOSFETQP23（第18のMOSFET）及びQP24（第19のMOSFET）
あるいはＮチャンネルMOSFETQN25（第20のMOSFET）及び
QN26（第21のMOSFET）は、それぞれを構成するソースＳ
が共通の拡散層Ｌによって形成され、さらにこれらのソ
ースS,ドレインＤ及びゲートＧが、対応する相補データ
線に直角をなす方向に延長して形成される。共通の拡散
層Ｌによって形成される各対のMOSFETのソースＳは、対
応するコンタクトを介して、その上層に例えばアルミニ
ウム又はその合金を用いて形成されるコモンソース線SP
（第１のコモンソース線）又はSN（第２のコモンソース
線）と結合されるとともに、第43図に示されるように、
拡散層Ｌがそのまま延長されることで、隣接する一対の
MOSFETの同様なソースＳと共通結合される。その結果、
拡散層Ｌが延長されない従来の擬似スタティック型RAM
等に比較して、例えばコンタクト不良等によって単位増
幅回路の特性が劣化する障害等の発生率が低下し、擬似
スタティック型RAMの歩留りが高められる。

センスアンプ駆動回路SP及びSNは、第22図に示される
ように、タイミング発生回路TGから供給されるタイミン
グ信号P1〜P4及びP1a〜P1c又はP1D〜P2D及びP1Da〜P1Dc
ならびに内部アドレス信号AX0U及びAX1U又はAX0U及びAX
1UならびにAX10をもとに、上記反転タイミング信号▲
▼〜▲▼等ならびにタイミング信号
P10UL及びP20UL等を選択的に形成する。

（３）カラムスイッチ及びコモンI/O線 カラムスイッチCS0L〜CS3LならびにCS0R〜CS3Rは、対
応するメモリアレイの各相補データ線に対応して設けら
れる合計1056対のスイッチMOSFETを含む。これらのスイ
ッチMOSFETの一方は、対応するセンスアンプの単位回路
を介して対応する相補データ線に結合され、その他方
は、対応する４組のコモンI/O線IO00L〜IO03L及びIO00R
〜IO03RないしIO34L〜IO37L及びIO34R〜IO37Rに、順に
交互に共通結合される。各スイッチMOSFETのゲートは、
４組ずつ順に共通結合され、対応するＹアドレスデコー
ダYD0〜YD3から、対応するデータ線選択信号YS0等がそ
れぞれ供給される。

カラムスイッチCS0L〜CS3LならびにCS0R〜CS3Rを構成
する各４対のスイッチMOSFETは、対応する上記データ線
選択信号YS0等が択一的にハイレベルとされることで選
択的にかつ同時にオン状態とされる。その結果、対応す
るメモリアレイの指定される４組の相補データ線が、対
応する４組のコモンI/O線IO00L〜IO03L又はIO00R〜IO03
RないしIO34L〜IO37L又はIO34R〜IO37Rに選択的に接続
される。

ところで、この擬似スタティック型RAMにおいて、上
記コモンI/O線IO00L〜IO03L及びIO00R〜IO03RないしIO3
4L〜IO37L及びIO34R〜IO37Rは、前述のように、半導体
基板面の上辺及び下辺に配置される一対のメモリアレイ
をそれぞれ串刺しするように貫通して配置される。この
とき、各コモンI/O線の非反転及び反転信号線は、第59
図に示されるように、上辺及び下辺アレイの中間で交差
して配置される。したがって、擬似スタティック型RAM
の製造工程において、例えば対応するカラムスイッチの
スイッチMOSFETのゲートＧとなるポリシリコン層を形成
するためのフォトマスクが、そのソース及びドレインと
なる拡散層Ｌに対して位置ずれを生じた場合でも、コモ
ンI/O線の非反転信号線IO及び反転信号線IOに結合され
る寄生容量の変化は、上辺及び下辺アレイで相殺され
る。その結果、各コモンI/O線におけるレベル差が解消
され、擬似スタティック型RAMの読み出し動作が安定化
される。

さらに、これらのコモンI/O線IO00L〜IO03L及びIO00R
〜IO03RないしIO34L〜IO37L及びIO34R〜IO37Rは、第38
図に図示されないが、擬似スタティック型RAMが非選択
状態とされるとき、対応する上辺及び下辺アレイの中間
ならびにそれぞれの外側の３個所において、その非反転
及び反転信号線が短絡されかつハーフプリチャージレベ
ルHVCとされるいわゆるイコライズ処理を受ける。そし
て、擬似スタティック型RAMが選択状態とされ、対応す
るメモリアレイが選択状態とされることで、そのイコラ
イズ処理が選択的に停止される。その結果、コモンI/O
線のイコライズ処理が、確実にかつ高速に行われるた
め、相応してコモンI/O線の信号伝達遅延時間が縮小さ
れ、擬似スタティック型RAMの高速化が図られる。

3.2.2.X系選択回路 （１）Ｘアドレスバッファ ＸアドレスバッファXABは、第18図に示されるよう
に、アドレス入力端子A0〜A10に対応して設けられる11
個の単位回路を備える。これらの単位回路は、タイミン
グ発生回路TGから供給される反転タイミング信号▲
▼に従って、対応する上記アドレス入力端子を介し
て供給されるＸアドレス信号X0〜X10又は対応するリフ
レッシュアドレス信号AR0〜AR10を選択的に伝達するマ
ルチプレクサと、このマルチプレクサを介して伝達され
るアドレス信号を、タイミング信号φxlsに従って取り
込み、保持するラッチ回路とをそれぞれ含む。各ラッチ
回路の出力信号は、さらに上記タイミング信号φxlsに
従ってゲート制御された後、対応する相補内部アドレス
信号BX0〜BX10とされる。

（２）リフレッシュカウンタ リフレッシュカウンタRFCは、第19図に示されるよう
に、上記リフレッシュアドレス信号AR0〜AR10に対応し
て設けられる11個のカウンタ単位回路CNTRを備える。こ
れらのカウンタ単位回路は、第19図に例示されるよう
に、リング状に直列結合されるマスターラッチ及びスレ
ーブラッチをそれぞれ含む。そして、そのキャリー入力
端子とキャリー出力端子が順次結合されることで、実質
的に直列結合され、１個のバイナリィカウンタを構成し
て、反転カウントパルス▲▼に従った歩進動作を
行う。

ここで、上記反転カウントパルス▲▼は、擬似
スタティック型RAMがオートリフレッシュ又はセルフリ
フレッシュサイクルとされることで上記反転タイミング
信号▲▼がロウレベルとされ、かつ擬似スタテ
ィック型RAMが選択状態とされることで反転タイミング
信号▲▼がロウレベルとされてからタイミング信
号P1がハイレベルとされるまでの間、一時的にロウレベ
ルとされる。その結果、リフレッシュアドレス信号AR0
〜AR10は、擬似スタティック型RAMが選択状態とされる
当初において、ＸアドレスバッファXABの対応する単位
回路に取り込まれた後、次の歩進状態に更新される。

（３）Ｘプリデコーダ ＸプリデコーダPXDは、第18図に示されるように、そ
れぞれ２ビットの相補内部アドレス信号BX4及びBX5,BX6
及びBX7ならびにBX8及びBX9を所定の組み合わせで受け
る合計12個のデコーダ単位回路を備える。これらのデコ
ーダ単位回路の出力信号は、プリデコード信号AX450〜A
X453,AX670〜AX673ならびにAX890〜AX893として、各Ｘ
デコーダに供給される。

特に制限されないが、第18図のＸプリデコーダPXDに
は、アレイ選択用の相補内部アドレス信号BX0,BX1及びB
X10をもとに、各種のアレイ選択信号を形成するいくつ
かのデコーダ単位回路が含まれる。このうち、反転アレ
イ選択信号▲▼及び▲▼ないし▲
▼及び▲▼は、ＸデコーダXD0L及
びXD0RないしXD3L及びXD3Rを選択的に動作状態とするた
めに供され、アレイ選択信号AXD0L,AXD1L及びAXD0R,AXD
1Rは、アレイ選択回路に供給され、例えばコモンI/O線
の切り換え処理に供される。

（４）アレイ選択回路 アレイ選択回路ASLは、第28図に示されるように、Ｘ
プリデコーダPXDから供給される上記アレイ選択信号AXD
0L,AXD1L及びAXD0R,AXD1Rと、タイミング信号CE3Dをも
とに、コモンI/O線イコライズ用の反転選択タイミング
信号▲▼及び▲▼又は▲
▼及び▲▼あるいは▲▼及び▲
▼又は▲▼及び▲▼を
選択的に形成する。また、上記アレイ選択信号及びタイ
ミング信号CE3Dと書き込み系動作サイクルにおいて選択
的にハイレベルとされるタイミング信号φweをもとに、
コモンI/O線及びメインアンプを選択的に接続するため
の反転アレイ選択信号▲▼及び▲
▼又は▲▼及び▲▼あるいは▲
▼及び▲▼又は▲▼及び
▲▼を選択的に形成する。アレイ選択回路AS
Lは、さらに、メインアンプが動作状態とされる直前に
おいて一時的にハイレベルとされるタイミング信号φio
uの論理条件を加えることで、コモンI/O線をプリセット
するためのタイミング信号IOU0L及びIOU2L又はIOU0R及
びIOU2RあるいはIOU1L及びIOU3L又はIOU1R及びIOU3Rを
選択的に形成する。

（５）Ｘ系冗長回路 擬似スタティック型RAMは、前述のように、メモリア
レイの冗長ワード線RWL0〜RWL3に対応して設けられる４
個のＸ系冗長回路XR0〜XR3を備える。これらのＸ系冗長
回路は、第20図に示されるように、半導体基板面の上辺
に配置されるＸ系冗長回路XRUと下辺に配置されるＸ系
冗長回路XRDならびに冗長イネーブル回路XREとをそれぞ
れ含む。

このうち、冗長イネーブル回路XREは、前述のよう
に、その出力信号が排他的論理和結合される２個のヒュ
ーズ論理ゲート回路を含む。これらの冗長イネーブル回
路の出力信号XRE0〜XRE3は、反転タイミング信号▲
▼がロウレベルとされ又はタイミング信号XDPがハイ
レベルとされるとき、いずれか一方のヒューズ論理ゲー
ト回路に含まれるヒューズ手段だけが切断されることを
条件に、選択的にハイレベルとされる。その結果、これ
らの出力信号XRE0〜XRE3は、対応するＸ系冗長回路に不
良アドレスが書き込まれ、対応する冗長ワード線が使用
状態にあることを示すものとされる。

一方、Ｘ系冗長回路XRU及びXRDは、対応する冗長ワー
ド線に割り当てられる不良アドレスの対応するビットが
論理“0"又は論理“1"とされることで選択的に切断され
る一対のヒューズ手段をそれぞれ含む４個の冗長アドレ
ス比較回路を有する。これらの冗長アドレス比較回路
は、対応する上記冗長イネーブル回路XREの出力信号XRE
0〜XRE3がハイレベルとされるとき、選択的に動作状態
とされる。このとき、各冗長イネーブル回路は、対応す
る相補内部アドレス信号BX2,BX3及びBX8,BX9あるいはBX
4ないしBX7を、対応するヒューズ手段が切断されないこ
とを条件に選択的に伝達することで、一種のアドレス比
較回路として機能する。これらの冗長アドレス比較回路
の出力信号は、前述のように、対応する一致検出ノード
と回路の接地電位との間に直列形態に設けられるカスケ
ードMOSFETのゲートに供給される。

Ｘ系冗長回路の一対の一致検出ノードは、さらに対応
するノアゲート回路の入力端子に結合される。このノア
ゲート回路の出力信号は、反転された後、対応する上記
反転冗長ワード線選択信号▲▼〜▲▼とさ
れる。

反転冗長ワード線選択信号▲▼〜▲▼
は、前述のように、冗長ワード線選択駆動信号発生回路
PRWDに供給されるとともに、４入力ナンドゲート回路の
対応する入力端子に供給され、内部制御信号XRを形成す
るために供される。この内部制御信号XRは、いずれかの
冗長ワード線選択信号▲▼〜▲▼がロウレ
ベルとされるとき、言い換えるといずれかの冗長ワード
線が選択状態とされるとき、選択的にハイレベルとさ
れ、例えばワード線選択駆動信号発生回路PWDにおける
ワード線選択駆動信号X00〜X11の形成を選択的に停止す
るために供される。

一方、各Ｘ系冗長回路の冗長イネーブル回路XREの出
力信号XRE0〜XRE3は、特に制限されないが、４入力のノ
アゲート回路の対応する入力端子にも供給され、内部制
御信号SIGXを形成するために供される。この内部制御信
号SIGXは、第35図に示されるように、反転内部制御信号
▲▼がロウレベルとされることを条件に、言い
換えるとアドレス入力端子A4に所定の高電圧が供給され
ていることを条件に、いずれかの冗長ワード線が使用状
態にあることを示すいわゆるシグネイチュア信号とし
て、アドレス入力端子A5から出力される。

Ｘ系冗長回路XR0〜XR3は、さらに、反転内部制御信号
▲▼がロウレベルとされるとき、各冗長アドレス
比較回路に設けられるヒューズ手段の半断線等を試験す
るためのいわゆるヒューズチェック機能を持つ。

（６）ワード線駆動信号発生回路 ワード線駆動信号発生回路φXGは、第21図に示される
ように、ブーストレベルの駆動信号を形成するためのブ
ースト容量CBを含む。このブースト容量CBは、擬似スタ
ティック型RAMが非選択状態とされるとき、その右側の
電極が回路の電源電圧のようなハイレベルとなり、かつ
左側の電極が回路の接地電位のようなロウレベルとなる
ようにプリチャージされる。そして、擬似スタティック
型RAMが選択状態とされるとき、反転タイミング信号▲
▼及び▲▼がともにロウレベルとされるタ
イミングで、その左側の電極がハイレベルとされる。そ
の結果、右側の電極が回路の電源電圧より高いブースト
レベルに押し上げられ、これによって上記ブーストレベ
ルのワード線駆動信号φｘが選択的に形成される。

ワード線駆動信号φｘは、ワード線選択駆動信号発生
回路PWD及び冗長ワード線選択駆動信号発生回路PRWDに
供給され、さらにワード線選択駆動信号X00ないしX11あ
るいは冗長ワード線選択駆動信号XR0〜XR3として、選択
的に伝達される。

ところで、この実施例の擬似スタティック型RAMのメ
モリアクセスで同時に動作状態とされるメモリアレイの
数は、前述のように、通常の動作モードにおいて２個と
され、セルフリフレッシュモードにおいて８個とされ
る。したがって、これらの動作モードにおいてワード線
の同時選択数が異なり、上記ワード線駆動信号φｘに対
する負荷容量の大きさが異なって、結果的にそのブース
トレベルが変動する。このため、この擬似スタティック
型RAMでは、ワード線駆動信号発生回路φXGの出力端子
と回路の接地電位との間に、擬似スタティック型RAMが
セルフリフレッシュモードで選択状態とされ反転タイミ
ング信号▲▼がロウレベルとされるとき、選択的
に結合されるレベル補正用キャパシタCwが設けられる。
このキャパシタのCwは、通常の動作モード及びセルフリ
フレッシュモードにおけるワード線の同時選択数の差、
すなわち６本のワード線分の負荷容量に相当する静電容
量を持つように設計される。

（７）ワード線選択駆動信号発生回路及び冗長ワード線
選択駆動信号発生回路 ワード線選択駆動信号発生回路PWDは、第21図に示さ
れるように、タイミング信号XDPならびに上辺又は下辺
アレイの群内ワード線選択を行う３ビットの相補内部ア
ドレス信号BX2,BX3及びBX10に従って、上記ワード線駆
動信号φｘを選択的に伝達することで、ブーストレベル
のワード線選択駆動信号X00U,X01U,X10U又はX11Uあるい
はX00D,X01D,X10D又はX11Dを択一的に形成する。ワード
線選択駆動信号発生回路PWDには、前述のように、Ｘ系
冗長回路から、メモリアクセスに際して供給されるアド
レスといずれかの冗長ワード線に割り当てられた不良ア
ドレスとが一致したとき選択的にハイレベルとされる内
部制御信号XRが供給される。この内部制御信号XRがハイ
レベルとされるとき、ワード線選択駆動信号発生回路PW
Dの動作は実質的に停止され、上記ワード線選択駆動信
号は形成されない。

一方、冗長ワード線選択駆動信号発生回路PRDWは、タ
イミング信号XDPと対応する反転冗長ワード線選択信号
▲▼〜▲▼に従って、上記ワード線駆動信
号φｘを選択的に伝達することで、ブーストレベルの冗
長ワード線選択駆動信号XR0〜XR3を選択的に形成する。
前述のように、メモリアクセスに際して供給されるアド
レスといずれかの冗長ワード線に割り当てられた不良ア
ドレスとが一致して上記反転冗長ワード線選択信号▲
▼〜▲▼のいずれかがロウレベルとされると
き、言い換えるとこの冗長ワード線選択駆動信号発生回
路PRWDが実質的に動作状態とされるとき、ワード線選択
駆動信号発生回路PWDの動作は実質的に停止される。

（８）Ｘデコーダ ＸデコーダXD0L及びXD0RないしXD3L及びXD3Rは、対応
するメモリアレイの各ワード線群に対応して設けられる
64個の単位回路と、４本の冗長ワード線に対応して設け
られるもう一つの単位回路とをそれぞれ備える。これら
の単位回路は、第36図に例示されるように、各ワード線
群を構成する４本のワード線に対応して設けられる４個
のワード線駆動MOSFETをそれぞれ含む。ワード線駆動MO
SFETのソースは、対応するワード線に結合され、そのド
レインには、対応する上記ワード線選択駆動信号X00な
いしX11又は冗長ワード線選択駆動信号XR0〜XR3が供給
される。ワード線駆動MOSFETのゲートは、対応するカッ
トMOSFETを介して、内部ノードN12すなわちインバータ
回路N9の出力端子に共通結合される。

インバータ回路N9の入力端子は、そのゲートにプリデ
コード信号AX450〜AX453,AX670〜AX673ならびにAX890〜
AX893を所定の組み合わせで受けいわゆるデコーダトリ
ーを構成する３個の直列MOSFETを介して、インバータ回
路N10の出力端子に結合される。このインバータ回路N10
の入力端子には、上記ＸプリデコーダPXDから、対応す
る反転アレイ選択信号線▲▼及び▲
▼ないし▲▼及び▲▼が供給さ
れる。これにより、上記内部ノードN12は、対応する反
転アレイ選択信号▲▼等がロウレベルとさ
れ、かつ上記プリデコード信号が対応する組み合わせで
一斉にハイレベルとされるとき、選択的にハイレベルと
される。その結果、択一的にブーストレベルとされるワ
ード線選択駆動信号X00ないしX11が、対応するワード線
群内の指定される１本のワード線に伝達され、このワー
ド線が択一的に選択状態とされる。

なお、第36図には図示されないが、いずれかの冗長ワ
ード線に割り当てられた不良アドレスが指定される場
合、冗長ワード線選択駆動信号XR0〜XR3のブーストレベ
ルが、上記プリデコード信号に関係なく、対応する冗長
ワード線WR0〜WR3に伝達される。

3.2.3.Y系選択回路 （１）Ｙアドレスバッファ ＹアドレスバッファXABは、第23図に示されるよう
に、アドレス入力端子A11〜A18に対応して設けられる８
個の単位回路を備える。これらの単位回路は、対応する
上記アドレス入力端子を介して伝達されるＹアドレス信
号Y11〜Y18を、反転タイミング信号▲▼及び▲
▼に従って取り込み、保持するラッチ回路をそれ
ぞれ含む。各ラッチ回路の出力信号は、反転タイミング
信号▲▼に従ってゲート制御された後、相補内部
アドレス信号AY11〜AY18として、ＹプリデコーダPYDに
供給される。

（２）Ｙプリデコーダ ＹプリデコーダPYDは、第23図ないし第25図に示され
るように、それぞれ２ビットの相補内部アドレス信号AY
11及びAY12,AY13及びAY14,AY15及びAY16あるいはAY17及
びAY18の非反転及び反転信号を所定の組み合わせで受け
る合計16個のデコーダ単位回路を備える。これらのデコ
ーダ単位回路の出力信号は、プリデコード信号AY120〜A
Y123,AY340〜AY343,AY560〜AY563あるいはAY780〜AY783
として、各Ｙデコーダに供給される。

ところで、上記プリデコード信号AY120〜AY123,AY340
〜AY343,AY560〜AY563ならびにAY780〜AY783を伝達する
16本の信号線は、対をなす２個のメモリアレイの間に配
置されるＹデコーダYD0〜YD3にそった比較的せまい所
を、比較的長い距離にわたって配置される。これらの領
域には、さらにＹ系冗長回路YRACから出力される冗長ワ
ード線選択信号YR0〜YR7を各Ｙデコーダに伝達する８本
の信号線を配置する必要があるが、実際にはそのレイア
ウト余裕はない。

このため、この実施例の擬似スタティック型RAMで
は、第24図及び第25図に示されるように、プリデコード
信号AY560〜AY563ならびにAY780〜AY783を伝達する８本
の信号線を、上記冗長データ線選択信号用の信号線とし
て共有している。すなわち、これらのプリデコード信号
に対応する８個のデコーダ単位回路は、反転タイミング
信号▲▼をゲート制御信号とするマルチプレクサ
をそれぞれ備える。ここで、反転タイミング信号▲
▼は、後述するように、メモリアクセスに際して供給
されるＹアドレス信号Y11〜Y18と８組の冗長データ線群
のいずれかに割り当てられた不良アドレスとが一致した
とき、選択的にロウレベルとされる。このとき、各デコ
ーダ単位回路のマルチプレクサは、対応する上記冗長デ
ータ線選択信号YR0〜YR7を選択し、各Ｙデコーダに伝達
する。一方、これらのアドレスが一致せず、上記反転タ
イミング信号▲▼がハイレベルとされるとき、各
デコーダ単位回路のマルチプレクサは、対応するプリデ
コード信号AY560〜AY563ならびにAY780〜AY783を選択
し、Ｙデコーダに伝達する。これにより、ゲート制御用
のタイミング信号φyrを各Ｙデコーダに伝達する１本の
信号線を追加するだけで、等価的に８本の信号線を実現
し、擬似スタティック型RAMのチップ面積を縮小するこ
とができる。

一方、上記プリデコード信号AY120〜AY123,AY340〜AY
343,AY560〜AY563ならびにAY780〜AY783は、第23図ない
し第25図に＊記号で示される選択信号すなわちAX1U又は
AX1UYによってゲート制御された後、ドライバとして作
用する３段のインバータ回路を介して、対応するＹデコ
ーダに伝達される。この実施例において、上記ゲート制
御を行うナンドゲート回路ならびに３段のインバータ回
路は、第46図に示されるように、対応するＹデコーダに
それぞれ近接して配置される。その結果、上記プリデコ
ード信号に関する信号伝達回路の遅延時間が短縮され
る。

（３）Ｙ系冗長回路 擬似スタティック型RAMは、前述のように、メモリア
レイごとに32組の冗長相補データ線RD0〜RD31を備え、
これらの冗長相補データ線の４組すなわち各冗長データ
線群ごとに対応して設けられる８個のＹ系冗長回路YRAC
0〜YRAC7を備える。これらのＸ系冗長回路は、第26図に
例示されるように、１個の冗長イネーブル回路YREと、
相補内部アドレス信号AY11〜AX18の各ビットに対応して
設けられる８個の冗長アドレス比較回路とを含む。これ
らの冗長イネーブル回路及び冗長アドレス比較回路は、
前述のＸ系冗長回路と同様に機能し、その出力信号すな
わち冗長データ線選択信号YR0〜YR7を選択的にハイレベ
ルとする。

すなわち、各Ｙ系冗長回路の冗長イネーブル回路YRE
は、対応するＹ系冗長回路が有効とされるとき、言い換
えると対応する冗長データ線群に不良アドレスが割り当
てられるとき選択的に切断されるヒューズ手段を含み、
このヒューズ手段が切断されることで、その出力信号YR
E0〜YRE7をハイレベルとする。一方、各Ｙ系冗長回路の
８個の冗長アドレス比較回路は、対応する冗長データ線
群に割り当てられる不良アドレスの対応するビットが論
理“0"又は論理“1"とされることで選択的に切断される
２個のヒューズ手段を含み、これらのヒューズ手段が切
断されることで不良アドレスの対応するビットを記憶す
る。そして、対応する冗長イネーブル回路の出力信号YR
E0〜YRE7がハイレベルであることを条件に選択的に動作
状態とされ、上記不良アドレスとメモリアクセスに際し
て供給されるＹアドレス信号Y11〜Y18すなわち相補内部
アドレス信号AY11〜AY18の対応するビットを比較照合す
る。その結果、両ビットが一致するとき、その出力信号
を選択的にハイレベルとする。

上記冗長アドレス比較回路の出力信号は、所定の検出
ノードと回路の接地電位との間に直列形態に設けられる
８個のカスケードMOSFETのゲートにそれぞれ供給され
る。そして、８個の冗長アドレス比較回路の出力信号が
すべてハイレベルであることを条件に、言い換えると各
Ｙ系冗長回路に保持される不良アドレスとメモリアクセ
スに際して供給されるＹアドレス信号Y11〜Y18が全ビッ
ト一致することを条件に、上記検出ノードが選択的にロ
ウレベルとされる。検出ノードのレベルは、インバータ
回路を経て、上記冗長データ線選択信号YR0〜YR7ならび
に反転冗長データ線選択信号▲▼〜▲▼と
される。

つまり、Ｙ系冗長回路YRAC0〜YRAC7は、対応する冗長
データ線群に割り当てられる不良アドレスを保持する不
良アドレスROMとして作用するとともに、これらの不良
アドレスとメモリアクセスに際して供給されるＹアドレ
ス信号Y11〜Y18すなわち相補内部アドレス信号AY11〜AY
18をビットごとに比較照合する冗長アドレス比較回路と
して作用する。そして、対応する不良アドレスと相補内
部アドレス信号AY11〜AY18が全ビット一致することを条
件に、その出力信号すなわち冗長データ線選択信号YR0
〜YR7を選択的にハイレベルとし、反転冗長データ線選
択信号▲▼〜▲▼を選択的にロウレベルと
する。

冗長データ線選択信号YR0〜YR7は、前述のように、Ｙ
プリデコーダPYDを介して各Ｙデコーダに供給される。
また、反転冗長データ線選択信号▲▼〜▲
▼は、実質８入力の負論理和回路の対応する入力端子に
供給され、反転タイミング信号▲▼を形成するた
めに供される。言うまでもなく、反転タイミング信号▲
▼は、いずれかの冗長データ線選択信号YR0〜YR7
がロウレベルとされるとき、言い換えるといずれかの冗
長データ線群が選択状態とされるとき、選択的にロウレ
ベルとされる。反転タイミング信号▲▼は、さら
にタイミング信号φyedによってゲート制御された後、
タイミング信号φyrとされる。非反転及び反転タイミン
グ信号φyrは、前述のように、ＹプリデコーダPYDのマ
ルチプレクサ制御信号として供されるとともに、Ｙデコ
ーダYDにおける相補データ線又は冗長相補データ線選択
動作の切り換え制御信号とされる。

一方、各Ｙ系冗長回路の冗長イネーブル回路YREの出
力信号YRE0〜YRE7は、特に制限されないが、実質８入力
の論理和回路の対応する入力端子にも供給され、内部制
御信号SIGYを形成するために供される。言うまでもな
く、内部制御信号SIGYは、いずれかの冗長イネーブル回
路YREの出力信号YRE0〜YRE7がハイレベルとされると
き、言い換えるといずれかの冗長データ線群に不良アド
レスが割り当てられるとき、選択的にハイレベルとされ
る。上記内部制御信号SIGYは、前述の内部制御信号SIGX
と同様に、アドレス入力端子A4に所定の高電圧が供給さ
れるとき、いわゆるシグネイチュア信号としてアドレス
入力端子A5から出力される。

Ｙ系冗長回路YRAC0〜YRACは、さらに、反転内部制御
信号FCKがロウレベルとされるとき、各冗長アドレス比
較回路に設けられるヒューズ手段の半断線等を試験する
ためのいわゆるヒューズチェック機能を持つ。

（４）Ｙデコーダ ＹデコーダYD0〜YD3は、対応する左右一対のメモリア
レイの４組の相補データ線に対応して設けられる256個
の単位回路と、４組の冗長相補データ線すなわち冗長デ
ータ線群に対応して設けられる８個の単位回路とをそれ
ぞれ備える。このうち、４組の相補データ線に対応して
設けられる単位回路は、第37図に例示されるように、検
出ノードと回路の電源電圧あるいは対応する反転Ｙデコ
ーダ制御信号▲▼又は▲▼すなわ
ち▲▼〜▲▼又は▲▼
〜▲▼との間に並列又は直列形態に設けられ
る複数のＰチャンネル及びＮチャンネルMOSFETをそれぞ
れ含む。これらのMOSFETは、そのゲートにプリデコード
信号AY120〜AY123,AY340〜AY343,AY560〜AY563ならびに
AY780〜AY783が対応する組み合わせで供給されること
で、１個のナンドゲート回路を構成する。したがって、
各単位回路の検出ノードは、対応する反転Ｙデコーダ制
御信号がロウレベルとされ、かつ対応する上記プリデコ
ード信号がすべてハイレベルとされることを条件に、選
択的にロウレベルとされる。その結果、対応するデータ
線選択信号YS0〜YS255が択一的にハイレベルとされ、対
応する４組の相補データ線が選択状態とされる。なお、
上記プリデコード信号線AY560〜AY563ならびにAY780〜A
Y783を冗長データ線選択信号YR0〜YR7が伝達されると
き、プリデコード信号AY340〜AY343はすべてロウレベル
とされる。このため、通常の相補データ線を選択するた
めのデータ線選択信号はすべてロウレベルとされる。

一方、各冗長データ線群に対応して設けられる４個の
単位回路は、特に制限されないが、第37図に例示される
ように、タイミング信号φyrと対応するプリデコード信
号AY560〜AY563又はAY780〜AY783すなわち冗長データ線
選択信号YR0〜YR7を受ける２入力ナンドゲート回路をそ
れぞれ含む。これらのナンドゲート回路の出力信号は、
対応する上記反転Ｙデコーダ制御信号がロウレベルとさ
れ、かつタイミング信号φyrならびに対応する冗長デー
タ線選択信号YR0〜YR7がハイレベルとされるとき、選択
的にロウレベルとされる。その結果、対応する冗長デー
タ線選択信号RYS0〜RYS7が択一的にハイレベルとされ、
対応する４組の冗長相補データ線が選択状態とされる。

3.2.4.データ入出力回路 （１）データ入力バッファ データ入力バッファDIBは、データ入出力端子IO0〜IO
7に対応して設けられる８個の単位回路を備える。これ
らの単位回路の入力端子は、第３図に示されるように、
対応するデータ入出力端子IO0〜IO7に結合される。一
方、データ端子IO0〜IO7に結合される。一方、データ入
力バッファDIBのデータ入出力端子IO0〜IO3に対応する
第１ないし第４の単位回路の出力端子は、隣接する書き
込み回路DILL及びDIRLの対応する単位回路にそれぞれ共
通結合され、データ入出力端子IO4〜IO7に対応する第５
ないし第８の単位回路の出力端子は、DILR及びDIRRの対
応する単位回路の入力端子にそれぞれ共通結合される。

データ入力バッファDIBの各単位回路は、第29図に例
示されるように、擬似スタティック型RAMが書き込み系
の動作サイクルとされるとき所定のタイミングでロウレ
ベルとされる反転タイミング信号▲▼に従っ
て、対応するデータ入出力端子IO0〜IO7を介して供給さ
れる書き込みデータを取り込み、これを対応する書き込
み回路DILL及びDIRLあるいはDILR及びDIRRの対応する単
位回路に伝達する。

（２）書き込み回路及び書き込み選択回路 書き込み回路DILLは、第29図に例示されるように、二
つのメモリアレイMARY0L及びMARY0Rの各コモンI/O線に
対応して共通に設けられる４個の単位回路をそれぞれ備
える。これらの単位回路は、データ入力バッファDIBの
第１ないし第４の単位回路から伝達される書き込み信号
をもとに、相補書き込み信号DIijAすなわちDI00A〜DI03
Aをそれぞれ形成する。これらの相補書き込み信号は、
第30図に示されるように、対応する書き込み選択信号WS
0L又はWS0Rがハイレベルとされることを条件に、書き込
み選択回路WSによって選択され、メモリアレイMARY0L又
はMARY0Rの４組のコモンI/O線に伝達される。

同様に、書き込み回路DIRLは、メモリアレイMARY1L及
びMARY1Rの各コモンI/O線に対応して共通に設けられる
４個の単位回路をそれぞれ備える。これらの単位回路
は、データ入力バッファDIBの第１ないし第４の単位回
路から伝達される書き込み信号をもとに、相補書き込み
信号DI10B〜DI13Bをそれぞれ形成する。これらの相補書
き込み信号は、対応する書き込み選択信号WS1L又はWS1R
がハイレベルとされることを条件に、メモリアレイMARY
0L又はMARY0Rの４組のコモンI/O線に選択的に伝達され
る。

一方、書き込み回路DILRは、メモリアレイMARY2L及び
MARY2Rの各コモンI/O線に対応して共通に設けられる４
個の単位回路をそれぞれ備える。これらの単位回路は、
データ入力バッファDIBの第５ないし第８の単位回路か
ら伝達される書き込み信号をもとに、相補書き込み信号
DI24A〜DI27Aをそれぞれ形成する。これらの相補書き込
み信号は、対応する書き込み選択信号WS2L又はWS2Rがハ
イレベルとされることを条件に、メモリアレイMARY2L又
はMARY2Rの４組のコモンI/O線に選択的に伝達される。

同様に、書き込み回路DIRRは、メモリアレイMARY3L及
びMARY3Rの各コモンI/O線に対応して共通に設けられる
４個の単位回路をそれぞれ備える。これらの単位回路
は、データ入力バッファDIBの第５ないし第８の単位回
路から伝達される書き込み信号をもとに、相補書き込み
信号DI34B〜DI37Bをそれぞれ形成する。これらの相補書
き込み信号は、対応する書き込み選択信号WS3L又はWS3R
がハイレベルとされることを条件に、メモリアレイMARY
3L又はMARY3Rの４組のコモンI/O線に選択的に伝達され
る。

（３）メインアンプ メインアンプMALLは、第27図に例示されるように、メ
モリアレイMARY0L及びMARY0Rの各コモンI/O線に対応し
て設けられる４個の単位回路を含む。これらの単位回路
は、２組の入力端子と１組の出力端子をそれぞれ有す
る。このうち、各単位回路の入力端子の一方は、メモリ
アレイMARY0Lの対応するコモンI/O線IO0iLすなわちIO00
L〜IO03Lにそれぞれ結合され、その他方は、メモリアレ
イMARY0Rの対応するコモンI/O線IO0iRすなわちIO00R〜I
O03Rにそれぞれ結合される。これらの入力端子は、対応
する反転アレイ選択信号▲▼又は▲
▼がロウレベルとされることで、対応する単位回路の
相補内部ノードIMA0iすなわちIMA00〜IMA03に選択的に
結合される。メインアンプMALLの各単位回路の出力端子
は、出力選択回路OSLを経て、データ出力バッファDOBの
第１ないし第４の単位回路の入力端子に結合される。メ
インアンプMALLは、上記相補内部ノードIMA0iとその出
力端子との間に実質的に直列形態に設けられる２対のス
タティック型増幅回路を含み、対応するタイミング信号
φma0に従って選択的に動作状態とされる。

同様に、メインアンプMARLは、メモリアレイMARY1L及
びMARY1Rの各コモンI/O線に対応して設けられる４個の
単位回路を含む。これらの単位回路の４対の入力端子
は、メモリアレイMARY1L又はMARY1Rの対応するコモンI/
O線IO1iL又はIO1iRに結合され、その出力端子は、出力
選択回路OSLを介して、データ出力バッファDOBの第１な
いし第４の単位回路の入力端子に共通結合される。メイ
ンアンプMARLは、対応するタイミング信号φma1に従っ
て選択的に動作状態とされる。

一方、メインアンプMALRは、メモリアレイMARY2L及び
MARY2Rの各コモンI/O線に対応して設けられる４個の単
位回路を含む。これらの単位回路の４対の入力端子は、
メモリアレイMARY2L又はMARY2Rの対応するコモンI/O線I
O2jLすなわちIO24L〜IO27LあるいはIO2jRすなわちIO24R
〜IO27Rにそれぞれ結合され、その出力端子は、出力選
択回路OSLを介して、データ出力バッファDOBの第５ない
し第８の単位回路の入力端子にそれぞれ結合される。メ
インアンプMARLは、対応するタイミング信号φma0に従
って選択的に動作状態とされる。

同様に、メインアンプMARRは、メモリアレイMARY3L及
びMARY3Rの各コモンI/O線に対応して設けられる４個の
単位回路を含む。これらの単位回路の４対の入力端子
は、メモリアレイMARY3L又はMARY3Rの対応するコモンI/
O線IO3jL又はIO3jRにそれぞれ結合され、その出力端子
は、出力選択回路OSLを介して、上記データ出力バッフ
ァDOBの第５ないし第８の単位回路の入力端子にそれぞ
れ共通結合される。メインアンプMARLは、対応するタイ
ミング信号φma0に従って選択的に動作状態とされる。

以下、メインアンプMALLを例に、この擬似スタティッ
ク型RAMのメインアンプの概要とその特徴について説明
する。

各メインアンプの単位回路は、対応する２組のコモン
I/O線IO0iL及びIO0iR等の非反転及び反転信号線間に設
けられる３個のイコライズMOSFETをそれぞれ含む。これ
らのイコライズMOSFETは、対応する内部制御信号IOS0L
又はIOS0R等がロウレベルとされることで選択的にオン
状態となり、対応するコモンI/O線の非反転及び反転信
号線をハーフプリチャージレベルHVCとする。

各メインアンプの単位回路は、さらに、第47図に別記
されるように、対応する上記コモンI/O線IO0iL等の非反
転信号線IO0iL等及び反転信号線▲▼等と回
路の電源電圧との間に設けられる一対のプリセットMOSF
ETQN23及びQN24をそれぞれ含む。これらのプリセットMO
SFETは、対応する内部制御信号IOU0L等がハイレベルと
されることで選択的にオン状態となり、対応する上記コ
モンI/O線の非反転及び反転信号線を、回路の電源電圧
からそのしきい値電圧分だけ低いレベルにプリセットす
る。その結果、各コモンI/O線の非反転及び反転信号線
の直流レベルは、スタティック型増幅回路の感度が最大
となる所定のバイアス電圧を有するものとなる。

ところで、この擬似スタティック型RAMにおいて、上
記内部制御信号IOU0L等は、第48図に例示されるよう
に、各メインアンプが動作状態とされる直前、言い換え
ると上記タイミング信号φma0等がハイレベルとされる
直前において一時的にハイレベルとされ、これによって
プリセットMOSFETQN23及びQN24等が一時的にオン状態と
される。このため、上記プリセットMOSFETが、メインア
ンプが動作状態とされる間継続的にオン状態とされる従
来のダイナミック型RAM等に比較して、メインアンプの
低消費電力化を図ることができる。

（４）出力選択回路 出力選択回路OSLは、第32図に示されるように、メイ
ンアンプMALL,MARL,MALR及びMARRから出力される４ビッ
トの読み出しデータを、上記タイミング信号φma0及び
φma1に従って選択し、データ出力バッファDOBの対応す
る単位回路に選択的に伝達する。

すなわち、出力選択回路OSLは、タイミング信号φma0
がハイレベルとされるとき、メインアンプMALLの各単位
回路から出力される読み出しデータをデータ出力バッフ
ァDOBの第１〜第４の単位回路DO0〜DO3にそれぞれ伝達
し、メインアンプMALRの各単位回路から出力される読み
出しデータをデータ出力バッファDOBの第５〜第８の単
位回路DO4〜DO7にそれぞれ伝達する。また、タイミング
信号φma1がハイレベルとされるとき、メインアンプMAR
Lの各単位回路から出力される読み出しデータをデータ
出力バッファDOBの第１〜第４の単位回路DO0〜DO3にそ
れぞれ伝達し、メインアンプMARRの各単位回路から出力
される読み出しデータをデータ出力バッファDOBの第５
〜第８の単位回路DO4〜DO7にそれぞれ伝達する。

（５）データ出力バッファ データ出力バッファDOBは、データ入出力端子IO0〜IO
7に対応して設けられる８個の単位回路DO0〜DO7を備え
る。これらの単位回路は、第31図に例示されるように、
一対のナンドゲート回路の入力端子及び出力端子が交差
接続されてなるラッチ回路と、このラッチ回路の非反転
及び反転入力端子間に設けられタイミング信号φmad
（第２のタイミング信号）に従って選択的にオン状態と
される一対のプリチャージMOSFETと、上記ラッチ回路の
相補出力信号の反転信号を出力制御用の反転タイミング
信号▲▼に従って選択的に伝達する一対のCMOS
ナンドゲート回路と、対応する抵抗を介して上記ナンド
ゲート回路の出力信号の反転信号を受ける一対のＮチャ
ンネル型の出力MOSFETとをそれぞれ含む。上記ラッチ回
路の相補入力端子には、タイミング信号φma0又はφma1
（第１のタイミング信号）に従って選択的にオン状態と
される２対のMOSFET（スイッチ手段）を介して、対応す
るメインアンプの相補内部出力信号すなわち読み出しデ
ータが伝達される。また、上記一対の出力MOSFETの共通
結合されたノードは、対応するデータ入出力端子IO0〜I
O7にそれぞれ結合される。

データ出力バッファDOBの各単位回路は、上記反転タ
イミング信号▲▼がロウレベルとされることで
実質的に動作状態とされ、対応するメインアンプから出
力選択回路OSLを介して伝達される読み出しデータを、
対応するデータ入出力端子IO0〜IO7から送出する。上記
反転タイミング信号▲▼かハイレベルとされる
とき、データ出力バッファDOBの各単位回路の出力はハ
イインピーダンス状態とされる。

ところで、この擬似スタティック型RAMのデータ出力
バッファDOBは、第49図（ａ）及び（ｂ）に再掲される
ように、回路の電源電圧及び接地電位間に直列形態に設
けられる一対のＮチャンネルMOSFETQN3及びQN4を出力MO
SFETとする。このため、対応する単位回路からハイレベ
ルの読み出しデータが送出される場合、対応するデータ
入出力端子IO0〜IO7のレベルが上昇するにしたがって出
力MOSFETQN3のゲート・ソース間電圧が低下し、等価的
にその出力動作が遅くなる。

これに対処するため、この実施例では、第49図（ａ）
に示されるように、上記ラッチ回路を構成するナンドゲ
ート回路NAG2（第２のCMOS論理ゲート回路）の第３の入
力端子にタイミング信号CE3D（第３のタイミング信号）
を入力し、ラッチ回路をプリセットする方法をとってい
る。すなわち、上記タイミング信号CE3Dは、第49図
（ｃ）に示されるように、通常ロウレベルとされ、擬似
スタティック型RAMが選択状態とされるとき反転タイミ
ング信号▲▼を包含するように一時的にハイレ
ベルとされる。このため、擬似スタティック型RAMが非
選択状態とされ上記タイミング信号CE3Dがロウレベルと
されるとき、上記ラッチ回路は論理“1"つまりハイレベ
ル出力状態にプリセットされ、タイミング信号CE3Dがハ
イレベルとされることで、読み出しデータに従ったラッ
チ状態とされる。これにより、データ出力バッファDOB
は、その出力動作を開始する当初において、読み出しデ
ータに関係なく、一旦ハイレベル出力状態となり、続い
て読み出しデータに従った出力動作を行う。その結果、
等価的にデータ出力バッファDOBのハイレベル出力動作
が高速化される。

なお、プリセット機能を持つ出力バッファ回路につい
ては、特開昭60-209212号公報に記載されている。この
公報において、プリセットにはゲート回路を用いる技術
が記載されているのに対して、本願ではプリチャージ回
路を用いているためにゲート回路の遅延が起こらない。

3.2.5.タイミング発生回路 タイミング発生回路TGは、特に制限されないが、▲
▼系タイミング発生回路▲▼，▲▼系タイミ
ング発生回路▲▼、▲▼系タイミング発生回路
▲▼ならびにワード線クリア回路WC及びプリチャー
ジ制御回路PCを備える。このうち、▲▼系タイミン
グ発生回路▲▼は、▲▼系すなわちリフレ
ッシュ制御用のタイミング発生回路としても機能する。
以下、この擬似スタティック型RAMのタイミング発生回
路TGの各部の概要とその特徴について説明する。

（１）▲▼系タイミング発生回路 ▲▼系タイミング発生回路▲▼は、第12図に
示されるように、チップイネーブル信号▲▼を入力
するためのパッド▲▼に対応して設けられる入力回
路を含む。この入力回路を経て入力されるチップイネー
ブル信号▲▼は、まず反転タイミング信号▲
▼とされ、２入力ナンドゲート回路の一方の入力端子に
供給される。このナンドゲート回路の他方の入力端子に
は、反転タイミング信号▲▼が供給され、その
出力信号は、所定数の論理ゲート回路を経て、擬似スタ
ティック型RAMの動作を進行させる複数の反転タイミン
グ信号▲▼，▲▼及び▲▼等を順次
形成する。

ここで、反転タイミング信号▲▼は、反転タ
イミング信号▲▼，▲▼及び▲
▼のいずれかがロウレベルとされることで、選択的
にロウレベルとされ、反転タイミング信号▲▼が
ロウレベルとされることで、ハイレベルに戻される。上
記反転タイミング信号▲▼′は、後述するよう
に、擬似スタティック型RAMがセルフリフレッシュモー
ドとされる当初において一時的にロウレベルとされ、反
転タイミング信号▲▼は、擬似スタティック型
RAMがセルフリフレッシュモードとされた後、所定のリ
フレッシュ周期が経過するごとに一時的にロウレベルと
される。また、反転タイミング信号▲▼は、擬
似スタティック型RAMがオートリフレッシュモードとさ
れる当初において、一時的にロウレベルとされる。これ
により、擬似スタティック型RAMは、チップイネーブル
信号▲▼がロウレベルとされることで擬似スタティ
ック型RAMが選択状態とされ、あるいは擬似スタティッ
ク型RAMがオートリフレッシュ又はセルフリフレッシュ
される当初、ならびに擬似スタティック型RAMがセルフ
リフレッシュモードとされかつ所定のリフレッシュ周期
が経過するごとに、上記反転タイミング信号▲▼
ないし▲▼等により制御される一連の動作を開始
するものとなる。

反転タイミング信号▲▼及び▲▼は、実
質的に負論理和回路を構成する２入力ナンドゲート回路
と所定数のインバータ回路を経て、Ｘアドレス信号及び
Ｙアドレス信号を取り込むためのタイミング信号φxls
及びφylsを形成する。一方、反転タイミング信号▲
▼は、反転された後、２入力ナンドゲート回路の一
方の入力端子に供給される。このナンドゲート回路の他
方の入力端子には、上記反転タイミング信号▲▼
の反転遅延信号が供給され、その出力信号は、所定数の
論理ゲート回路を経て、擬似スタティック型RAMのセン
スアンプ等を制御するための複数のタイミング信号P1,P
2,P3及びP4等を形成する。これらのタイミング信号は、
反転タイミング信号▲▼及び▲▼がともに
ロウレベルとされてから所定の遅延時間が経過すること
が有効すなわちハイレベルに順次変化され、反転タイミ
ング信号▲▼がハイレベルに戻されることで無効
すなわちロウレベルに順次戻される。

一方、反転タイミング信号▲▼は、反転された
後、上記タイミング信号φxlsと組み合わされ、さらに
所定数の論理ゲート回路を経て、擬似スタティック型RA
Mのセンスアンプ等を制御するためのタイミング信号P1D
及びP2D等を順次形成する。また、反転タイミング信号
▲▼及び反転タイミング信号▲▼がハイ
レベル、すなわち擬似スタティック型RAMがリフレッシ
ュモードでないことを条件に、データ入出力回路を活性
化するための反転タイミング信号▲▼及びタイミ
ング信号φys等を形成する。

さらに、上記タイミング信号P1は、反転タイミング信
号▲▼がハイレベル、すなわち擬似スタティック
型RAMがセルフリフレッシュモードとされることを条件
に、所定数の論理ゲート回路を伝達され、タイミング信
号P1AないしP1Cを順次形成する。

これらのタイミング信号P1ないしP4とP1D及びP2Dなら
びにP1AないしP1Cは、前述のように、センスアンプ駆動
回路SP及びSNに供給され、これによって複数のセンスア
ンプ駆動MOSFETをオン状態とするためのタイミング信号
が、所定の条件をもって形成される。

（２）▲▼系タイミング発生回路 ▲▼系タイミング発生回路▲▼は、第13図に
示されるように、ライトイネーブル信号▲▼を入力
するためのパッド▲▼に対応して設けられる入力回
路を含む。この入力回路を経て入力されるライトイネー
ブル信号▲▼は、まず反転タイミング信号▲
▼と負論理和がとられた後、反転タイミング信号▲
▼を形成する。また、上記タイミング信号P1と論
理積がとられた後、書き込み制御用のタイミング信号WE
0とWE2ならびに反転タイミング信号▲▼，▲
▼及び▲▼を形成する。

ここで、上記反転タイミング信号▲▼は、反
転タイミング信号▲▼及び▲▼がとも
にロウレベルとされるとき、すなわち擬似スタティック
型RAMがリフレッシュモードとされかつパッド▲▼
に所定の高電圧が供給されるとき、言い換えると擬似ス
タティック型RAMが前述のRCCテストモードとされると
き、選択的にロウレベルとされる。

これらのことから、ライトイネーブル信号▲▼が
ロウレベルとされることで、擬似スタティック型RAMが
書き込み系の動作サイクルとされるとき、あるいは擬似
スタティック型RAMが上記RCCテストモードとされると
き、上記反転タイミング信号▲▼がロウレベル
とされ、データ入出力端子IO0〜IO7を介して供給される
８ビットの書き込みデータが、データ入力バッファDIB
の対応する単位回路に取り込まれる。これらの書き込み
データは、反転タイミング信号▲▼等がロウレベ
ルとされることで、対応する書き込み回路を介して伝達
され、選択された８個のメモリセルに一斉に書き込まれ
る。

（３）▲▼タイミング発生回路 ▲▼系タイミング発生回路▲▼は、特に制限
されないが、第14図に示されるように、出力イネーブル
信号▲▼すなわちリフレッシュ制御信号▲
▼に対応して設けられる入力回路を含む。この入力回路
を経て入力される出力イネーブル信号▲▼は、タイ
ミング信号OE0とされ、さらに上記タイミング信号P2Dと
組み合わされることで、出力制御用の反転タイミング信
号▲▼を形成する。この反転タイミング信号▲
▼は、前述のように、データ出力バッファDOB
に供給され、読み出しデータの出力制御に供される。

一方、上記タイミング信号OE0は、反転タイミング信
号▲▼がハイレベルであることを条件に、すなわ
ちチップイネーブル信号▲▼がハイレベルであるこ
とを条件に、ラッチ回路を介して伝達され、これによっ
て反転タイミング信号▲▼がロウレベルとされ
る。反転タイミング信号▲▼は、所定の遅延回路
を介して順次伝達され、その結果、まずタイミング信号
RF1がハイレベルとされ、やや遅れて反転タイミング信
号▲▼がロウレベルとされる。

タイミング信号RF1及び反転タイミング信号▲
▼は、さらに上記反転タイミング信号▲▼と組み
合わされることで、反転タイミング信号▲▼を
形成する。反転タイミング信号▲▼は、チップ
イネーブル信号▲▼がハイレベルとされる状態で出
力イネーブル信号▲▼すなわちリフレッシュ制御信
号▲▼がロウレベルとされるとき、すなわち擬
似スタティック型RAMがオートリフレッシュモードとさ
れる当初において、一時的にロウレベルとされるものと
なる。

擬似スタティック型RAMでは、上記内部タイミング信
号RF1がハイレベルとされることで、内部制御信号ENBが
ハイレベルとされ、リフレッシュタイマー回路TMRが起
動される。これにより、タイミング信号φtmr,反転タイ
ミング信号▲▼及びタイミング信号φclが所定の
周期で形成される。このうち、タイミング信号φclは、
リフレッシュタイマーカウンタ回路SRCによって計数さ
れ、その出力信号すなわち内部タイミング信号SCA7が、
反転タイミング信号▲▼の周期の所定数倍の周期
で、繰り返し一時的にハイレベルとされる。

一方、上記反転タイミング信号▲▼は、反転タ
イミング信号▲▼及び▲▼がともにハイレ
ベルであることを条件に伝達され、さらに上記反転タイ
ミング信号▲▼がロウレベルとされる時点で、反
転タイミング信号▲▼をロウレベルとする。つま
り、反転タイミング信号▲▼は、上記反転タイミ
ング信号▲▼すなわち出力イネーブル信号▲
▼が反転タイミング信号▲▼の周期を超えて連続
してロウレベルとされることでロウレベルとされ、セル
フリフレッシュモードを指定するための内部制御信号と
なる。

反転タイミング信号▲▼は、上記反転タイミン
グ信号▲▼の反転信号すなわち非反転タイミング
信号RF0と反転タイミング信号▲▼との論理積信
号と負論理和がとられ、上記タイミング信号φxlsに従
ってゲート制御されるラッチ回路に伝達される。このラ
ッチ回路の出力信号は、前述のように、Ｘアドレスバッ
ファXABにおいてリフレッシュカウンタRFCの出力信号す
なわちリフレッシュアドレス信号AR0〜AR10を取り込む
ための反転タイミング信号▲▼とされる。つま
り、この反転タイミング信号▲▼は、擬似スタ
ティック型RAMがオートリフレッシュ又はセルフリフレ
ッシュモードとされるとき、タイミング信号φxlsがハ
イレベルとされる時点でロウレベルとされる。

反転タイミング信号▲▼は、さらに、ナンドゲ
ート回路及びインバータ回路と所定の遅延回路DLが組み
合わされてなるワンショット回路にも供給され、反転タ
イミング信号▲▼′を形成する。これにより、
反転タイミング信号▲▼は、反転タイミング
信号▲▼がロウレベル、すなわち擬似スタティッ
ク型RAMのセルフリフレッシュモードが識別される当初
において一時的にロウレベルとされ、上記反転タイミン
グ信号▲▼をロウレベルとする一因となる。

一方、リフレッシュタイマー回路TMRによって所定の
周期で形成されるタイミング信号φclは、リフレッシュ
タイマーカウンタ回路SRCの出力信号SCA7と論理積がと
られた後、タイミング信号RF1がハイレベル、すなわち
リフレッシュ制御信号▲▼がロウレベルとされ
ていることを条件に、伝達され、反転タイミング信号▲
▼となる。また、上記論理積信号は、リフレッ
シュタイマーカウンタ回路SRCをプリセットするための
内部制御信号LOADを形成するとともに、反転タイミング
信号▲▼がハイレベルであることを条件に、その
ヒューズ回路を設定する内部制御信号FSETを形成する。
上記反転タイミング信号▲▼は、前述の反転タ
イミング信号▲▼と同様に、反転タイミング
信号▲▼をロウレベルとする一因となる。

（４）リフレッシュタイマー回路 リフレッシュタイマー回路TMRは、第15図に示される
ように、実質的に直列形態とされる７個のインバータ回
路とキャパシタC1を含む。これらのインバータ回路のう
ちの４個は、第53図（ａ）に再掲されるように、１個の
遅延回路DLとして作用し、その出力信号の反転信号が先
頭のインバータ回路を構成するＰチャンネルMOSFETQP3
のゲートに帰還されることで、１個のリングオシレータ
が構成される。キャパシタC1は、上記MOSFETQP3がオン
状態とされることでチャージされ、またMOSFETQP3がオ
フ状態とされるとき、ＮチャンネルMOSFETQN1（第１のM
OSFET）を介してディスチャージされる。このとき、MOS
FETQN1を介して流されるディスチャージ電流は、このMO
SFETQN1と電流ミラー形態とされるＮチャンネルMOSFETQ
N2（第２のMOSFET）を含む定電流源によって設定され
る。

上記キャパシタC1のチャージ電位は、ＮチャンネルMO
SFETQN7を含む後段のインバータ回路によってモニタさ
れる。このインバータ回路は、いわゆるレベル判定回路
として作用し、その論理スレッシホルドレベルは、MOSF
ETQN7とともにこのレベル判定回路を構成するＰチャン
ネルMOSFETQP5が上記定電流源を構成するＰチャンネルM
OSFETQP4と電流ミラー形態とされることから、ほぼMOSF
ETQN7のしきい値電圧V_THNそのものとなる。したがっ
て、MOSFETQN7は、キャパシタC1のチャージ電位が上記
論理スレッシホルドレベルより高いとオン状態とされ、
低いとオフ状態とされる。その結果、７個のインバータ
回路は１個のリングオシレータとして機能し、その発振
周波数は、MOSFETQN1を介して流されるディスチャージ
電流の大きさによって設定される。

MOSFETQP4及びQN2を含む定電流源は、さらに、これら
のMOSFETの間に設けられる抵抗R1を含む。この抵抗R1
は、第53図（ｂ）に示されるように、Ｐ型半導体基板面
に二酸化シリコン（SiO₂）をもって形成される絶縁層の
上に、多結晶シリコン（PolySi）をもって、しかも、比
較的大きな抵抗値を必要とされることから、比較的長い
距離にわたって形成される。したがって、この多結晶シ
リコン層とＰ型半導体基板との間には、比較的大きな基
板容量が等価的に結合されるため、これによってリフレ
ッシュタイマー回路TMRの特性が電源バンプ等による影
響を受けて変動する。

これに対処するため、この擬似スタティック型RAMで
は、第53図（ｂ）に示されるように、上記抵抗R1を構成
する多結晶シリコン層の二分の一に相当する部分の下層
に、回路の電源電圧（第１の電源電圧）に結合される第
１のＮウェル領域NW1を形成し、残りの二分の一に相当
する部分の下層に、回路の接地電位（第２の電源電圧）
に結合される第２のＮウェル領域NW2を形成している。
これらのウェル領域と抵抗R1を構成する多結晶シリコン
層との間には、ほぼ同じ静電容量を有する基板容量が等
価的に結合されるため、これによって電源パッド等によ
る電源電圧の急峻な変動は相殺される。その結果、リフ
レッシュタイマー回路TMRの特性が安定化され、擬似ス
タティック型RAMは安定したリフレッシュ周期を持つも
のとされる。

一方、上記回路構成のリフレッシュタイマー回路TMR
は、電源バンプに関するもう一つの問題を抱えている。
すなわち、キャパシタC1は、前述のように、MOSFETQP3
がオン状態とされることで、回路の電源電圧を基準とす
る所定のハイレベルにチャージされ、MOSFETQP3がオフ
状態とされることで、MOSFETQN1を介してディスチャー
ジされる。このとき、MOSFETQN1を介して流されるディ
スチャージ電流の値は、定電流源により、やはり回路の
電源電圧を基準として設定される。このため、例えばMO
SFETQP3がオフ状態とされる間に、回路の電源電圧に電
源バンプ等が生じた場合、ディスチャージ電流を設定す
る基準電圧のみが変動する結果となり、これによってリ
フレッシュタイマー回路TMRの特性が変動する。

これに対処するため、例えば、第54図（ａ）に示され
るように、上記定電流源を構成するMOSFETQP4と抵抗R1
との間にＮチャンネルMOSFETQN15（第７のMOSFET）を設
け、このゲート電位を、上記MOSFETQP3（第５のMOSFE
T）がオフ状態とされるとき、上記キャパシタC1（第１
のキャパシタ）と同様にフローティング状態とされるキ
ャパシタC2（第２のキャパシタ）によって設定する方法
が考えられる。

すなわち、キャパシタC2の一方の電極すなわち内部ノ
ードN4（第２の内部ノード）は、ＰチャンネルMOSFETQP
8（第６のMOSFET）が上記MOSFETQP3と同時にオン状態と
されることで、ＰチャンネルMOSFETQP9〜QP11ならびに
ＮチャンネルMOSFETQN12〜QN14からなる定電圧源の出力
電圧V1にチャージされる。内部ノードN4のチャージ電位
は、MOSFETQN15のゲートに供給されることで、上記ディ
スチャージ電流の値を設定する基準電位となり、また、
ＮチャンネルMOSFETQN16のゲートに供給されることで、
キャパシタC1のチャージ電位を設定する基準電位ともな
る。そして、キャパシタC2のチャージ電位は、MOSFETQP
8が上記MOSFETQP3と同時にオフ状態とされることで、MO
SFETQP3とともにフローティングとされ、この間に発生
する電源バンプの影響を受けない。その結果、リフレッ
シュタイマー回路TMRの特性が安定化され、擬似スタテ
ィック型RAMのリフレッシュ周期がさらに安定化され
る。

（５）リフレッシュタイマーカウンタ回路 リフレッシュタイマーカウンタ回路SRCは、第14図に
示されるように、８個の単位カウンタ回路SCNTRが実質
的に直列結合されてなる８ビットのバイナリィカウンタ
を基本構成とする。これらの単位カウンタ回路SCNTR
は、第16図に例示されるように、それぞれ２個のCMOSイ
ンバータ回路が交差接続されてなり、実質的にリング状
に直列結合される一対のマスターラッチ及びスレーブラ
ッチをそれぞれ含む。また、各単位カウンタ回路SCNTR
は、上記内部制御信号FSETに従ってその計数初期値を設
定するために、前述のＸ系冗長回路等に含まれるものと
同様なヒューズ回路をそれぞれ含む。これらの単位カウ
ンタ回路SCNTRは、上記リフレッシュタイマー回路TMRの
出力信号すなわちタイミング信号φclと前段の単位カウ
ンタ回路のキャリー出力信号SCAj-1に従って歩進動作を
行い、その出力信号すなわちキャリー出力信号SCAjを形
成する。なお、先頭ビットの単位カウンタ回路SCNTRに
は、前段回路のキャリー出力信号に代えて、上記タイミ
ング信号RF1が、リフレッシュタイマーカウンタ回路SRC
の起動制御信号として供給される。

最終ビットの単位カウンタ回路SCNTRのキャリー出力
信号SCA7は、リフレッシュタイマーカウンタ回路SRCの
出力信号とされ、前述のように、上記タイミング信号φ
clと組み合わされることで、セルフリフレッシュサイク
ルを起動する反転タイミング信号▲▼を形成す
るために供される。

（６）ワード線クリア回路 ワード線クリア回路WCは、第13図に示されるように、
相補内部アドレス信号BX2,BX3ならびにBX10をもとに、
ワード線クリア制御用のタイミング信号WC0U〜WC3Uある
いはWC0D〜WC3Dを選択的に形成する。これらのタイミン
グ信号は、通常ロウレベルとされ、上記相補内部アドレ
ス信号が対応する組み合わせでロウレベル又はハイレベ
ルとされるとき、択一的にハイレベルとされる。その結
果、各メモリアレイのすべてのワード線と回路の接地電
位との間に設けられるワード線クリアMOSFETが選択的に
オフ状態とされ、対応するワード線がクリア状態が解放
される。

（７）プリチャージ制御回路 プリチャージ制御回路PCは、反転タイミング信号▲
▼，▲▼及び▲▼等をもとに、擬似ス
タティック型RAMの各部をプリチャージするための各種
制御信号を形成する。また、さらに内部アドレス信号AX
0及びAX1を組み合わせることで、Ｙデコーダを選択的に
動作状態とするための反転デコーダ制御信号▲
▼〜▲▼等を選択的に形成する。

3.2.6.電圧発生回路 擬似スタティック型RAMは、例えば＋5Vとされる回路
の電源電圧VCCをもとに、各種の内部電圧を形成する複
数の電圧発生回路HVC,VBB及びVLを備える。

（１）HVC電圧発生回路 電圧発生回路HVCは、第43図に示されるように、回路
の電源電圧VCCを降圧することで、そのほぼ二分の一の
電位とされる内部電圧HVCを形成する。この内部電圧HVC
は、いわゆるハーフプリチャージ電位として、各イコラ
イズ回路に供給される。

電圧発生回路HVCは、後述する反転内部制御信号ICTが
ロウレベルとされるとき、選択的にその動作が停止さ
れ、これによって擬似スタティック型RAMの待機電流が
削減される。

ところで、電圧発生回路HVCでは、第55図（ｂ）に再
掲されるように、回路の電源電圧（第１の電源電圧）及
び接地電位（第２の電源電圧）間に実質的に直列形態に
設けられるＰチャンネル型（第１導電型）のMOSFETQP12
（第10のMOSFET）とＮチャンネル型（第２導電型）のMO
SFETQN18（第13のMOSFET）のコンダクタンス比によって
その出力電位すなわち内部電圧HVCが設定される。そし
て、出力用のＮチャンネルMOSFETQN19（第14のMOSFET）
及びＰチャンネルMOSFETQP14（第15のMOSFET）を設け、
これらのMOSFETと電流ミラー形態とされるＮチャンネル
MOSFETQN17（第11のMOSFET）及びＰチャンネルMOSFETQP
13（第12のMOSFET）を、内部ノードN5（第３の内部ノー
ド）と上記MOSFETQP12又はQN18との間に設けることで、
出力電流の変動にともなう内部電圧HVCの変動を抑制し
ている。このとき、上記出力MOSFETQN19及びQP14のコン
ダクタンスgm19及びgm14は、対応するMOSFETQN17及びQP
13のコンダクタンスgm17及びgm13に対して、 gm19＞gm17 gm14＞gm13 であることが必要とされる。ところが、このように出力
MOSFETQN19及びQP14のコンダクタンスが大きくされるこ
とで、これらの出力MOSFETを介して比較的大きな貫通電
流が流されてしまう。これに対処するため、出力MOSFET
QN19及びQP14のしきい値電圧V_THN19及びV_THP14を、対応
するMOSFETQN17及びQP13のしきい値電圧V_THN17及びV_THP
13に比較して、 V_THN19＋V_THP14＞V_THN17＋V_THP13 となるように、そのゲート長を設定し、貫通電流を防
止している。しかしながら、ゲート長によるしきい値電
圧の設定は、プロセスによる変動を受けやすく、完全に
貫通電流を防止するには至らない。また、貫通電流が停
止されることで、逆に内部電圧HVCの不感帯が生じ、そ
のレベル制御が困難になるという問題が生じた。

これに対処するため、まず、第55図（ｂ）に示される
ように、MOSFETQP13のウェル領域をそのドレインに共通
結合する方法が考えられる。すなわち、MOSFETQP13は、
そのウェル領域とドレインが共通結合されることによる
基板効果で、そのしきい値電圧V_THP13が小さくされ、 V_THP14＞V_THP13 なる関係が得やすい。したがって、プロセス変動を受
けることなく、上式の条件を容易に実現することができ
るものである。

一方、内部電圧HVCの不感帯については、第55図
（ａ）に示されるように、出力MOSFETQN19及びQP14と並
列形態に、比較的小さなコンダクタンスを有するもう一
対のＮチャンネルMOSFETQN20（第16のMOSFET）及びＰチ
ャンネルMOSFETQP15（第17のMOSFET）を設け、これによ
ってMOSFETQN17及びQP13等に流される電流を制御する方
法が考えられる。すなわち、これらのMOSFETが付加され
るとき、上記MOSFETQN17及びQP13を介して流される電流
I1は、MOSFETQN20及びQP15のコンダクタンスをそれぞれ
gm20及びgm15とし、これらのMOSFETを介して流される電
流をI2とするとき、 となる。その結果、これらのMOSFETのコンダクタンス比
を設定することで、MOSFETQN17及びQP13を介して流され
る電流I1を比較的容易に制御することが可能となる。こ
れにより、内部電圧HVCに不感帯を持たせることなく、
出力MOSFETQN19及びQP14の貫通電流を抑制することがで
きる。

（２）VBB電圧発生回路 電圧発生回路VBBは、回路の電源電圧VCCをもとに、例
えば所定の負電圧とされる基板バックバイアス電圧VBB
を形成し、擬似スタティック型RAMの半導体基板に供給
する。

電圧発生回路VBBは、特に制限されないが、第33図に
示されるように、実質的に５個の論理ゲート回路がリン
グ状に直列結合されてなる発振回路OSC1と、この発振回
路OSC1から出力されるパルス信号に従って所定の基板バ
ックバイアス電圧VBBを形成するチャージポンプ回路VG1
を備え、基板バックバイアス電圧VBBのレベルをモニタ
することで上記発振回路OSC1を選択的に動作状態とする
レベル検出回路LVMを備える。電圧発生回路VBBは、さら
に、実質的に９個のインバータ回路がリング状に直列結
合されてなる発振回路OSC2と、この発振回路OSC2から出
力されるパルス信号に従って上記基板バックバイアス電
圧VBBを形成するチャージポンプ回路VG2を備える。

レベル検出回路LVMは、特に制限されないが、回路の
電源電圧と基板バックバイアス電圧供給点VBBとの間に
直列形態に設けられる４個のＰチャンネルMOSFET及び３
個のＮチャンネルMOSFETを含む。これらの直列MOSFET
は、反転内部制御信号▲▼及び反転タイミング信
号▲▼がともにハイレベルとされることを条件
に、基板バックバイアス電圧VBBのレベルを監視する。
その結果、基板バックバイアス電圧VBBの絶対値が所定
の値を超えると、反転タイミング信号▲▼がハイ
レベルであることを条件に、レベル検出回路LVMの出力
信号VB1を選択的にロウレベルとする。

反転タイミング信号▲▼がロウレベル、すなわ
ち擬似スタティック型RAMがセルフリフレッシュモード
とされるとき、レベル検出回路LVMのモニタ動作は停止
され、発振回路OSC1は、反転タイミング信号▲▼
がロウレベル、すなわち擬似スタティック型RAMがセル
フリフレッシュサイクルで動作状態とされることを条件
に、選択的に動作状態とされる。このとき、発振回路OS
C2は定常的に動作状態とされる。その結果、セルフリフ
レッシュモードにおいて、レベル検出回路LVMによる貫
通電流が防止され、擬似スタティック型RAMのセルフリ
フレッシュモードの低消費電力化が図られる。

一方、反転タイミング信号▲▼がロウレベル、
すなわち擬似スタティック型RAMが選択状態とされると
き、発振回路OSC1は、レベル検出回路LVMの出力に関係
なく動作状態とされる。その結果、擬似スタティック型
RAMの動作状態において、基板バックバイアス電圧VBBの
低下が防止される。さらに、反転内部制御信号▲
▼がロウレベル、すなわち、後述するように、パッドIC
Tに回路の電源電圧が供給されるとき、レベル検出回路L
VM及び発振回路OSC1は無条件にその動作が停止され、発
振回路OSC2が動作状態とされる。これにより、所定のプ
ローブ試験等において、擬似スタティック型RAMの待機
電流を削減し、リーク電流等の確認試験を行うことがで
きる。

チャージポンプ回路VG1は、ブースト容量C1を有し、
このブースト容量C1のチャージポンプ作用により、所定
の基板バックバイアス電圧VBBを形成する。チャージポ
ンプ回路VG1は、上記ブースト容量C1が比較的大きな静
電容量を持つように設計されることで、比較的大きな電
流供給能力を持つものとされる。

同様に、チャージポンプ回路VG2は、ブースト容量C2
を有し、このブースト容量C2のチャージポンプ作用よ
り、所定の基板バックバイアス電圧VBBを形成する。チ
ャージポンプ回路VG2は、上記ブースト容量C2が比較的
小さな静電容量を持つように設計されることで、比較的
小さな電流供給能力を持つものとされる。

ところで、この擬似スタティック型RAMの電圧発生回
路VBBでは、発振回路OSC2及びチャージポンプ回路VG2の
動作電流を削減する方法として、次のような工夫が施さ
れている。

すなわち、まず、発振回路OSC2は、第56図に再掲され
るように、実質的に９個のインバータ回路がリング状に
直列結合されてなるリングオシレータを基本構成とす
る。これらのインバータ回路は、各MOSFETのコンダクタ
ンスが極めて小さくされるとともに、その動作電流が、
電流ミラー形態とされるＰチャンネル又はＮチャンネル
MOSFETを介して供給され、極めて小さな値に制限され
る。

発振回路OSC2を構成するインバータ回路のうち、第３
段目のインバータ回路の出力信号すなわちパルス信号φ
１は、ＰチャンネルMOSFETQP7及びＮチャンネルMOSFETQ
N11からなるインバータ回路を経て、反転パルス信号▲
▼（第１のパルス信号）とされ、チャージポンプ回
路VG2のＰチャンネルMOSFETQP6（第３のMOSFET）のゲー
トに供給される。また、第６段目のインバータ回路の出
力信号は、パルス信号φ２（第２のパルス信号）とし
て、チャージポンプ回路VGのＮチャンネルMOSFETQN8
（第４のMOSFET）のゲートに供給される。これらの反転
パルス信号▲▼及びパルス信号φ２は、第57図に示
されるように、そのレベルが常に相補状態にあり、かつ
互いに重畳して反転されることがないような、言い換え
ると一方のレベル反転をはさんで他方のレベル反転が生
じないような、所定の位相関係を持つ。

その結果、MOSFETQP6及びQN8は、互いに排他的にオン
状態とされつつ、ブースト容量C2によるチャージポンプ
動作を行わせしめる。つまり、上記MOSFETQP6及びQN8が
通常のCMOSインバータ回路を構成する場合、対応するパ
ルス信号の反転時においていくらかの貫通電流が流され
る。上記のように、MOSFETQP6及びQN8が互いに排他的に
オン状態とされることで、これらのMOSFETによる貫通電
流は完全に防止され、電圧発生回路VBBの低消費電力化
が図られるものである。

（３）VL電圧発生回路 電圧発生回路VLは、第34図に示されるように、回路の
電源電圧VCCを降圧することで、所定の内部電圧VLを形
成する。この内部電圧VLは、電圧発生回路VBB等に設け
られるクランプ回路等の基準電位として供される。

電圧発生回路VLは、上記反転内部制御信号▲▼
がロウレベルとされるとき、選択的にその動作が停止さ
れ、これによって擬似スタティック型RAMの待機電流が
削減される。

3.2.7.テスト回路 （１）高電圧検出回路 擬似スタティック型RAMは、前述のように、外部端子
▲▼，▲▼又は▲▼に回路の電源電圧を超
える所定の高電圧が供給されることで、そのテストモー
ドが選択的に設定される。また、アドレス入力端子A4に
上記のような高電圧が供給されることで、冗長回路に関
するシグネイチュア信号を送出する。このため、擬似ス
タティック型RAMは、これらの外部端子に対応して設け
られる４個の高電圧検出回路EHGを備える。

各高電圧検出回路EHGは、第35図に示されるように、
上記外部端子のそれぞれと回路の接地電位との間に直列
形態に設けられる複数のMOSFETを含む。そして、対応す
る外部端子に上記高電圧が供給されるとき、その出力信
号すなわち反転内部制御信号▲▼〜▲
▼を選択的にロウレベルとする。

これらの反転内部制御信号▲▼〜▲
▼は、対応するテスト回路あるいはシグネイチュア回路
SGに供給される。

（２）ICT信号発生回路 ICT信号発生回路ICTは、第34図に示されるように、パ
ッドICTに回路の電源電圧が供給されるとき、選択的に
その出力信号すなわち反転内部制御信号▲▼をロ
ウレベルとする。上記パッドICTが開放状態とされると
き、反転内部制御信号▲▼はハイレベルに固定さ
れる。

反転内部制御信号▲▼は、前述のように、上記
電圧発生回路HVC,VBB及びVL等に供給され、所定のプロ
ーブ試験時において、擬似スタティック型RAMの待機電
流を削減するために供給される。

（３）FCK信号発生回路 FCK信号発生回路FCKは、第34図に示されるように、パ
ッドFCKに回路の電源電圧が供給されるとき、タイミン
グ信号P4がハイレベルであることを条件に、選択的にそ
の出力信号すなわち反転内部制御信号▲▼をロウ
レベルとする。上記パッドFCKが開放状態とされると
き、反転内部制御信号▲▼は、タイミング信号P4
に関係なく、ハイレベルに固定される。

反転内部制御信号▲▼は、前述のように、Ｘ系
冗長回路及びＹ系冗長回路に供給され、ヒューズの半断
線等の確認試験に供される。

（４）シグネイチュア回路 シグネイチュア回路SGは、第35図に示されるように、
アドレス入力端子A5と回路の接地電位との間に設けられ
る１個のＮチャンネルMOSFETを含む。このMOSFETは、Ｘ
系冗長回路又はＹ系冗長回路から出力される内部制御信
号SIGX又はSIGYがハイレベルとされ、かつ上記高電圧検
出回路EHGの出力信号すなわち半内部制御信号▲
▼がロウレベルとされることを条件に、オン状態とな
り、上記アドレス入力端子A5を回路の接地電位に短絡す
る。

その結果、擬似スタティック型RAMの完成後におい
て、このアドレス入力端子A5をモニタすることで、冗長
ワード線又は冗長相補データ線のいずれかに不良アドレ
スが割り当てられていることを判定することができる。

以上の本実施例に示されるように、これらの発明を擬
似スタティック型RAM等の半導体記憶装置に適用するこ
とで、次のような作用効果が得られる。すなわち、 （１）回路の電源電圧及び接地電位間にトーテムポール
形態に設けられるＮチャンネル型の一対の出力MOSFETと
対応する出力データを保持するラッチ回路とを含む出力
バッファにおいて、上記ラッチ回路を、論理“0"又は論
理“1"にプリセットすることで、出力バッファのロウレ
ベル又はハイレベル出力時における立ち上がりを選択的
に高速化できるという効果が得られる。

（２）キャパシタとそのディスチャージ電流を設定する
抵抗手段とを含み、上記キャパシタのチャージ及びディ
スチャージを繰り返すことによって所定のパルス信号を
形成する発振回路において、上記抵抗手段を構成する多
結晶シリコン層の延長方向のほぼ二分の一にあたる部分
の下層に、回路の電源電圧に結合される第１のウェル領
域を形成し、残りの二分の一にあたる部分の下層に、回
路の接地電位に結合される第２のウェル領域を形成する
ことで、上記抵抗手段と回路の電源電圧及び接地電位間
の基板容量を均一化できる。これにより、リフレッシュ
タイマー回路等に含まれる発振回路の電源バンプ等によ
る特性劣化を抑制できるという効果が得られる。

（３）基板バックバイアス電圧発生回路等に含まれる発
振回路に、実質的にリング状に直列結合される奇数個の
インバータ回路と、出力ノードと回路の電源電圧又は接
地電位間に設けられかつ上記インバータ回路のうち異な
る所定段の二つのインバータ回路の出力信号を受けるこ
とで互いに排他的にオン状態とされる一対のＰチャンネ
ル及びＮチャンネルMOSFETを設けることで、これらのMO
SFETによる貫通電流を防止し、発振回路ひいては基板バ
ックバイアス電圧発生回路を低消費電力化できるという
効果が得られる。

（４）所定のタイミング信号に従ってオン状態とされる
ＰチャンネルMOSFETを介して選択的にチャージされ、定
電流源によって形成される所定のディスチャージ電流を
伝達する電流ミラー回路を介して選択的にディスチャー
ジされるキャパシタを含む発振回路において、上記キャ
パシタのチャージ電圧と上記定電流源の基準電位を、上
記ＰチャンネルMOSFETがオフ状態とされるとき同時にフ
ローティングとされるもう一つのキャパシタによって形
成することで、リフレッシュタイマー回路等に含まれる
発振回路の電源バンプ等による周波数変動を抑制するこ
とができるという効果が得られる。

（５）回路の電源電圧及び接地電位間に直列形態に設け
られる第１のＰチャンネル及びＮチャンネルMOSFETと、
これらのMOSFETと並列形態に設けられる第２のＰチャン
ネル及びＮチャンネルMOSFETと、上記第１のＰチャンネ
ル及びＮチャンネルMOSFET間に設けられ上記第２のＰチ
ャンネル及びＮチャンネルMOSFETとそれぞれ電流ミラー
形態とされる第３のＰチャンネル及びＮチャンネルMOSF
ETとを含む電圧発生回路において、上記第３のＰチャン
ネルMOSFETのドレインとそのウェル領域を共通結合する
ことで、プロセス変動をともなうことなく、上記第２の
Ｐチャンネル及びＮチャンネルMOSFETによる貫通電流を
抑制し、電圧発生回路の低消費電力化を図ることができ
るという効果が得られる。

（６）上記（５）項において、上記第２のＰチャンネル
及びＮチャンネルMOSFETと並列形態に、上記第３のＰチ
ャンネル及びＮチャンネルMOSFETと電流ミラー形態とさ
れる第４のＰチャンネル及びＮチャンネルMOSFETを設
け、これらのMOSFETと上記第３のＰチャンネル及びＮチ
ャンネルMOSFETとのコンダクタンス比を適当に設定する
ことで、電圧発生回路に不感帯を生じさせることなく、
上記第２のＰチャンネル及びＮチャンネルMOSFETによる
貫通電流を抑制し、電圧発生回路の低消費電力化を図る
ことができるという効果が得られる。

（７）冗長回路等に設けられるヒューズ回路を、その出
力ノードとＰチャンネル又はＮチャンネルMOSFETとの間
にヒューズ手段を設けてなるヒューズ論理ゲート回路を
基本として構成することで、ヒューズ回路の回路構成を
簡素化し、冗長回路等の低コスト化を図ることができる
という効果が得られる。

（８）上記（７）項において、上記ヒューズ回路に、一
対の上記ヒューズ論理ゲート回路を設け、これらのヒュ
ーズ論理ゲート回路の出力信号を排他的論理和結合する
ことで、例えば一旦切断されたヒューズ手段を無効にで
きるため、冗長回路の不良アドレスの割り当て処理に融
通性を持たせ、擬似スタティック型RAM等の歩留りを高
めることができるという効果が得られる。

（９）擬似スタティック型RAM等のリフレッシュ周期
を、PS（擬似）リフレッシュあるいはVS（仮想）リフレ
ッシュモードで選択的に切り換えられる構成とすること
で、上記PSリフレッシュ及びVSリフレッシュモードの両
方に適用しうる擬似スタティック型RAM等を、共通の半
導体基板をもとに、効率的に開発し、製造できるという
効果が得られる。

（10）例えばＹプリデコーダ及びＹデコーダ間に設けら
れる所定の信号線を介して、動作モードに応じて異なる
意味を持つ複数の信号を選択的に伝達することで、比較
的レイアウト余裕のない所に配置される信号線の数を削
減し、擬似スタティック型RAM等のレイアウト所要面積
を削減できるという効果が得られる。

（11）コモンI/O線に結合されるスタティック型メイン
アンプと、上記メインアンプが動作状態とされるとき対
応するコモンI/O線の非反転及び反転信号線に、メイン
アンプが最大感度となるようなバイアスレベルを持たせ
るためのプリセットMOSFETとを含む擬似スタティック型
RAM等において、上記プリセットMOSFETを、メインアン
プが動作状態とされる直前において一時的にオン状態と
することで、その動作電流を削減し、擬似スタティック
型RAM等を低消費電力化できるという効果が得られる。

（12）対応する冗長ワード線又は冗長データ線に割り当
てられる不良アドレスの対応するビットを保持しこれと
メモリアクセスに際して供給されるアドレス信号の対応
するビットと比較照合する複数の冗長アドレス比較回路
と、所定の検出ノードと回路の接地電位との間に直列形
態に設けられそのゲートに対応する上記冗長アドレス比
較回路の出力信号を受ける複数のカスケードMOSFETを含
む冗長回路において、上記冗長アドレス比較回路及びカ
スケードMOSFETを、半導体基板面に分散して配置される
アドレス入力パッドに対応しかつ近接して分散配置する
ことで、冗長回路における信号伝達遅延時間を縮小し、
擬似スタティック型RAM等の高速化を図ることができる
という効果が得られる。

（13）それぞれ対をなしかつ対をなす二つがそれぞれ線
対称に配置される複数のメモリアレイと、上記対をなす
二つのメモリアレイによって共有されこれらのメモリア
レイを串刺しするように貫通して配置されるコモンI/O
線を具備する擬似スタティック型RAM等において、上記
コモンI/O線の非反転及び反転信号線を、対をなす二つ
のメモリアレイの中間において交差させることで、例え
ばフォトマスクの合わせずれ等にともなうコモンI/O線
の寄生容量の変化を相殺し、擬似スタティック型RAM等
の動作を安定化できるという効果が得られる。

（14）上記（13）項において、上記コモンI/O線を、対
応する二つのメモリアレイの中間及びその両方の外側に
おいてイコライズすることで、コモンI/O線のイコライ
ズ処理を高速化しかつ安定化できるという効果が得られ
る。

（15）メモリアレイの各相補データ線に対応して設けら
れる複数のセンスアンプを具備する擬似スタティック型
RAM等において、上記センスアンプを構成するＰチャン
ネル又はＮチャンネルMOSFETのソースを、対応するコン
タクトを介してアルミニウム等の金属配線層からなるコ
モンソース線に共通結合するとともに、そのソース領域
を構成する拡散層を延長することで隣接するＰチャンネ
ル又はＮチャンネルMOSFET対のソースをさらに共通結合
することで、例えばコンタクト不良等によるセンスアン
プの障害を救済し、擬似スタティック型RAM等の歩留り
を高めることができるという効果が得られる。

（16）半導体基板面に分散して配置される複数のメモリ
アレイと、これらのメモリアレイに対応して設けられる
複数のデコーダと、所定のアドレス信号に従ってプリデ
コード信号を形成し各デコーダに供給するプリデコーダ
とを具備する擬似スタティック型RAM等において、上記
プリデコード信号を対応するデコーダに選択的に伝達す
るためのドライバを、対応するデコーダに近接して分散
配置することで、上記プリデコード信号の伝達遅延時間
を縮小し、擬似スタティック型RAM等を高速化できると
いう効果が得られる。

（17）それぞれ複数の冗長ワード線又は冗長相補データ
線を含みかつ半導体基板面の中心線をはさんで線対称に
配置される複数のメモリアレイを具備する擬似スタティ
ック型RAM等において、冗長ワード線又は冗長データ線
を、上記中心線を軸として線対称とされる順序で配置す
ることで、外側に配置される冗長ワード線又は冗長デー
タ線の障害発生率を意図的に高めかつその内側に配置さ
れる冗長ワード線又は冗長データ線の障害発生率を低く
して、冗長ワード線又は冗長データ線全体としてみた障
害発生率を抑え、擬似スタティック型RAM等の歩留りを
高めることができるという効果が得られる。

（18）所定のヒューズ手段が切断されることでその計数
初期値が選択的に設定されるリフレッシュタイマーカウ
ンタ回路等を含む擬似スタティック型RAM等において、
所定のテストモードで、例えばアドレス入力端子を介し
て供給される試験信号によって上記ヒューズ手段が切断
された状態を等価的かつ選択的に設定できるようにする
ことで、擬似スタティック型RAM等のリフレッシュタイ
マーカウンタ回路等の特性評価を確実にかつ効率的に実
施できるという効果が得られる。

（19）セルフリフレッシュモードを有しかつこのセルフ
リフレッシュモードにおいてリフレッシュ動作を所定の
周期で起動するリフレッシュタイマーカウンタ回路を具
備する擬似スタティック型RAM等において、所定のテス
トモードで、上記リフレッシュタイマーカウンタ回路に
より形成されるリフレッシュ起動信号に代えて、所定の
外部端子を介して供給される試験起動信号を用いうる構
成とすることで、擬似スタティック型RAM等のセルフリ
フレッシュモードにおけるリフレッシュ周期を任意に設
定し、その特性評価を効率的に実施できるという効果が
得られる。

（20）上記（19）項において、セルフリフレッシュモー
ドにおけるリフレッシュアドレスを、例えばアドレス入
力端子を介して任意に指定しうる構成とすることで、擬
似スタティック型RAM等のリフレッシュ動作におけるア
ドレス依存性を効率的に試験できるという効果が得られ
る。

（21）複数の外部端子に、その絶対値が回路の電源電圧
を超える所定の高電圧が選択的に組み合わされて供給さ
れることで、そのテストモードを選択的に設定し、かつ
実質的な試験動作を開始しうる構成とすることで、擬似
スタティック型RAM等のテスト回路を簡素化し、その低
コスト化を図ることができるという効果が得られる。

（22）以上の効果作用により、擬似スタティック型RAM
等の動作の安定化を図りつつ、その高速化及び低消費電
力化を図ることができるという効果が得られる。

以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、その発明は、上記実施例に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることは言うまでもない。例えば、メモリ
アレイの分割数や各周辺回路との組み合わせは、任意で
あり、各メモリアレイに設けられるワード線，冗長ワー
ド線，相補データ線，冗長相補データ線及びコモンI/O
線等の数も任意である。また、擬似スタティック型RAM
に設けられる動作モードやテストモードならびに動作サ
イクルの種類や、対応する起動制御信号の組み合わせ
は、種々の実施形態が考えられよう。起動制御信号やア
ドレス信号及び入出力データ等の数及び論理レベルなら
びにその組み合わせ等についても、同様である。さら
に、各回路図や配置図に示される各部の具体的回路構成
や具体的レイアウトならびに内部制御信号及びタイミン
グ信号等の論理レベル及びその組み合わせ等は、この実
施例による制約を受けない。

以上の説明では、主として本発明者によってなされた
発明をその背景となった利用分野である擬似スタティッ
ク型RAMに適用した場合について説明したが、それに限
定されるものではなく、例えば、出力バッファ発振回
路，電圧発生回路及びヒューズ回路ならびにレイアウト
方式及びテスト方式に関する発明は、他の各種の半導体
記憶装置ならびに半導体集積回路装置にも適用できる。
これらの発明は、少なくとも対応する回路等を含みある
いはそれを必要とする半導体記憶装置又は半導体集積回
路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、擬似スタティック型RAMのリフレッシュ
タイマー回路等に含まれる発振回路のキャパシタのディ
スチャージ電流を設定するためのMOSFETの基準電位を、
ディスチャージ期間においてフローティングとされる他
のキャパシタによって供給する。また、上記発振回路の
抵抗を構成する多結晶シリコン層のほぼ二分の一にあた
る部分の下層に、回路の電源電圧に結合されるウェル領
域を形成し、また残り二分の一にあたる部分の下層に、
回路の接地電位に結合されるウェル領域を形成する。そ
して、擬似スタティック型RAM等に、リフレッシュタイ
マー回路のリフレッシュタイマーカウンタ回路の計数初
期値を例えばアドレス入力端子を介して任意に設定でき
るテストモードや、そのリフレッシュ周期を所定の外部
端子から供給される試験制御信号によって任意に設定で
きるテストモード等を用意する。これにより、リフレッ
シュタイマー回路等の発振回路のキャパシタのディスチ
ャージ電流を安定化し、またその多結晶シリコン抵抗と
回路の電源電圧及び接地電位間にほぼ同一の寄生容量が
結合されるために電源変動を相殺できることから、電源
バンプ等による発振回路の発振周波数の変動を抑制する
ことができる。そして、これらの発振回路及びリフレッ
シュタイマーカウンタ回路の動作特性ならびにメモリセ
ルの情報保持特性のアドレス依存性等を効率的に試験確
認できることから、擬似スタティック型RAMのリフレッ
シュ周期を的確に、かつメモリセルの情報保持能力によ
り接近した値で設定することができる。その結果、擬似
スタティック型RAMの動作を安定化しつつその低消費電
力化を推進できる。

【図面の簡単な説明】

第１図ないし第３図は、この発明が適用された擬似スタ
ティック型RAMの一実施例を示すブロック図、第４図
は、上記擬似スタティック型RAMの一実施例を示す配置
図である。 第５図ないし第11図は、この発明が適用された擬似スタ
ティック型RAMの各動作サイクルの一実施例を示すタイ
ミング図、第12図ないし第38図は、上記擬似スタティッ
ク型RAMの各部の具体的構成を示す回路図、また第39図
ないし第41図は、上記擬似スタティック型RAMの一実施
例を示す信号波形図である。 第42図ないし第59図は、この発明が適用された擬似スタ
ティック型RAMの各部における発明を説明するための概
念図，配置図，信号波形図ならびに変形回路図等であ
る。 TG……タイミング発生回路、▲▼……▲▼系タ
イミング発生回路、▲▼……▲▼系タイミング
発生回路、WC……ワード線クリア回路、▲▼……▲
▼系タイミング発生回路、TMR……リフレッシュタ
イマー回路、SRC……リフレッシュタイマーカウンタ回
路、SCNTR……リフレッシュタイマーカウンタ単位回
路、PC……プリチャージ制御回路、XAB……Ｘアドレス
バッファ、PXD……Ｘプリデコーダ、RFC……リフレッシ
ュカウンタ、CNTR……リフレッシュカウンタ単位回路、
XR0〜XR3……Ｘ系冗長回路、φXG……ワード線駆動信号
発生回路、PWD……ワード線選択駆動信号発生回路、PRW
D……冗長ワード線選択駆動信号発生回路、SP,SN……セ
ンスアンプ駆動回路、YAB……Ｙアドレスバッファ、PYD
……Ｙプリデコーダ、YRAC0〜YRAC7……Ｙ系冗長回路、
MALL〜MARR……メインアンプ、ASL……アレイ選択回
路、DIB……データ入力バッファ、DILL〜DIRR……書き
込み回路、WS……書き込み選択回路、DOB……データ出
力バッファ、OSL……出力選択回路、HVC,VBB,VL……電
圧発生回路、ICT,FCK……信号発生回路、EHG……高電圧
検出回路、SG……シグネイチュア回路、XD0L〜XD3R……
Ｘデコーダ、YD0〜YD3……Ｙデコーダ、MARY0L〜MARY3R
……メモリアレイ、SA0L〜SA3R……センスアンプ、CS0L
〜CS3R……カラムスイッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 克之 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 尾方 真弘 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 検見崎 兼秀 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 久保埜 昌次 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 加藤 信夫 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 間仁田 喜一 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 金光 道太郎 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (56)参考文献 特開 昭64−64352（ＪＰ，Ａ) 特開 昭62−46486（ＪＰ，Ａ) 特開 昭63−209212（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/40 - 11/409 H01L 27/10

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】第１方向に延在するワード線と第２方向に
   延在する複数のデータ線対の交点に設けられた複数のメ
   モリセルと、 前記複数のデータ線対に対応して設けられた複数のセン
   スアンプと、 前記第１方向に延在し、前記複数のセンスアンプを駆動
   するための第１コモンソース線を備え、 前記複数のセンスアンプのそれぞれは、 そのゲートとドレインが交差結合されるともに、そのゲ
   ートが対応する前記データ線対の一方と他方にそれぞれ
   接続される第１導電形の第1MOSFET及び第2MOSFETと、前
   記第１及び第2MOSFETの共通なソース領域を形成するた
   めに設けられた第１拡散層領域とを有し、 前記複数のセンスアンプの前記第１拡散層領域のそれぞ
   れは、 前記第１方向に沿って延在する第１仮想線に沿って配置
   されるとともに互いに拡散層領域で接続され、かつ各々
   が第１コンタクトを介して前記第１コモンソース線に接
   続されることを特徴とする半導体装置。
2. 【請求項２】請求項１において、 前記半導体装置は、前記第１方向に延在し、前記複数の
   センスアンプを駆動するための第２コモンソース線を更
   に備え、 前記複数のセンスアンプのそれぞれは、そのゲートとド
   レインが交差結合されるともに、そのゲートが対応する
   前記データ線対の一方と他方にそれぞれ接続される第２
   導電形の第3MOSFET及び第4MOSFETと、前記第３及び第4M
   OSFETの共通なソース領域を形成するために設けられた
   第２拡散層領域とを更に有し、 前記複数のセンスアンプの前記第２拡散層領域のそれぞ
   れは、前記第１方向に沿って延在する第２仮想線に沿っ
   て配置されるとともに互いに拡散層領域で接続され、か
   つ各々が第２コンタクトを介して前記第２コモンソース
   線に接続されることを特徴とする半導体装置。
3. 【請求項３】請求項２において、 前記第１及び第２コモンソース線は、前記第１及び第２
   拡散層領域の上部にアルミニウム又はその合金を用いて
   形成されるとともに、前記第１及び第２仮想線に沿って
   延在することを特徴とする半導体装置。
4. 【請求項４】請求項２または３において、 前記第１導電形はＮチャネル形であり、前記第２導電形
   はＰチャネル形であることを特徴とする半導体装置。
5. 【請求項５】請求項１から４のいずれかにおいて、 前記第１方向と前記第２方向とは直交することを特徴と
   する半導体装置。
6. 【請求項６】請求項１から５のいずれかにおいて、 前記複数のメモリセルのそれぞれは、ダイナミック形メ
   モリセルであることを特徴とする半導体装置。