JPH07105681A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH07105681A
JPH07105681A JP5251607A JP25160793A JPH07105681A JP H07105681 A JPH07105681 A JP H07105681A JP 5251607 A JP5251607 A JP 5251607A JP 25160793 A JP25160793 A JP 25160793A JP H07105681 A JPH07105681 A JP H07105681A
Authority
JP
Japan
Prior art keywords
transistor
potential
voltage
gate
high voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5251607A
Other languages
English (en)
Inventor
Kiyohiro Furuya
清広 古谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP5251607A priority Critical patent/JPH07105681A/ja
Priority to DE4435787A priority patent/DE4435787C2/de
Priority to KR1019940025579A priority patent/KR0145434B1/ko
Publication of JPH07105681A publication Critical patent/JPH07105681A/ja
Priority to US08/708,110 priority patent/US5926051A/en
Priority to US08/772,954 priority patent/US5877651A/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Abstract

(57)【要約】 【目的】 消費電力を低減することができる半導体装置
を提供する。 【構成】 メモリセルのセルプレート電位およびビット
線のプリチャージ電位を供給する中間電位発生回路１１
のドライバ段のトランジスタの基板電位をバイアス段の
トランジスタの基板電位より小さい電位に設定すること
により、ドライバ段のトランジスタに貫通電流が流れな
いようにし、スタンバイ時の装置の低消費電力化を実現
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、消費電力を低減することができる半導体記憶装置に
関するものである。
【０００２】
【従来の技術】半導体装置は、種々の装置に搭載され、
装置の小型化および多機能化のため高集積化される傾向
にある。高集積化されると、内部で多くの素子が動作
し、発熱するため、低消費電力化が重要な課題となって
いる。たとえば、ＤＲＡＭ（ダイナミック型半導体記憶
装置）においては、記憶容量の増大に伴う素子数の増加
により、低消費電力化が強く要望されている。
【０００３】以下、従来の半導体記憶装置としてＤＲＡ
Ｍについて詳細に説明する。ＤＲＡＭには、ビット線の
プリチャージ電位を発生するための中間電位発生回路、
セルフリフレッシュ動作を行なうためのタイマ回路、お
よびワード線駆動回路に供給する高電位を発生させる内
部高電圧回路等が含まれている。
【０００４】まず、中間電位発生回路について詳細に説
明する。中間電位発生回路としては、たとえば、 IEEE
Journal of Solid-State Circuits, Vol. SC-22, No.5,
October 1987, p.p. 861-867 に開示されたものがあ
る。図２５は、上記の従来の中間電位発生回路の構成を
示す回路図である。
【０００５】図２５において、中間電位発生回路は、ｎ
型ＭＯＳＦＥＴであるトランジスタＱ１０１〜Ｑ１０
３、ｐ型ＭＯＳＦＥＴであるトランジスタＱ１０４〜Ｑ
１０６、抵抗Ｒ１０１〜Ｒ１０４を含む。
【０００６】図２６は、図２５に示す中間電位発生回路
をｐ型基板上に構成した場合の構成を示す模式図であ
る。図２６において、中間電位発生回路は、ｐ型基板１
１１、ｎ型ウェル１１２、トランジスタＱ１０１〜Ｑ１
０６、抵抗Ｒ１０１〜Ｒ１０４を含む。また、図２６に
おいて、図２５と同一部分については同一符号を付して
いる。
【０００７】以下、図２５および図２６を参照して中間
電位発生回路の動作について説明する。
【０００８】抵抗Ｒ１０１、Ｒ１０２の抵抗値は等し
く、抵抗Ｒ１０３、Ｒ１０４の抵抗値は等しい。また、
抵抗Ｒ１０１〜Ｒ１０４の抵抗値は、数ＭΩであり、高
抵抗が用いられている。したがって、トランジスタＱ１
０１、Ｑ１０２、Ｑ１０４、Ｑ１０５を流れる電流は小
さくなり、トランジスタＱ１０１、Ｑ１０２、Ｑ１０
４、Ｑ１０５はごく弱く導通する。この結果、トランジ
スタＱ１０１、Ｑ１０２、Ｑ１０４、Ｑ１０５のゲート
・ソース間の電位は、各トランジスタのしきい値電圧に
等しい。
【０００９】上記のように構成されているので、ノード
Ｎ１、Ｎ３の電位は、約ＶCC／２（ＶCCは電源電圧）に
なる。したがって、ノードＮ２の電位はＶCC＋ＶTH101
（Ｖ TH101 はトランジスタＱ１０１のしきい値電圧）と
なり、接点Ｎ４の電位は約Ｖ CC／２−｜ＶTH105 ｜（Ｖ
TH105 はトランジスタＱ１０５のしきい値電圧）とな
る。この結果、出力信号Ｖsgの電位がＶCC＋ＶTH101 −
ＶTH103 （ＶTH103 トランジスタＱ１０３のしきい値電
圧）よりも低いときは、トランジスタＱ１０３が導通
し、出力信号Ｖsgの電位が上昇する。一方、出力信号Ｖ
sgの電位がＶCC−｜ＶTH105 ｜＋｜ＶTH106 ｜（Ｖ
TH106 はトランジスタＱ１０６のしきい値電圧）より高
いときは、トランジスタＱ１０６が導通し、出力信号Ｖ
sgの電位が降下する。以上の動作により、出力信号Ｖsg
の電位は約ＶCC／２になる。
【００１０】次に、セルフリフレッシュ動作のためのタ
イマ回路について詳細に説明する。ＤＲＡＭは、不揮発
性メモリであるため、周期的にリフレッシュ動作を行な
う必要がある。リフレッシュの周期を長くすればするほ
ど、リフレッシュ動作での消費電力が低減されるため、
低消費電力化が実現される。従来のタイマ回路では、メ
モリセルが保持する電位が一定以上減少すると、リフレ
ッシュ動作を行なうようにしていた。上記のようなタイ
マ回路として、たとえば、 IEEE Journal of Solid-Sta
te Circuits, Vol. 26, No.11, November 1991, p.p. 1
556-1562に開示されたものがある。図２７は、上記の従
来のタイマ回路の構成を示す図である。
【００１１】図２７において、タイマ回路は、差動増幅
器１２１、Ｓ−Ｒフリップフロップ１２２、遅延回路１
２３、ｎ型ＭＯＳＦＥＴであるトランジスタＱ１１１、
メモリセルのキャパシタ１２４、ｎ型拡散層１２５を含
む。
【００１２】図２８は、図２７に示すタイマ回路の動作
を示すタイミングチャートである。以下、図２７および
図２８を参照して、タイマ回路の動作について説明す
る。時刻ｔ1 において、キャパシタ１２４の保持する電
位ＶN が基準電位ＶREF 以下になると、Ｓ−Ｒフリップ
フロップ１２２がセットされて出力信号φE が“Ｈ”と
なる。Ｓ−Ｒフリップフロップ１２２の出力信号φE は
遅延回路１２３で所定時間遅延された後、Ｓ−Ｒフリッ
プフロップ１２２のリセット端子Ｒへ入力されるため、
リセット信号Ｒが“Ｈ”となる。したがって、Ｓ−Ｒフ
リップフロップ１２２がリセットされ、出力信号φE が
“Ｌ”となる。出力信号φE が“Ｈ”の間、リフレッシ
ュ動作が行なわれ、トランジスタＱ１１１が導通状態と
なり、メモリセルのキャパシタ１２４の電位はＶCCに保
たれる。次に、出力信号φE が“Ｌ”となると、トラン
ジスタＱ１１１は非導通状態となり、キャパシタ１２４
の保持電圧ＶN はリーク電流によって徐々に低下する。
キャパシタ１２４の保持電圧ＶN が基準電圧ＶREF 以下
になると再び、上記と同様の動作が繰り返され、所定の
周期でリフレッシュ動作が行なわれることになる。
【００１３】次に、内部高電圧回路について詳細に説明
する。図２９は、従来の内部高電圧回路の構成を示すブ
ロック図である。図２９において、内部高電圧回路は、
第１ディテクタ１３１、第２ディテクタ１３２、第３デ
ィテクタ１３３、第１発振器１３４、第２発振器１３
５、小ポンプ１３６、大ポンプ１３７、ＲＡＳポンプ１
３８、ＡＮＤゲートＧ１０１を含む。
【００１４】第１ディテクタ１３１は、ワード線ドライ
バ１３９に供給される高電圧ＶPPが所定電位以下になる
と、出力信号φE1を“Ｈ”の状態で第１発振器１３４へ
出力する。第１発振器１３４は、出力信号φE1が“Ｈ”
の間発振し、発振信号を小ポンプ１３６へ出力する。小
ポンプ１３６は、発振信号を受けて、スタンバイ時にワ
ード線ドライバ１３９へ高電圧ＶPPを供給する。
【００１５】第２ディテクタ１３２はワード線ドライバ
１３９に供給される高電圧が所定の電位以下になると出
力信号φE2を“Ｈ”の状態で第２発振器１３５へ出力す
る。第２発振器１３５は、出力信号φE2が“Ｈ”の間発
振し、発振信号を大ポンプ１３７へ出力する。大ポンプ
１３７は、第２発振器１３５の発振信号を受けて、電源
投入時にワード線ドライバ１３９に供給する高電圧ＶPP
を高速に立上げる。
【００１６】第３ディテクタ１３３は、ワード線ドライ
バ１３９に供給される高電圧ＶPPが所定の電位以下にな
ったとき出力信号φE3を“Ｈ”の状態でＡＮＤゲートＧ
１０１へ出力する。ＡＮＤゲートＧ１０１は、出力信号
φE3とロウアドレスストローブ信号／ＲＡＳとの論理積
をとり、出力信号をＲＡＳポンプ１３８へ出力する。Ｒ
ＡＳポンプ１３８は、ＡＮＤゲートＧ１０１の出力信号
に応答して、ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”となり装置が動作してワード線を高電圧Ｖ PPレベ
ルに立上げるときに消費する高電圧ＶPPを補充する。
【００１７】次に、図２９に示す第１ディテクタについ
て詳細に説明する。図３０は、図２９に示す第１ディテ
クタの構成を示す回路図である。
【００１８】図３０において、第１ディテクタは、ｐ型
ＭＯＳＦＥＴであるトランジスタＱ１２１〜Ｑ１２４、
ｎ型ＭＯＳＦＥＴであるトランジスタＱ１２５、Ｑ１２
６を含む。
【００１９】第１ディテクタに供給される高電圧ＶPPは
トランジスタＱ１２１〜Ｑ１２３により各トランジスタ
のしきい値電圧ＶTHつまり３ＶTHだけ降圧される。した
がって、高電圧ＶPPがＶCC＋３ＶTH以下になると出力信
号φE1が“Ｈ”で出力される。
【００２０】次に、図２９に示す第２ディテクタについ
て詳細に説明する。図３１は、図２９に示す第２ディテ
クタの構成を示す回路図である。
【００２１】図３１において、第２ディテクタは、ｐ型
ＭＯＳＦＥＴであるトランジスタＱ１３１〜Ｑ１３３、
ｎ型ＭＯＳＦＥＴであるトランジスタＱ１３４、Ｑ１３
５を含む。
【００２２】第２ディテクタに供給される高電圧ＶPPは
トランジスタＱ１３１、Ｑ１３２により各トランジスタ
のしきい値電圧ＶTH、つまり、２ＶTHだけ降圧される。
したがって、第２ディテクタは、高電圧ＶPPがＶCC＋２
ＶTH以下になると出力信号φ E2を“Ｈ”の状態で出力す
る。また、図２９に示す第３ディテクタも図３１に示す
第２ディテクタと同様の構成を有し、同様に動作する。
【００２３】次に、図２９に示す第１発振器について詳
細に説明する。図３２は、図２９に示す第１発振器の構
成を示す回路図である。
【００２４】図３２において、第１発振器は、ｐ型ＭＯ
ＳＦＥＴであるトランジスタＱ１４１〜Ｑ１４８、ｎ型
ＭＯＳＦＥＴであるトランジスタＱ１４９〜Ｑ１５６を
含む。また、図２０に示す、Ｃ１０１〜Ｃ１０３は、各
部の寄生容量である。
【００２５】トランジスタＱ１４１のチャネル長は長く
設定されているため、トランジスタＱ１４９を流れる電
流は電流値Ｉ1 に制限される。また、トランジスタＱ１
４９とトランジスタＱ１５０、Ｑ１５２、Ｑ１５４、Ｑ
１５６はカレントミラーを構成しており、トランジスタ
Ｑ１４３、Ｑ１４５、Ｑ１４７、Ｑ１５２、Ｑ１５４、
Ｑ１５６を流れる電流はＩ１に制限される。したがっ
て、各トランジスタが構成する各インバータの遅延時間
は、寄生容量Ｃ１０１〜Ｃ１０３の各容量をＣとする
と、３Ｃ／Ｉ1 となる。
【００２６】
【発明が解決しようとする課題】図１７に示す中間電位
発生回路では、ＶCC／２＋ＶTH101 −ＶTH103 ＞Ｖsg＝
ＶCC／２、かつ、ＶCC／２−｜ＶTH105 ｜＋｜ＶTH106
｜＜Ｖsg＝ＶCC／２の場合、すなわち、ＶTH101 ＞Ｖ
TH103 、かつ｜ＶTH105 ｜＞｜ＶTH106 ｜の場合、出力
信号Ｖsgの電位がＶCC／２に落着いたとき、トランジス
タＱ１０３、Ｑ１０６ともに導通するため、スタンバイ
時にトランジスタＱ１０３、Ｑ１０６を通して貫通電流
が流れていた。したがって、この貫通電流により、装置
の消費電力が大きくなるという問題があった。
【００２７】また、図２７に示すタイマ回路では、キャ
パシタ１２４のリーク電流が高温時には増加するため、
リフレッシュ動作の周期が低温では図２８の（ａ）に示
すようにＴ1 になり、高温では図２８の（ｂ）に示すよ
うにＴ2 となっていた。したがって、温度変化により、
高温時では、リフレッシュ動作の周期が短くなるため、
一定時間当りのリフレッシュ動作の回数が増加し、リフ
レッシュ時に消費する電力が増大するという問題があっ
た。
【００２８】また、図２７に示すタイマ回路では、以下
のような問題が発生していた。ＤＲＡＭでは、パッケー
ジ等から放射されるα粒子によって、電離された電子が
メモリセルのｎ型拡散層１２５に吸収されて、メモリセ
ルの情報が破壊されるソフトエラーと呼ばれる現象があ
る。したがって、メモリセルの読出回路の正常動作に必
要な最小の保持電圧ＶREF よりも一定値ΔＶ以下に保持
電圧ＶN が低下している期間は、ソフトエラーが発生し
やすくなっていた。この結果、保持電圧ＶREFのレベル
が高温でも低温でも等しい場合、ソフトエラーを起こす
確率が大きい期間が低温のときには、図１６に示すよう
にｄ1 となり、高温のときにはｄ2 となり、低温でのソ
フトエラーを起こす確率が大きくなるという問題点もあ
った。
【００２９】また、図３０および図３１に示す第１およ
び第２のディテクタでは、出力信号φE1、φE2の状態が
変化するときに、トランジスタＱ１２４、Ｑ１２６、Ｑ
１３３、Ｑ１３５がともに導通状態となるため、貫通電
流が流れ、消費電力が増大するという問題があった。
【００３０】また、図３１に示す第３ディテクタでは、
トランジスタＱ１２３とトランジスタＱ１２５との接続
点の電位を“Ｈ”から“Ｌ”に変化させるのに必要な時
間は数μｓ必要となる。一方、ＤＲＡＭの動作は、たと
えば、最小９０ｎｓごとに発生する。したがって、第３
ディテクタがオフからオンの状態へ変化する間に、ワー
ド線が何十回も駆動されるため、ワード線ドライバ１３
９の高電圧ＶPPのレベルが低下してしまう。図３３は、
第３ディテクタの出力信号φE3に対する高電圧ＶPPのレ
ベルの変化を説明する図である。図３３に示すように、
出力信号φE3が“Ｌ”の間ロウアドレスストローブ信号
／ＲＡＳの変化に伴い高電圧ＶPPのレベルが次第に低下
していることがわかる。この結果、従来の第３ディテク
タは、トランジスタＱ１２３とトランジスタＱ１２５と
の接続点の電位を高速に“Ｈ”から“Ｌ”に変化させる
ため、トランジスタＱ１２５に電流が十分流れるように
設定していたため、スタンバイ時に消費電力が増大する
という問題か発生していた。
【００３１】さらに、図３２に示す第１発振器では、電
源電位ＶCCが高くなると、トランジスタＱ１４１を流れ
る電流Ｉ1 が増加するため、第１発振器の遅延時間３Ｃ
／Ｉ 1 が減少する。したがって、第１発振器の発振周波
数が増加し、動作サイクルが長くなるため、装置の消費
電力が増大するという問題が発生していた。
【００３２】本発明は上記課題を解決するためのもので
あって、消費電力を低減することができる半導体装置を
提供することを目的とする。
【００３３】本発明の他の目的は、リフレッシュ周期を
ソフトエラーを考慮して設定できるセルフリフレッシュ
タイマ回路を具備する半導体装置を提供することであ
る。
【００３４】
【課題を解決するための手段】請求項１記載の半導体装
置は、基準電位に陰極側が接続され、かつ、ダイオード
接続された第１トランジスタと、基準電位に正極側が接
続され、かつ、ダイオード接続された第２トランジスタ
と、第１トランジスタの正極側の出力を受けるゲートを
有する第３トランジスタと、第３トランジスタと接続さ
れ、第２トランジスタの陰極側の出力を受けるゲートを
有する第４トランジスタとを含み、第１トランジスタの
しきい値電圧は、第３トランジスタのしきい値電圧より
小さく、かつ、第２トランジスタのしきい値電圧は、前
記第４トランジスタのしきい値電圧より大きい。
【００３５】請求項２記載の半導体装置は、電荷を蓄積
するキャパシタと、キャパシタの出力が第１電位以下に
なったとき、所定時間だけキャパシタを充電する充電手
段と、キャパシタの電荷を第１電位に漏洩させ、所定の
チャネル幅を有するトランジスタと、第２電位を分圧し
て所定の第３電位の出力をトランジスタのゲートに出力
する分割手段とを含む。
【００３６】請求項３記載の半導体装置は、所定の電圧
を供給されて所定の動作を行なう内部回路と、内部回路
がアクティブ状態のとき、内部回路で消費された所定の
電圧を補充する電圧補充手段と、内部回路がスタンバイ
状態からアクティブ状態へ変化するタイミングに応答し
て、電圧補充手段の動作を制御する制御手段とを含む。
【００３７】請求項４記載の半導体装置は、第１電位の
信号を第２電圧単位で降圧させる第１および第２降圧手
段と、第１降圧手段により降圧された第３電位の信号が
第４電位以下であることを検出する第１検出手段と、第
２降圧手段により降圧された第４電位の信号が第５電位
以下であることを検出する第２検出手段とを含み、第４
電位と第５電位との差が第２電圧より小さい。
【００３８】請求項５記載の半導体装置は、所定の電流
を供給する電流供給手段と、電流供給手段から電流を受
けるドレインを有し、かつ、ダイオード接続された第１
トランジスタと、第１トランジスタのゲートと自身のゲ
ートとが接続された第２トランジスタと、電流供給手段
が供給する電流の電流値に応じて、第１トランジスタの
基板電位を制御する制御手段とを含む。
【００３９】
【作用】請求項１記載の半導体装置においては、第１ト
ランジスタのしきい値電圧は第３トランジスタのしきい
値電圧より小さく、かつ、第２トランジスタのしきい値
電圧は第４トランジスタのしきい値電圧より大きいの
で、第３トランジスタと第４トランジスタとが同時に導
通状態となることがなく、貫通電流が流れない。
【００４０】請求項２記載の半導体装置においては、キ
ャパシタの出力が第１電位以下になる時間をトランジス
タのチャネル幅と分圧手段の分圧比を所定の値に設定す
ることにより、任意の値に設定することができる。
【００４１】請求項３記載の半導体装置においては、内
部回路がスタンバイ状態からアクティブ状態へ変化する
タイミングに応答して電圧補充手段の動作を制御してい
るので、電圧補充手段は高速に動作することができる。
【００４２】請求項４記載の半導体装置においては、第
１検出手段が検出する第４電位と第２検出手段が検出す
る第５電位との差が、第１および第２降圧手段の降圧単
位である第２電圧より小さくできるので、検出される第
４電位と第５電位との差が小さくなる。
【００４３】請求項５記載の半導体装置においては、電
流供給手段が供給する電流の電流値に応じて第１トラン
ジスタの基板電位を制御しているので、第１トランジス
タのゲート・ソース電圧が増加せず、第２トランジスタ
を流れる電流が増加しない。
【００４４】
【実施例】以下、本発明の第１の実施例である半導体装
置について図面を参照しながら説明する。
【００４５】図１は、本発明の第１の実施例であるＤＲ
ＡＭ（ダイナミック型半導体記憶装置）の構成を示すブ
ロック図である。
【００４６】図１において、ＤＲＡＭは、制御回路１、
セルフリフレッシュタイマ回路２、アドレスバッファ
３、内部高電圧回路４、列デコーダ５、Ｉ／Ｏゲート
６、センスアンプ７、行デコーダ８、メモリセルアレイ
９、入出力回路１０、中間電位発生回路１１を含む。
【００４７】制御回路１には、ロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、アウトプットイネーブル信号／ＯＥ、およびライト
イネーブル信号／ＷＥが入力され、ＤＲＡＭの各動作の
タイミングを決定するための制御信号を出力する。セル
フリフレッシュタイマ回路２には、制御回路１の出力信
号が入力され、セルフリフレッシュ動作のタイミングを
決定するための制御信号が制御回路１へ出力される。ア
ドレスバッファ３には、アドレス信号が入力され、内部
列アドレス信号を列デコーダ５へ出力し、内部行アドレ
ス信号を行デコーダ８へ出力する。内部高電圧回路４
は、電源電圧ＶCCより高い高電圧ＶPPを発生させ、行デ
コーダ８へ出力する。行デコーダ８は、内部行アドレス
信号に応答して、メモリセルアレイ９に含まれる所定の
ワード線を選択駆動し、そのワード線につながるメモリ
セルの情報がビット線を経由してセンスアンプ７へ伝達
される。列デコーダ５は、内部列アドレス信号に応答し
て、所定のビット線を選択する。選択されたビット線は
センスアンプ７と接続され、接続されたセンスアンプ７
はＩ／Ｏゲート６を介して入出力回路１０と接続され
る。中間電位発生回路１１は、メモリセルアレイ９のメ
モリセルへセルプレート電位を与えるとともに、ビット
線のプリチャージ電位を与える。以上の動作により、制
御回路１の制御信号に従って、メモリセルアレイ９の所
定のメモリセルに情報の書込または読出が実行される。
【００４８】次に、図１に示す中間電位発生回路につい
て詳細に説明する。図２は、図１に示す中間電位発生回
路の構成を示す回路図である。
【００４９】図２において、中間電位発生回路は、ｎ型
ＭＯＳＦＥＴであるトランジスタＱ１〜Ｑ３、ｐ型ＭＯ
ＳＦＥＴであるトランジスタＱ４〜Ｑ６、抵抗Ｒ１〜Ｒ
４を含む。
【００５０】抵抗Ｒ１は、電源電圧ＶCCとダイオード接
続されたトランジスタＱ１と接続される。トランジスタ
Ｑ１は、ダイオード接続されたトランジスタＱ２と接続
される。トランジスタＱ２は、抵抗Ｒ２と接続される。
抵抗Ｒ２は、接地電位ＧＮＤと接続される。トランジス
タＱ１は、ノードＮ１から基板電位を受ける。トランジ
スタＱ２はノードＮ６から基板電位を受ける。
【００５１】抵抗Ｒ３は、電源電圧ＶCCおよびダイオー
ド接続されたトランジスタＱ４と接続される。トランジ
スタＱ４は、ダイオード接続されたトランジスタＱ５と
接続される。トランジスタＱ５は、抵抗Ｒ４と接続され
る。抵抗Ｒ４は、接地電位ＧＮＤと接続される。トラン
ジスタＱ４は、ノードＮ５から基板電位を受ける。トラ
ンジスタＱ５は、ノードＮ３から基板電位を受ける。
【００５２】トランジスタＱ３は、電源電圧ＶCCおよび
トランジスタＱ６と接続される。トランジスタＱ６は接
地電位ＧＮＤと接続される。トランジスタＱ３のゲート
は、ノードＮ２の電位を受ける。トランジスタＱ３は、
ノードＮ６から基板電位を受ける。トランジスタＱ６の
ゲートはノードＮ３の電位を受ける。トランジスタＱ６
は、ノードＮ５から基板電位を受ける。
【００５３】図３は、図２に示す中間電位発生回路の構
成を示す模式図である。図３において、図２と同一部分
については同一符号を付し、以下その説明を省略する。
【００５４】図３において、中間電位発生回路は、さら
に、ｐ型基板１１、ｎウェル層１２〜１５、ｐウェル層
１７〜１９を含む。また、図３において、２１はワード
線、２２はビット線、２３はメモリセルのキャパシタを
構成するｎ型拡散層、１６はｎウェル層、２０はｐウェ
ル層である。ここで、ｐ型基板１１は０Ｖにバイアスさ
れており、メモリセルを構成するｐウェル層２０はｐ型
基板１１からｎウェル層１６によって分離されており、
また、−１．５Ｖにバイアスされている。
【００５５】次に、上記のように構成された中間電位発
生回路の動作について説明する。抵抗Ｒ１と抵抗Ｒ２の
抵抗値は等しく、抵抗Ｒ３と抵抗Ｒ４の抵抗値は等し
い。また、抵抗Ｒ１〜Ｒ４は高抵抗であり、その抵抗値
は数ＭΩである。したがって、トランジスタＱ１、Ｑ
２、Ｑ４、Ｑ５を流れる電流は小さく、トランジスタＱ
１、Ｑ２、Ｑ４、Ｑ５はごく弱く導通するため、トラン
ジスタＱ１、Ｑ２、Ｑ４、Ｑ５のゲート・ソース間の電
位は各トランジスタのしきい値電圧に等しい。この結
果、ノードＮ１の電位はＶCC／２であり、ノードＮ２の
電位はＶCC／２＋ＶTH 1 （ＶTH1 はトランジスタＱ１の
しきい値電圧）であり、ノードＮ６の電位はＶ CC／２−
ＶTH2 （ＶTH2 はトランジスタＱ２のしきい値電圧）で
あり、ノードＮ３の電位はＶCC／２であり、ノードＮ４
の電位はＶCC／２−｜ＶTH5 ｜（ＶTH5はトランジスタ
Ｑ５のしきい値電圧）であり、ノードＮ５の電位はＶCC
／２＋｜ＶTH4 ｜（ＶTH4 はトランジスタＱ４のしきい
値電圧）である。したがって、出力信号Ｖsgの電位がＶ
CC／２＋ＶTH1 −ＶTH3 （ＶTH3 トランジスタＱ３のし
きい値電圧）よりも低いときトランジスタＱ３が導通
し、出力信号Ｖsgの電位を上昇させる。また、出力信号
Ｖsgの電位がＶCC／−｜ＶTH5 ｜＋｜ＶTH6 ｜（ＶTH 6
はトランジスタＱ６のしきい値電圧）より高いとき、ト
ランジスタＱ６が導通し、出力信号Ｖsgの電位を降下さ
せる。また、図２に示す構成により、トランジスタＱ１
のソース・基板電位は０Ｖであり、トランジスタＱ３の
ソース・基板電位はＶTH2 であり、トランジスタＱ５の
ソース・基板電位は０Ｖであり、トランジスタＱ６のソ
ース・基板電位は−｜ＶTH1 ｜となる。したがって、基
板バイアス効果により、トランジスタＱ３のしきい値電
圧ＶTH3 はトランジスタＱ１のしきい値電圧ＶTH1 より
も高く、トランジスタＱ６のしきい値電圧の絶対値｜Ｖ
TH 6 ｜はトランジスタＱ５のしきい値電圧の絶対値｜Ｖ
TH5 ｜よりも高くなる。この結果、トランジスタＱ３お
よびトランジスタＱ６がともに導通するがなく貫通電流
が流れることがない。したがって、装置の消費電力を低
減することが可能となる。
【００５６】また、ｐウェル層１７〜１９を囲むｎウェ
ル層１２は、メモリセルを構成するｐウェル層２０を囲
むｎウェル層１６を作る工程で同時に作成することがで
きるので、新たに工程が増えることがない。
【００５７】次に、図１に示すセルフリフレッシュタイ
マ回路について図面を参照しながら説明する。図４は、
図１に示すセルフリフレッシュタイマ回路の構成を示す
図である。
【００５８】図４において、セルフリフレッシュタイマ
回路は、ｐ型ＭＯＳＦＥＴであるトランジスタＱ１１、
キャパシタＣ１、インバータＧ１、Ｇ２、電流源３１、
３２、Ｓ−Ｒフリップフロップ３３、遅延回路３４を含
む。
【００５９】トランジスタＱ１１は、電源電圧ＶCC、キ
ャパシタＣ１、電流源３１、３２、インバータＧ２と接
続される。キャパシタＣ１、電流源３１、３２はそれぞ
れ接地電位ＧＮＤと接続される。インバータＧ２はＳ−
Ｒフリップフロップ３３のセット端子Ｓと接続される。
Ｓ−Ｒフリップフロップ３３の出力端子Ｑは遅延回路３
４およびインバータＱ１と接続される。遅延回路３４は
Ｓ−Ｒフリップフロップ３３のリセット端子Ｒと接続さ
れる。インバータＧ１はトランジスタＱ１１のゲートと
接続される。
【００６０】キャパシタＣ１の保持する電位ＶN が所定
値以下となり、インバータＧ２の出力が“Ｈ”となる
と、Ｓ−Ｒフリップフロップ３３がセットされて出力信
号φEが“Ｈ”となる。出力信号φE はインバータＧ１
へ入力され、インバータＧ１の出力信号は“Ｌ”とな
る。このとき、トランジスタＱ１１が導通状態となり、
キャパシタＣ１の保持電位ＶN が上昇する。また、出力
信号φE は遅延回路３４へ入力され、所定時間遅延され
た後Ｓ−Ｒフリップフロップ３３のリセット端子Ｒへ入
力される。Ｓ−Ｒフリップフロップ３３はリセットさ
れ、出力信号φE が“Ｌ”となる。出力信号φE が
“Ｌ”となると、トランジスタＱ１１は非導通状態とな
り、キャパシタＣ１の保持電圧ＶN は、電流源３１、３
２により低下する。キャパシタＣ１の保持電圧ＶN が低
下し、所定電位以下になると上記と同様の動作を繰り返
し、所定の周期で出力信号φE を出力する。
【００６１】次に、図４に示す第１および第２電流源に
ついて図面を参照しながら説明する。図５は、図４に示
す第１および第２電流源の構成を示す回路図である。
【００６２】図５において、第１電流源は、ｐ型ＭＯＳ
ＦＥＴであるトランジスタＱ１２、ｎ型ＭＯＳＦＥＴで
あるトランジスタＱ１４〜Ｑ１９を含み、第２電流源
は、ｐ型ＭＯＳＦＥＴであるトランジスタＱ１３、ｎ型
ＭＯＳＦＥＴであるトランジスタＱ２０、Ｑ２１を含
む。
【００６３】トランジスタＱ１２は、電源電圧ＶCCおよ
びダイオード接続されたトランジスタＱ１４と接続され
る。トランジスタＱ１２のゲートは接地電位ＧＮＤと接
続される。トランジスタＱ１４はダイオード接続された
トランジスタＱ１５と接続される。トランジスタＱ１５
は接地電位ＧＮＤと接続される。トランジスタＱ１６は
電源電圧ＶCCおよびトランジスタＱ１７と接続される。
トランジスタＱ１６のゲートは、トランジスタＱ１２と
トランジスタＱ１４との接続点と接続される。トランジ
スタＱ１７はトランジスタＱ１８と接続される。トラン
ジスタＱ１７、Ｑ１８のゲートは電源電圧ＶCCと接続さ
れる。トランジスタＱ１８は接地電位ＧＮＤと接続され
る。トランジスタＱ１９は接地電位ＧＮＤと接続され
る。トランジスタＱ１９のゲートはトランジスタＱ１７
とトランジスタＱ１８との接続点と接続される。
【００６４】トランジスタＱ１３は電源電圧ＶCCおよび
ダイオード接続されたトランジスタＱ２０と接続され
る。トランジスタＱ２０は接地電位ＧＮＤと接続され
る。トランジスタＱ２１は接地電位ＧＮＤと接続され
る。トランジスタＱ２１のゲートは、トランジスタＱ２
０のゲートと接続される。
【００６５】トランジスタＱ１２、Ｑ１３、Ｑ１７、Ｑ
１８は、ゲート長が長く、コンダクタンスが非常に小さ
いトランジスタである。また、そのチャネル長は、トラ
ンジスタＱ１２、Ｑ１４、Ｑ１５を流れる電流の電流密
度Ｉ3 とトランジスタＱ１６、Ｑ１７、Ｑ１８を流れる
電流の電流密度Ｉ4 とトランジスタＱ２０を流れる電流
の電流密度Ｉ5 とがほぼ等しく、かつ、小さな値Ｉ0 に
なるように設定されているので、トランジスタＱ１４、
Ｑ１５、Ｑ１６、Ｑ２０のゲート・ソース電圧Ｖ1 は等
しくなる。ここで、電流密度とは、ゲート単位幅当りの
ドレイン電流である。したがって、トランジスタＱ１７
のドレイン電圧はＶ1 となるので、トランジスタＱ１９
のゲート電位は、トランジスタＱ１７、Ｑ１８の各チャ
ネルの抵抗で分割された値ｋＶ1 （ｋは分割比）とな
る。
【００６６】次に、ゲート・ソース電圧Ｖgsとゲート幅
単位長当りのドレイン電流の関係について説明する。図
６は、ゲート・ソース電圧Ｖgsとゲート幅単位長当りの
ドレイン電流との関係を示す図である。
【００６７】２７℃での電流密度Ｉ0 の値をＩ0 （２７
℃）とすると、そのときのゲート・ソース電圧はＶ
1 （２７℃）である。温度が上昇し、７０℃になった場
合は、正孔の移動度が小さくなるので、トランジスタＱ
１２、Ｑ１３を流れる電流は小さくなる。したがって、
Ｉ0 （７０℃）はＩ0 （２７℃）より少し小さな値とな
る。一方、トランジスタＱ１９の電流密度Ｉ2 は、ドレ
イン・ソース電圧がｋＶ1になっているので、ｋ＝０．
７５のとき、２７℃ではＩ′2 （２７℃）となり、７０
℃ではＩ′2 （７０℃）となる。また、ｋ＝０．５のと
きには、２７℃ではＩ″2 （２７℃）となり、７０℃で
はＩ″2 （７０℃）となる。したがって、トランジスタ
Ｑ１９の電流密度Ｉ2 は高温時の方が大きくなり、その
変化率もｋの値に応じて変化する。この結果、分割比ｋ
の値を所定の値にすることによりトランジスタＱ１９に
流れる電流密度Ｉ2 を所望の値に設定することが可能と
なる。
【００６８】一方、セルフリフレッシュタイマ回路の周
期Ｔは、Ｔ＝（ＶCC／２）・Ｃ／（Ｉ2 ・Ｗ2 ＋Ｉ1 ・
Ｗ1 ）＋Ｔｄとなる。ここで、Ｃは、キャパシタＣ１の
容量であり、ＶCC／２はインバータＧ２のしきい値電圧
であり、Ｗ2 はトランジスタＱ１９のチャネル幅であ
り、Ｗ1 はトランジスタＱ２１のチャネル幅であり、Ｉ
2 はトランジスタＱ１９の電流密度であり、Ｉ1 はトラ
ンジスタＱ２１の電流密度である。したがって、セルフ
リフレッシュタイマ回路の周期Ｔは、分割比ｋ、チャネ
ル幅Ｗ１、Ｗ２を変化させることにより、温度依存性を
含めて自由に設定することが可能となる。この結果、セ
ルフリフレッシュタイマ回路の周期Ｔを温度変化の影響
を受けず、常に所定の値に設定することができ、セルフ
リフレッシュ動作のサイクルを常に一定にすることがで
きるので、セルフリフレッシュ動作のサイクルが短くな
り、消費電力が増大するということがない。したがっ
て、装置の消費電力を低減することが可能となる。
【００６９】また、低温時でも、リフレッシュ周期が長
くならないので、低温時でもソフトエラーの発生を防止
することが可能となる。
【００７０】次に、図１に示す内部高電圧回路４につい
て図面を参照しながら説明する。図７は、図１に示す内
部高電圧回路の構成を示すブロック図である。
【００７１】図７において、内部高電圧回路は、第１デ
ィテクタ４１、第２ディテクタ４２、第３ディテクタ４
３、第１発振器４４、第２発振器４５、小ポンプ４６、
大ポンプ４７、ＲＡＳポンプ４８、ＡＮＤゲートＧ１１
を含む。
【００７２】第１ディテクタ４１は、ワード線ドライバ
４９に供給される高電圧ＶPPの電位を検出し、高電圧Ｖ
PPが所定値以下であれば、出力信号φE1を“Ｈ”の状態
で第１発振器４４へ出力する。第１発振器４４は、出力
信号φE1が“Ｈ”の間発振し、長周期のクロック信号を
小ポンプ４６へ出力する。小ポンプ４６は、第１発振器
４４のクロック信号により駆動され、ワード線ドライバ
４９へ高電圧ＶPPを供給し、スタンバイ時のリーク電流
を補充する。
【００７３】第２ディテクタ４２は、ワード線ドライバ
４９へ供給される高電圧ＶPPの電位を検出し、高電圧Ｖ
PPが所定値以下であれば、出力信号φE2を“Ｈ”の状態
で第２発振器４５へ出力する。第２発振器４５は、出力
信号φE2が“Ｈ”の間、発振し、短周期のクロック信号
を大ポンプ４７へ出力する。大ポンプ４７は、第２発振
器４５から出力されたクロック信号により駆動され、ワ
ード線ドライバ４９へ高電圧ＶPPを供給し、電源投入時
に高電圧ＶPPを高速に立上げる。
【００７４】第３ディテクタ４３は、ワード線ドライバ
４９に供給される高電圧ＶPPの電位を検出し、高電圧Ｖ
PPが所定値以下の場合、ロウアドレスストローブ信号／
ＲＡＳに応答して出力信号φE3を“Ｈ”の状態でＡＮＤ
ゲートＧ１１へ出力する。ＡＮＤゲートＧ１１にはロウ
アドレスストローブ信号が／ＲＡＳが入力され、ロウア
ドレスストローブ信号／ＲＡＳと出力信号φE3の論理積
を出力信号としてＲＡＳポンプ４８へ出力する。ＲＡＳ
ポンプ８４は、ＡＮＤゲートＧ１１の出力信号に応じて
ワード線ドライバ４９へ高電圧ＶPPを供給する。つま
り、ロウアドレスストローブ信号／ＲＡＳが“Ｌ”にな
って装置が動作し、ワード線を高電圧ＶPPレベルに立上
げるときに消費する高電圧ＶPPを補充する。
【００７５】次に、図７に示す第１および第２ディテク
タについて図面を参照しながら説明する。図８は、図７
に示す第１および第２ディテクタの構成を示す回路図で
ある。
【００７６】図８において、第１および第２ディテクタ
は、ｐ型ＭＯＳＦＥＴであるトランジスタＱ３１〜Ｑ３
９、ｎ型ＭＯＳＦＥＴであるトランジスタＱ４０〜Ｑ４
８を含む。トランジスタＱ３１は、電源電圧ＶCCおよび
トランジスタＱ３２と接続される。トランジスタＱ３２
はダイオード接続されたトランジスタＱ４０と接続され
る。トランジスタＱ３１、Ｑ３２の各ゲートは接地電位
ＧＮＤと接続される。トランジスタＱ４０は接地電位Ｇ
ＮＤと接続される。ダイオード接続されたトランジスタ
Ｑ３４は高電圧ＶPPおよびトランジスタＱ３５と接続さ
れる。トランジスタＱ３５はトランジスタＱ４１と接続
される。トランジスタＱ３５のゲートは電源電圧ＶCCと
接続される。トランジスタＱ４１は接地電位ＧＮＤと接
続される。トランジスタＱ４２は、トランジスタＱ３５
とトランジスタＱ４１との接続点およびトランジスタＱ
４３と接続される。トランジスタＱ４３は接地電位ＧＮ
Ｄと接続される。トランジスタＧ３６は電源電圧ＶCCお
よびトランジスタＱ４４と接続される。トランジスタＱ
４４はトランジスタＱ４５と接続される。トランジスタ
Ｑ４５は接地電位ＧＮＤと接続される。トランジスタＱ
３６、Ｑ４４の各ゲートはトランジスタＱ３５とトラン
ジスタＱ４１との接続点と接続される。トランジスタＱ
４２のゲートはトランジスタＱ３６とトランジスタＱ４
４との接続点と接続される。
【００７７】ダイオード接続されたトランジスタＱ３７
は高電圧ＶPPおよびトランジスタＱ３８と接続される。
トランジスタＱ３８はトランジスタＱ４６と接続され
る。トランジスタＱ４６は接地電位ＧＮＤと接続され
る。トランジスタＱ３８のゲートはトランジスタＱ３１
とトランジスタＱ３２との接続点と接続される。トラン
ジスタＱ３９は電源電圧ＶCCおよびトランジスタＱ４７
と接続される。トランジスタＱ４７はトランジスタＱ４
８と接続される。トランジスタＱ３９、Ｑ４７の各ゲー
トはトランジスタＱ３８とトランジスタＱ４６との接続
点と接続される。トランジスタＱ４８は接地電位ＧＮＤ
と接続される。トランジスタＱ４０のゲートは、トラン
ジスタＱ４１、Ｑ４３、Ｑ４５、Ｑ４６、Ｑ４８の各ゲ
ートと接続される。
【００７８】次に、上記のように構成された第１および
第２ディテクタの動作について説明する。
【００７９】トランジスタＱ３１、Ｑ３２はチャネル長
の長いトランジスタであり、微小電流Ｉ1 を流してい
る。トランジスタＱ４０、Ｑ４１、Ｑ４３、Ｑ４５、Ｑ
４６、Ｑ４８の各チャネル幅と各チャネル長は同じであ
るので、各トランジスタに流れるミラー電流はＩ1 に制
限される。ノードＮ７の電位は、トランジスタＱ３１の
チャネル抵抗でΔＶだけ電位が降下するので、ＶCC−Δ
Ｖとなる。したがって、高電圧ＶPPの電位がＶCC−ΔＶ
＋２｜ＶTHp ｜（ＶTHp はトランジスタＱ３７、Ｑ３８
のしきい値電圧）以上に高くなると、トランジスタＱ３
７、Ｑ３８を流れる電流が、トランジスタＱ４６で引抜
く電流Ｉ1 よりも大きくなるため、接点Ｎ８の電位が上
昇し、出力信号φE2が“Ｌ”となる。したがって、電源
投入時には、高電圧ＶPPのレベルが、ＶCC−ΔＶ＋２｜
ＶTHp ｜よりも高くなるまで大ポンプ４７が動作する。
次に、高電圧ＶPPのレベルがＶCC−ΔＶ＋２｜ＶTHp ｜
以上になると、小ポンプ４６のみが動作する。次に、高
電圧ＶPPがＶCC＋２｜ＶTHp｜よりも高くなった場合、
トランジスタＱ３５のゲート電位は電源電圧ＶCCである
ので、トランジスタＱ４１、Ｑ４２、Ｑ４３で引抜かれ
る電流値にＩ0 よりも大きい電流がトランジスタＱ３
４、Ｑ３４を流れる。したがって、ノードＮ９の電位が
上昇して、出力信号φE1が“Ｌ”となり、第１発振器４
４が停止して、小ポンプ４６の動作が停止する。次に、
出力信号φE1が“Ｌ”になると、トランジスタＱ４２が
非導通の状態となるため、トランジスタＱ４１で引抜か
れる電流Ｉ 0 よりもトランジスタＱ３４、Ｑ３５を通じ
て供給される電流が小さくなるまで高電圧ＶPPのレベル
が低下する。高電圧ＶPPのレベルが低下すると、ノード
Ｎ９の電位が下がり、再び出力信号φE1が“Ｈ”となっ
て小ポンプ４６が再び動き出す。
【００８０】上記のように、第１および第２ディテクタ
では、トランジスタＱ４０とトランジスタＱ４５、Ｑ４
８とで構成されるカレントミラーによりトランジスタＱ
３６、Ｑ４４、Ｑ３９、Ｑ４７を流れる貫通電流がＩ1
に制限されているので、消費電流が低減され、装置の低
消費電力化を実現することが可能となる。また、スタン
バイ時とアクティブ時の高電圧ＶPPのレベルは、トラン
ジスタＱ３８のゲート電位をトランジスタＱ３１、Ｑ３
２の抵抗分割により電源電圧ＶCCより少しだけ低い値Ｖ
CC−ΔＶに設定しているので、スタンバイ時の高電圧Ｖ
PPのレベルはＶ CC２｜ＶTHp ｜となり、アクティブ時の
高電圧ＶPPのレベルはＶCC−ΔＶ＋２｜ＶTHp ｜とな
り、両者の差を小さくできるので、高電圧ＶPPのレベル
変動を低減することが可能となる。
【００８１】次に、図７に示す第３ディテクタについて
図面を参照しながら説明する。図９は、図７に示す第３
ディテクタの構成を示す回路図である。
【００８２】図９において、第３ディテクタは、ｐ型Ｍ
ＯＳＦＥＴであるトランジスタＱ５１〜Ｑ５７、ｎ型Ｍ
ＯＳＦＥＴであるトランジスタＱ５８〜Ｑ６２、インバ
ータＧ２１〜Ｇ２９、ＮＯＲゲートＧ３０、キャパシタ
Ｃ１１、Ｃ１２を含む。
【００８３】トランジスタＱ５１は、高電圧ＶPPおよび
Ｑ５８と接続される。トランジスタＱ５８は接地電位Ｇ
ＮＤと接続される。トランジスタＱ５２は高電圧ＶPPお
よびトランジスタＱ５９と接続される。トランジスタＱ
５９は接地電位ＧＮＤと接続される。トランジスタＱ５
１のゲートはトランジスタＱ５２とトランジスタＱ５９
との接続点と接続される。トランジスタＱ５２のゲート
はトランジスタＱ５１とトランジスタＱ５８との接続点
と接続される。トランジスタＱ５３は高電圧Ｖ PPおよび
ダイオード接続されたトランジスタＱ５４と接続され
る。トランジスタＱ５４はトランジスタＱ５５と接続さ
れる。トランジスタＱ５５はトランジスタＱ６０および
インバータＧ２２と接続される。トランジスタＱ６０は
接地電位ＧＮＤと接続される。トランジスタＱ５８のゲ
ートは、トランジスタＱ６０のゲートおよびインバータ
Ｇ２３と接続され、さらに、インバータＧ２１を介して
トランジスタＱ５９のゲートと接続される。トランジス
タＱ５３のゲートはトランジスタＱ５２とトランジスタ
Ｑ５９との接続点と接続される。トランジスタＱ５５の
ゲートは電源電圧ＶCCと接続される。インバータＧ２２
はトランジスタＱ６１、Ｑ５６と接続される。トランジ
スタＱ６１、Ｑ５６はトランジスタＱ６２、Ｑ５７およ
びインバータＧ２４と接続される。インバータＧ２４は
インバータＧ２５と接続される。インバータＧ２５はト
ランジスタＱ６２、Ｑ５７と接続される。インバータＧ
２３はトランジスタＱ６１のゲートおよびトランジスタ
Ｑ５７のゲートと接続される。トランジスタＱ５６およ
びトランジスタＱ６２の各ゲートはトランジスタＱ６０
のゲートと接続される。ＮＯＲゲートＧ３０およびイン
バータＧ２６にはロウアドレスストローブ信号／ＲＡＳ
が入力される。インバータＧ２６はキャパシタＣ１１、
Ｃ１２、インバータＧ２７と接続される。キャパシタＣ
１１は電源電圧ＶCCと接続される。キャパシタＣ１２は
接地電位ＧＮＤと接続される。インバータＧ２７はイン
バータＧ２８と接続される。インバータＧ２８はＮＯＲ
ゲートＧ３０と接続される。ＮＯＲゲートＧ３０はイン
バータＧ２９と接続される。
【００８４】次に、上記のように構成された第３ディテ
クタの動作について説明する。図１０は、第３ディテク
タの動作を説明するタイミングチャートである。ロウア
ドレスストローブ信号／ＲＡＳが“Ｌ”となったとき
に、サンプリングパルス／φsが一定期間だけ“Ｌ”と
なる。このとき、ノードＮ１０が“Ｌ”となり、トラン
ジスタＱ５３が導通し、トランジスタＱ６０が非導通の
状態となる。次に、高電圧ＶPPの電位がＶCC＋２｜Ｖ
THp ｜（ＶTHp はトランジスタＱ５３、Ｑ５４のしきい
値電圧）よりも高いときには、ノードＮ１１は“Ｈ”と
なる。このとき、トランジスタＱ６１、Ｑ５６、Ｑ６
２、Ｑ５７、インバータＧ２４、Ｇ２５で構成されるラ
ッチ回路には、“Ｌ”の信号がラッチされて、出力信号
φE3は“Ｌ”となる。次に、高電圧ＶPPの電位がＶCC＋
２｜ＶTHp ｜より小さくなると、ノードＮ１１は“Ｌ”
となり、上記のラッチ回路に“Ｈ”の信号がラッチされ
て、出力信号φE3は“Ｈ”となる。したがって、第３デ
ィテクタはロウアドレスストローブ信号／ＲＡＳの立下
がりタイミングに応答して動作し、ロウアドレスストロ
ーブ信号／ＲＡＳが“Ｈ”の間は全く電力を消費しない
ので、スタンバイ時の低消費電力化を実現することがで
きる。
【００８５】図１１は、第３ディテクタの出力信号φE3
に対する高電圧ＶPPのレベルの変化を説明する図であ
る。図１１に示すように、出力信号φE3は、ロウアドレ
スストローブ信号／ＲＡＳが“Ｌ”に変化するときに、
高電圧ＶPPの電位が、たとえば、４．８Ｖ未満になる
と、“Ｈ”となり、ＲＡＳポンプ４８を動作させる。し
たがって、第３ディテクタはスタンバイ時には電力を消
費せず、アクティブ時には、ロウアドレスストローブ信
号／ＲＡＳに応答して動作し、高速に応答することが可
能となる。この結果、高電圧ＶPPのレベルの変動も小さ
くなり、安定な高電圧ＶPPを供給することができる。
【００８６】次に、図７に示す第１発振器について図面
を参照しながら説明する。図１２は、図７に示す第１発
振器の構成を示す回路図である。
【００８７】図１２において、第１発振器は、ｐ型ＭＯ
ＳＦＥＴであるトランジスタＱ７１〜Ｑ７８、ｎ型ＭＯ
ＳＦＥＴであるトランジスタＱ７９〜Ｑ８８を含む。ま
た、図１２に示すＣ２１〜Ｃ２３は各部の寄生容量であ
る。
【００８８】トランジスタＱ７９は電源電圧ＶCCおよび
トランジスタＱ８０と接続される。トランジスタＱ８０
は接地電位ＧＮＤと接続される。トランジスタＱ７９、
Ｑ８０の各ゲートは電源電圧ＶCCと接続される。トラン
ジスタＱ７１は電源電圧ＶCCおよびダイオード接続され
たトランジスタＱ８１と接続される。トランジスタＱ８
１は接地電位ＧＮＤと接続される。トランジスタＱ７１
のゲートは接地電位ＧＮＤと接続される。トランジスタ
Ｑ７２は電源電圧ＶCCおよびトランジスタＱ８２と接続
される。トランジスタＱ８２は接地電位ＧＮＤと接続さ
れる。トランジスタＱ７３は電源電圧ＶCCおよびトラン
ジスタＱ７４と接続される。トランジスタＱ７４はトラ
ンジスタＱ８３と接続される。トランジスタＱ８３はト
ランジスタＱ８４と接続される。トランジスタＱ８４は
接地電位ＧＮＤと接続される。トランジスタＱ７５は電
源電圧ＶCCおよびトランジスタＱ７６と接続される。ト
ランジスタＱ７６はトランジスタＱ８５と接続される。
トランジスタＱ８５はトランジスタＱ８６と接続され
る。トランジスタＱ８６は接地電位ＧＮＤと接続され
る。トランジスタＱ７７は電源電圧ＶCCおよびトランジ
スタＱ７８と接続される。トランジスタＱ７８はトラン
ジスタＱ８７と接続される。トランジスタＱ８７はトラ
ンジスタＱ８８と接続される。トランジスタＱ８８は接
地電位ＧＮＤと接続される。トランジスタＱ７２、Ｑ７
３、Ｑ７５、Ｑ７７の各ゲートは互いに接続され、か
つ、トランジスタＱ７２とトランジスタＱ８２との接続
点に接続される。トランジスタＱ７４、Ｑ８３の各ゲー
トはトランジスタＱ７８とトランジスタＱ８７との接続
点に接続される。トランジスタＱ７６、トランジスタＱ
８５の各ゲートはトランジスタＱ７４とトランジスタＱ
８３との接続点に接続される。トランジスタＱ７８、ト
ランジスタＱ８７の各ゲートはトランジスタＱ７６とト
ランジスタＱ８５の接続点に接続される。トランジスタ
Ｑ８１、トランジスタＱ８２、Ｑ８４、Ｑ８６、Ｑ８８
の各ゲートは互いに接続される。
【００８９】次に、上記のように構成された第１発振器
の動作について説明する。第１発振器は上記の構成によ
り、リングオシレータを構成し、所定の周波数で発振す
る。また、トランジスタＱ７９、Ｑ８０はチャネル長の
長いトランジスタであり、各チャネル抵抗により電源電
圧CCを分割している。ここで、電源電圧CCの分割比をｋ
とすると、トランジスタＱ８１の基板電位はＶW はｋＶ
CCとなる。分割比ｋをたとえば、０．０５程度に設定す
ると、電源電圧が上昇して、トランジスタＱ７１を流れ
る電流Ｉ1 が増加しても、トランジスタＱ８１の基板電
位が電源電圧Ｖ CCの上昇とともに上昇するため、トラン
ジスタＱ８１のしきい値電圧が減少する。したがって、
トランジスタＱ８１のゲート・ソース電圧Ｖgsは増加し
ないため、トランジスタＱ８２、Ｑ８４、Ｑ８６、Ｑ８
８を流れる電流Ｉ2 は増加しない。また、トランジスタ
Ｑ７２、Ｑ８２を流れる電流のミラー電流であるトラン
ジスタＱ７３、Ｑ７５、Ｑ７７を流れる電流も増加しな
い。一方、第１発振器の各インバータの遅延時間は、寄
生容量Ｃ２１〜Ｃ２３の大きさをＣとすると、３Ｃ／Ｉ
2 となるが、上記のように電源電圧ＶCCが上昇しても、
トランジスタＱ８４、Ｑ８６、Ｑ８８を流れる電流Ｉ2
は増加しないため、遅延時間は変化しない。したがっ
て、電源電圧ＶCCが上昇しても、第１発振器の発振周波
数は増加せず、所定の周期で発振するため、消費電力が
増大することがなく、装置の低消費電力化を実現するこ
とが可能となる。
【００９０】上記の説明では第１発振器について説明し
たが、図１２と同様の構成で第２発振器を構成しても同
様の効果を得ることができる。
【００９１】次に、内部高電圧回路の他の例について図
面を参照しながら説明する。図１３は、図１に示す内部
高電圧回路の他の例の構成を示すブロック図である。
【００９２】図１３に示す内部高電圧回路と図７に示す
内部高電圧回路とで異なる点は、第３ディテクタ４３が
他の第３ディテクタ４３ａに変更された点である。その
他の点は、図７に示す内部高電圧回路と同様であるの
で、同一部分には同一番号を付し、以下その説明を省略
する。
【００９３】図１４は、図１３に示す第３ディテクタの
構成を示す回路図である。図１４において、第３ディテ
クタは、ｐ型ＭＯＳＦＥＴであるトランジスタＱ６５、
Ｑ６６、ｎ型ＭＯＳＦＥＴであるトランジスタＱ６７、
インバータＧ３１、ＮＡＮＤゲート３２を含む。
【００９４】ダイオード接続されたトランジスタＱ６５
は、高電圧ＶPPおよびトランジスタＱ６６と接続され
る。トランジスタＱ６６は、トランジスタＱ６７と接続
され、そのゲートは、電源電位ＶCCと接続される。トラ
ンジスタＱ６７は接地電位ＧＮＤと接続される。インバ
ータＧ３１には、ロウアドレスストローブ信号／ＲＡＳ
が入力され、その出力側は、トランジスタＱ６７のゲー
トと接続される。ＮＡＮＤゲートＧ３２には、ノードＮ
１の出力信号およびロウアドレスストローブ信号／ＲＡ
Ｓが入力され、出力信号φE3を出力する。
【００９５】トランジスタＱ６７のチャネル長は、短く
設定されており、高電圧ＶPPのレベルが下がったとき
に、ノードＮ１の電位を“Ｈ”から“Ｌ”へ変化させる
速さが、ロウアドレスストローブ信号／ＲＡＳが“Ｌ”
の期間だけ速くなる。つまり、ロウアドレスストローブ
信号／ＲＡＳが“Ｌ”の期間に、第３ディテクタ４３ａ
の応答が速くなる。したがって、スタンバイ時の消費電
力が増大することがなく、装置の低消費電力化を実現す
ることができる。
【００９６】次に、本発明の第２の実施例の半導体装置
について図面を参照しながら説明する。
【００９７】図１５は、本発明の第２の実施例であるＤ
ＲＡＭの構成を示すブロック図である。図１５に示すＤ
ＲＡＭと図１に示すＤＲＡＭとで異なる点は、内部高電
圧回路４が他の内部高電圧回路４ａに変更され、また、
入出力回路１０が他の入出力回路１０ａに変更され、内
部高電圧回路４ａから入出力回路１０ａへ高電圧ＶPPが
供給される点である。
【００９８】その他の点は、図１に示すＤＲＡＭと同様
であるので、同一番号を付し、以下その説明を省略す
る。
【００９９】次に、図１５に示す内部高電圧回路につい
て図面を参照しながら説明する。図１６は、図１５に示
す内部高電圧回路の構成を示すブロック図である。図１
６に示す内部高電圧回路と図７に示す内部高電圧回路と
で異なる点は、第４ディテクタ５１、Ｄｏｕｔポンプ５
２、ＡＮＤゲートＧ１２が付加された点である。その他
の点は、図７に示す高電圧発生回路と同様であるので、
同一番号を付し、以下その説明を省略する。
【０１００】第４ディテクタ５１は、出力バッファ５３
へ供給される高電圧ＶPPの電位を検出し、高電圧ＶPPが
所定値以下であれば、出力バッファ活性化信号ＯＥＭお
よびデータ信号Ｄに応答して、出力信号φE4を“Ｈ”の
状態でＡＮＤゲートＧ１２へ出力する。ＡＮＤゲートＧ
１２は、出力信号φE4、出力バッファ活性化信号ＯＥ
Ｍ、およびデータ信号Ｄの論理積を出力信号としてＤｏ
ｕｔポンプ５２へ出力する。Ｄｏｕｔポンプ５２は、Ａ
ＮＤゲートＧ１２の出力信号に応答して、出力バッファ
５３へ高電圧ＶPPを供給する。
【０１０１】次に、図１６に示す第４ディテクタについ
て説明する。図１７は、図１６に示す第４ディテクタの
構成を示す回路図である。
【０１０２】図１７において、第４ディテクタは、ｐ型
ＭＯＳＦＥＴであるトランジスタＱ２０１〜Ｑ２０７、
ｎ型ＭＯＳＦＥＴであるトランジスタＱ２０８〜Ｑ２１
２、インバータＧ２０１〜Ｇ２０９、ＮＯＲゲートＧ２
１０、ＮＡＮＤゲートＧ２１１、キャパシタＣ２０１、
Ｃ２０２を含む。
【０１０３】トランジスタＱ２０１は、高電圧ＶPPおよ
びトランジスタＱ２０８と接続される。トランジスタＱ
２０８は接地電位ＧＮＤと接続される。トランジスタＱ
２０２は、高電圧ＶPPおよびトランジスタＱ２０９と接
続される。トランジスタＱ２０９は接地電位と接続され
る。トランジスタＱ２０１のゲートは、トランジスタＱ
２０２とトランジスタＱ２０９との接続点と接続され
る。トランジスタＱ２０２のゲートは、トランジスタＱ
２０１とトランジスタＱ２０８との接続点と接続され
る。トランジスタＱ２０８のゲートはインバータＧ２０
１を介してトランジスタＱ２０９のゲートと接続され
る。トランジスタＱ２０３は、高電圧ＶPPおよびダイオ
ード接続されたトランジスタＱ２０４と接続される。ト
ランジスタＱ２０５は、トランジスタＱ２０４、インバ
ータＧ２０２、トランジスタＱ２１０と接続される。ト
ランジスタＱ２１０は接地電位と接続される。Ｑ２０３
のゲートは、トランジスタＱ２０２とトランジスタＱ２
０９との接続点と接続される。トランジスタＱ２０５の
ゲートは電源電位ＶCCと接続される。トランジスタＱ２
１０のゲートはトランジスタＱ２０８のゲートと接続さ
れる。インバータＧ２０２は、トランジスタＱ２１１、
Ｑ２０６と接続される。トランジスタＱ２１１、Ｑ２０
６はインバータＧ２０４と接続される。インバータＧ２
０４はインバータＧ２０５と接続される。インバータＧ
２０５はトランジスタＱ２１２、Ｑ２０７と接続され
る。トランジスタＱ２１２、Ｑ２０７はトランジスタＱ
２１１、Ｑ２０６と接続される。トランジスタＱ２０
６、Ｑ２１２の各ゲートはトランジスタＱ２１０のゲー
トと接続される。トランジスタＱ２１１、Ｑ２０７の各
ゲートはインバータＧ２０３を介してトランジスタＱ２
１０のゲートと接続される。ＮＡＮＤゲートＧ２１１は
出力バッファ活性化信号ＯＥＭおよびデータ信号Ｄが入
力される。ＮＡＮＤゲートＧ２１１の出力側は、インバ
ータＧ２０６、およびＮＯＲゲートＧ２１０と接続され
る。インバータＧ２０６は、キャパシタＣ２０１、Ｃ２
０２、インバータＧ２０７と接続される。キャパシタＣ
２０１は電源電位ＶCCと接続される。キャパシタＣ２０
２は接地電位ＧＮＤと接続される。インバータＧ２０７
はインバータＧ２０８と接続される。インバータＧ２０
８はＮＯＲゲートＧ２１０と接続される。ＮＯＲゲート
Ｇ２１０はインバータＧ２０９と接続される。インバー
タＧ２０９はトランジスタＱ２１０のゲートと接続され
る。上記のように、第４ディテクタは、図９に示す第３
ディテクタとほぼ同様の構成を有し、ロウアドレススト
ローブ信号／ＲＡＳの代わりに出力バッファ活性化信号
ＯＥＭおよびデータ信号Ｄに応答して動作すること以外
は図９に示す第３ディテクタと同様であるので以下その
説明を省略する。
【０１０４】次に、図１６に示す出力バッファ５３につ
いて説明する。図１６に示す出力バッファ５３は、図１
５に示す入出力回路１０ａのうち出力動作に関係する部
分のみを抽出したものである。図１８は、図１６に示す
出力バッファの構成を示す回路図である。
【０１０５】図１８において、出力バッファは、ｐ型Ｍ
ＯＳＦＥＴであるトランジスタＱ２２１〜Ｑ２２３、ｎ
型ＭＯＳＦＥＴであるトランジスタＱ２２４〜Ｑ２２
８、インバータＧ２２１〜Ｇ２２３、ＮＡＮＤゲートＧ
２２４、Ｇ２２５を含む。
【０１０６】トランジスタＱ２２１は、高電圧ＶPPおよ
びトランジスタＱ２２４と接続される。トランジスタＱ
２２４は接地電位ＧＮＤと接続される。トランジスタＱ
２２２は、高電圧ＶPPおよびトランジスタＱ２２５と接
続される。トランジスタＱ２２１のゲートは、トランジ
スタＱ２２２とトランジスタＱ２２５と接続点と接続さ
れる。トランジスタＱ２２２のゲートはトランジスタＱ
２２１とトランジスタＱ２２４との接続点と接続され
る。トランジスタＱ２２３は、高電圧ＶPPおよびトラン
ジスタＱ２２６と接続される。トランジスタＱ２２６は
接地電位ＧＮＤと接続される。トランジスタＱ２２３、
Ｑ２２６の各ゲートは、トランジスタＱ２２２とトラン
ジスタＱ２２５との接続点と接続される。トランジスタ
Ｑ２２７は、電源電圧ＶCCおよびトランジスタＱ２２８
と接続される。トランジスタＱ２２８は接地電位ＧＮＤ
と接続される。ＮＡＮＤゲートＧ２２５には出力バッフ
ァ活性化信号ＯＥＭおよびデータ信号Ｄが入力される。
ＮＡＮＤゲートＧ２２５の出力側はトランジスタＱ２２
４のゲートおよびインバータＧ２２１と接続される。イ
ンバータＧ２２１の出力側はトランジスタＱ２２５のゲ
ートと接続される。ＮＡＮＤゲートＧ２２４には、出力
バッファ活性化信号ＯＥＭおよびインバータＧ２２２を
介してデータ信号Ｄが入力される。ＮＡＮＤゲートＧ２
２４の出力側はインバータＧ２２３と接続される。イン
バータＧ２２３の出力側はトランジスタＱ２２８のゲー
トと接続される。トランジスタＱ２２７のゲートは、ト
ランジスタＱ２２３とトランジスタＱ２２６との接続点
と接続される。
【０１０７】次に、上記のように構成された出力バッフ
ァの動作について説明する。出力バッファは、トランジ
スタＱ２２２のしきい値電圧による電圧ドロップを補償
して、出力信号Ｄｏｕｔの“Ｈ”のレベルを電源電圧Ｖ
CCにするため、トランジスタＱ２２７のゲートを高電圧
ＶPPで駆動している。したがって、データ信号Ｄが
“Ｈ”であり、出力バッファ活性化信号ＯＥＭが“Ｈ”
のとき、出力信号Ｄｏｕｔを“Ｈ”の状態で出力する。
このとき、図１６に示す第４ディテクタ５１の出力信号
φE4が“Ｈ”の場合、Ｄｏｕｔポンプ５２が活性化さ
れ、出力バッファ５３で消費した高電圧ＶPPを補充す
る。一方、ＤＲＡＭのページモードのとき、出力信号Ｄ
ｏｕｔは、たとえば、２５ｎｓ程度のサイクルで次々に
出力されるため、第４ディテクタ５１には、第３ディテ
クタ４３と同様に高速性が要求される。上記のように、
第４ディテクタ５１は、第３ディテクタ４３と同様に動
作するので、出力バッファ活性化信号ＯＥＭおよびデー
タ信号Ｄに応答して高速に動作するとともに、データ出
力期間以外には全く電力を消費しないので、スタンバイ
時の低消費電力化を実現することが可能となる。
【０１０８】次に、図１５に示す内部高電圧回路の第２
の例について説明する。図１９は、図１５に示す内部高
電圧回路の第２の例を示す第２の図である。
【０１０９】図１９に示す内部高電圧回路と図１６に示
す内部高電圧回路とで異なる点は、第５ディテクタ６
１、第３発振器６２、ＷＬ保持用ポンプ６３が付加され
た点であり、その他の点は、同様であるので同一番号を
付し、以下その説明を省略する。
【０１１０】第５ディテクタ６１は、ワード線ドライバ
４９に供給される高電圧ＶPPの電位を検出し、高電圧Ｖ
PPが所定値以下の場合、ロウアドレスストローブ信号／
ＲＡＳに応答して出力信号φE5を“Ｈ”の状態で第３発
振器６２へ出力する。第３発振器６２は、出力信号φE5
が“Ｈ”の間、発振し、短周期のクロック信号ＣＬをＷ
Ｌ保持用ポンプ６３へ出力する。ＷＬ保持用ポンプ６３
は、第３発振器６２から出力されたクロック信号ＣＬに
より駆動され、ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”のとき、つまり、ワード線が選択されている期
間、たとえば、ワード線が他の配線とショートして高電
圧ＶPPが低下するのを防止するため、ワード線ドライバ
４９へ高電圧ＶPPを供給する。
【０１１１】次に、図１９に示す第５ディテクタについ
て説明する。図２０は、図１９に示す第５ディテクタの
構成を示す回路図である。
【０１１２】図２０において、第５ディテクタは、ｐ型
ＭＯＳＦＥＴであるトランジスタＱ２３１、Ｑ２３２、
ｎ型ＭＯＳＦＥＴであるトランジスタＱ２３３、インバ
ータＧ２３１、ＮＡＮＤゲートＧ２３２を含む。
【０１１３】ダイオード接続されたトランジスタＱ２３
１は、高電圧ＶPPおよびトランジスタ２３２と接続され
る。トランジスタＱ２３２は、トランジスタＱ２３３と
接続される。トランジスタＱ２３２のゲートは、電源電
圧ＶCCと接続される。トランジスタＱ２３３は接地電位
ＧＮＤと接続される。トランジスタＱ２３３のゲートに
は、インバータＧ２３１を介してロウアドレスストロー
ブ信号／ＲＡＳが入力される。ＮＡＮＤゲートＧ２３２
には、ノードＮ１の出力信号およびロウアドレスストロ
ーブ信号／ＲＡＳが入力され、出力信号φE5を出力す
る。
【０１１４】次に、上記のように構成された第５ディテ
クタの動作について説明する。第５ディテクタでは、ト
ランジスタＱ２３１のチャネル長を短くして、高電圧Ｖ
PPのレベル下がったときにノードＮ１の電位を“Ｈ”か
ら“Ｌ”へ変化させる速さが、ロウアドレスストローブ
信号／ＲＡＳが“Ｌ”の期間だけ速くなるように設定し
ている。つまり、第５ディテクタは、ロウアドレススト
ローブ信号／ＲＡＳが“Ｌ”の期間の間、高速に応答す
ることができる。したがって、トランジスタＱ２３３に
流れる電流を増大させてノードＮ１の電位を“Ｈ”から
“Ｌ”へ高速に変化させる必要がないため、スタンバイ
時の消費電流が低減され、装置の低消費電力化を実現す
ることができる。
【０１１５】次に、図１９に示す第３発振器について説
明する。図２１は、第３発振器６１の構成を示す回路図
である。第３発振器６２は、ＮＡＮＤゲートＧ２４１、
インバータＧ２４２〜Ｇ２４５、キャパシタＣ２４１〜
Ｃ２４６を含む。
【０１１６】ＮＡＮＤゲートＧ２４１には、第５ディテ
クタの出力信号φE5が入力され、ＮＡＮＤゲートＧ２４
１はインバータＧ２４２と接続される。インバータＧ２
４２は、キャパシタＣ２４１、Ｃ２４２、およびインバ
ータＧ２４３と接続される。インバータＧ２４３は、キ
ャパシタＣ２４３、Ｃ２４４、およびインバータＧ２４
４と接続される。インバータＧ２４４は、キャパシタＣ
２４５、Ｃ２４６、およびインバータＧ２４５と接続さ
れる。キャパシタＣ２４１、Ｃ２４３、Ｃ２４５は電源
電圧ＶCCと接続される。キャパシタＣ２４２、Ｃ２４
４、Ｃ２４６は接地電位ＧＮＤと接続される。インバー
タＧ２４５の出力はクロック信号ＣＬとして出力される
とともに、ＮＡＮＤゲートＧ２４１へ入力される。
【０１１７】上記のように第３発振器は構成され、周知
のリングオシレータを構成し、出力信号φE5が“Ｈ”の
とき、所定の短周期のクロック信号ＣＬを出力する。
【０１１８】次に、図１９に示すＷＬ保持用ポンプにつ
いて説明する。図２２は、ＷＬ保持用ポンプの構成を示
す回路図である。
【０１１９】図２２において、ＷＬ保持用ポンプは、ｎ
型ＭＯＳＦＥＴであるトランジスタＱ２５１〜Ｑ２５
３、キャパシタＣ２５１、Ｃ２５２、インバータＧ２５
１を含む。
【０１２０】トランジスタＱ２５１は、電源電圧ＶCCお
よびキャパシタＣ２５１およびトランジスタＱ２５２の
ゲートと接続される。トランジスタＱ２５１のゲートは
電源電圧ＶCCと接続される。トランジスタＱ２５２は、
電源電圧ＶCC、キャパシタＣ２５２およびダイオード接
続されたトランジスタＱ２５３と接続される。クロック
信号ＣＬはキャパシタＣ２５１およびインバータＧ２５
１へ入力される。インバータＧ２５１は、キャパシタＣ
２５２と接続される。
【０１２１】次に、上記のように構成されたＷＬ保持用
ポンプの動作について説明する。クロック信号ＣＬが
“Ｌ”のとき、ノードＮ１はＶCC−ＶTH（ＶTHはトラン
ジスタＱ２５１のしきい値電圧）に充電される。次に、
クロック信号ＣＬが“Ｈ”になると、ノードＮ１は、キ
ャパシタＣ２５１により昇圧されて、ノードＮ１の電位
は、２ＶCC−ＶTHになる。したがって、ノードＮ２の電
位は、電源電圧ＶCCに充電される。次に、クロック信号
ＣＬが“Ｌ”になると、キャパシタＣ２５２によりノー
ドＮ２がブーストされて、ノードＮ２の電位が２ＶCCに
なる。このとき、トランジスタＱ２５３が導通して、出
力信号ＶPPは最大２ＶCC−ＶTHまで昇圧され出力され
る。
【０１２２】次に、図１５に示す内部高電圧回路の第３
の例について説明する。図２３は、図１５に示す高電圧
回路の第３の例の構成を示すブロック図である。
【０１２３】図２３に示す内部高電圧回路と図１９に示
す内部高電圧回路とで異なる点は、第５ディテクタ６１
が省略され、インバータＧ１３を介してロウアドレスス
トローブ信号／ＲＡＳが第３発振器６２へ入力され、レ
ベルクランプ回路６４が付加された点である。その点
は、図１９に示す内部高電圧回路と同様であるので、同
一番号を付し、以下の説明を省略する。
【０１２４】図２４は、図２３に示すレベルクランプ回
路の構成を示す回路図である。図２４において、レベル
クランプ回路は、ｐ型ＭＯＳＦＥＴであるトランジスタ
Ｑ２６１、Ｑ２６２、ｎ型ＭＯＳＦＥＴであるトランジ
スタＱ２６３、インバータＧ２６１を含む。
【０１２５】ダイオード接続されたトランジスタＱ２６
１は、高電圧ＶPPおよびトランジスタＱ２６２と接続さ
れる。トランジスタＱ２６２はトランジスタＱ２６３と
接続される。トランジスタＱ２６３は接地電位ＧＮＤと
接続される。トランジスタＱ２６２のゲートは電源電圧
ＶCCと接続される。トランジスタＱ２６３のゲートはイ
ンバータＧ２６１を介してロウアドレスストローブ信号
／ＲＡＳが入力される。
【０１２６】図２３に示す内部高電圧回路では、ロウア
ドレスストローブ信号／ＲＡＳが“Ｌ”となると、イン
バータＧ１３の出力が“Ｈ”となり、第３発振器６２が
動作する。第３発振器６２が出力するクロック信号に応
答して、ＷＬ保持用ポンプ６３が動作する。ＷＬ保持用
ポンプ６３は、ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”の間は、常時動作しているため、ワード線のリー
クが小さいと、高電圧ＶPPのレベルが上昇していく。こ
れを防止するため、図２４に示すレベルクランプ回路が
備えられている。つまり、ロウアドレスストローブ信号
／ＲＡＳが“Ｌ”のとき、高電圧ＶPPがＶCC＋２Ｖ
TH（ＶTHはトランジスタＱ２６１、Ｑ２６２のしきい値
電圧）以上になると、トランジスタＱ２６１、Ｑ２６
２、Ｑ２６３が導通し、高電圧ＶPPのレベルをＶCC＋２
ＶTHのレベルにクランプする。
【０１２７】図２３に示す内部高電圧回路においても、
第３発振器６２はロウアドレスストローブ信号／ＲＡＳ
に応答して、高速に動作するので、ＷＬ保持用ポンプ６
３も同様に高速に動作し、ワード線ドライバ４９に供給
される高電圧ＶPPのレベルを一定に保つとともに、スタ
ンバイ時の消費電力が増大することはなく、装置の低消
費電力化を実現することが可能となる。
【０１２８】また、上記実施例ではＤＲＡＭについて述
べたが、他の半導体装置であっても、同様の機能を有す
る各回路に本発明を同様に適用することが可能である。
【０１２９】
【発明の効果】請求項１記載の半導体装置においては、
第３および第４トランジスタの貫通電流を抑制すること
ができるので、装置の低消費電力化を実現することがで
きる。
【０１３０】請求項２記載の半導体装置においては、第
１電位と第３電位との分圧比およびトランジスタのチャ
ネル幅を所定の値に設定することにより、温度変化を考
慮して、キャパシタ出力が第１電位以下になる時間を所
望の値に設定することができるので、ソフトエラーを考
慮したリフレッシュ周期を実現することができるととも
に、装置の低消費電力化を実現することができる。
【０１３１】請求項３記載の半導体装置においては、電
圧補充手段は高速に動作することができ、スタンバイ時
に不要な電力を消費しないため装置の低消費電力化を実
現することができる。
【０１３２】請求項４記載の半導体装置においては、検
出される第４電位と第５電位との差が小さいので、安定
な高電圧を供給することができ、装置の低消費電力化を
実現することができる。
【０１３３】請求項５記載の半導体装置においては、電
流供給手段が供給する電流の電流値に応じて第１トラン
ジスタの基板電位を制御しているので、電流供給手段が
供給する電流の電流値が増加しても、第１トランジスタ
のゲート・ソース電圧が増加せず、第２トランジスタを
流れる電流が増加しないため、装置の低消費電力化を実
現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の構成を示
すブロック図である。
【図２】図１に示す中間電位発生回路の構成を示す回路
図である。
【図３】図１に示す中間電位発生回路の構成を示す模式
図である。
【図４】図１に示すセルフリフレッシュタイマ回路の構
成を示す図である。
【図５】図４に示す第１および第２電流源の構成を示す
回路図である。
【図６】ゲート・ソース電圧とゲート幅単位長当りのド
レイン電流との関係を示す図である。
【図７】図１に示す内部高電圧回路の構成を示すブロッ
ク図である。
【図８】図７に示す第１および第２ディテクタの構成を
示す回路図である。
【図９】図７の示す第３ディテクタの構成を示す回路図
である。
【図１０】図９に示す第３ディテクタの動作を説明する
タイミングチャートである。
【図１１】図９に示す第３ディテクタの出力信号に対す
る高電圧のレベルの変化を説明する図である。
【図１２】図７に示す第１発振器の構成を示す回路図で
ある。
【図１３】図１に示す内部高電圧回路の他の構成を示す
ブロック図である。
【図１４】図１３に示す第３ディテクタの構成を示す回
路図である。
【図１５】本発明の第２の実施例の半導体装置の構成を
示すブロック図である。
【図１６】図１５に示す内部高電圧回路の第１の例の構
成を示すブロック図である。
【図１７】図１６に示す第４ディテクタの構成を示す回
路図である。
【図１８】図１６に示す出力バッファの構成を示す回路
図である。
【図１９】図１５に示す内部高電圧回路の第２の例の構
成を示すブロック図である。
【図２０】図１９に示す第５ディテクタの構成を示す回
路図である。
【図２１】図１９に示す第３発振器の構成を示す回路図
である。
【図２２】図１９に示すＷＬ保持用ポンプの構成を示す
回路図である。
【図２３】図１５に示す内部高電圧回路の第３の例の構
成を示すブロック図である。
【図２４】図２３に示すレベルクランプ回路の構成を示
す回路図である。
【図２５】従来の中間電位発生回路の構成を示す回路図
である。
【図２６】従来の中間電位発生回路の構成を示す模式図
である。
【図２７】従来のセルフリフレッシュタイマ回路の構成
を示す図である。
【図２８】図２７に示すセルフリフレッシュタイマ回路
の動作を説明するタイミングチャートである。
【図２９】従来の内部高電圧回路の構成を示すブロック
図である。
【図３０】図２９に示す第１ディテクタの構成を示す回
路図である。
【図３１】図２９に示す第２ディテクタの構成を示す回
路図である。
【図３２】図２９に示す第１発振器の構成を示す回路図
である。
【図３３】図２９に示す内部高電圧回路の高電圧のレベ
ルの変化を説明する図である。
【符号の説明】
１ 制御回路 ２ セルフリフレッシュタイマ回路 ３ アドレスバッファ ４ 内部高電圧回路 ５ 列デコーダ ６ Ｉ／Ｏゲート ７ センスアンプ ８ 行デコーダ ９ メモリセルアレイ １０ 入出力回路 １１ 中間電位発生回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 基準電位に陰極側が接続され、かつ、ダ
    イオード接続された第１トランジスタと、 前記基準電位に正極側が接続され、かつ、ダイオード接
    続された第２トランジスタと、 前記第１トランジスタの正極側の出力を受けるゲートを
    有する第３トランジスタと、 前記第３トランジスタと接続され、前記第２トランジス
    タの陰極側の出力を受けるゲートを有する第４トランジ
    スタとを含み、 前記第１トランジスタのしきい値電圧は、前記第３トラ
    ンジスタのしきい値電圧より小さく、かつ、前記第２ト
    ランジスタのしきい値電圧は、前記第４トランジスタの
    しきい値電圧より大きい半導体装置。
  2. 【請求項２】 電荷を蓄積するキャパシタと、 前記キャパシタの出力が第１電位以下になったとき、所
    定時間だけ前記キャパシタを充電する充電手段と、 前記キャパシタの電荷を第１電位に漏洩させ、所定のチ
    ャネル幅を有するトランジスタと、 第２電位を分圧して所定の第３電位の出力を前記トラン
    ジスタのゲートに出力する分割手段とを含む半導体装
    置。
  3. 【請求項３】 所定の電圧を供給されて所定の動作を行
    なう内部回路と、 前記内部回路がアクティブ状態のとき、前記内部回路で
    消費された前記所定の電圧を補充する電圧補充手段と、 前記内部回路がスタンバイ状態からアクティブ状態へ変
    化するタイミングに応答して、前記電圧補充手段の動作
    を制御する制御手段とを含む半導体装置。
  4. 【請求項４】 第１電位の信号を第２電圧単位で降圧さ
    せる第１および第２降圧手段と、 前記第１降圧手段により降圧された第３電位の信号が第
    ４電位以下であることを検出する第１検出手段と、 前記第２降圧手段により降圧された第４電位の信号が第
    ５電位以下であることを検出する第２検出手段とを含
    み、 前記第４電位と前記第５電位との差が前記第２電圧より
    小さい半導体装置。
  5. 【請求項５】 所定の電流を供給する電流供給手段と、 前記電流供給手段から電流を受けるドレインを有し、か
    つ、ダイオード接続された第１トランジスタと、 前記第１トランジスタのゲートと自身のゲートとが接続
    された第２トランジスタと、 前記電流供給手段が供給する電流の電流値に応じて、前
    記第１トランジスタの基板電位を制御する制御手段とを
    含む半導体装置。
JP5251607A 1993-10-07 1993-10-07 半導体装置 Pending JPH07105681A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP5251607A JPH07105681A (ja) 1993-10-07 1993-10-07 半導体装置
DE4435787A DE4435787C2 (de) 1993-10-07 1994-10-06 Halbleitervorrichtung mit der Möglichkeit reduzierten Stromverbrauchs
KR1019940025579A KR0145434B1 (ko) 1993-10-07 1994-10-06 소비 전력이 감소될 수 있는 반도체 기억장치
US08/708,110 US5926051A (en) 1993-10-07 1996-09-06 Self refresh timer
US08/772,954 US5877651A (en) 1993-10-07 1996-12-24 Semiconductor memory device that can have power consumption reduced

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5251607A JPH07105681A (ja) 1993-10-07 1993-10-07 半導体装置

Publications (1)

Publication Number Publication Date
JPH07105681A true JPH07105681A (ja) 1995-04-21

Family

ID=17225337

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5251607A Pending JPH07105681A (ja) 1993-10-07 1993-10-07 半導体装置

Country Status (4)

Country Link
US (2) US5926051A (ja)
JP (1) JPH07105681A (ja)
KR (1) KR0145434B1 (ja)
DE (1) DE4435787C2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100511356B1 (ko) * 1996-12-27 2005-11-22 마츠시타 덴끼 산교 가부시키가이샤 반도체집적회로의구동방법및반도체집적회로
KR100718046B1 (ko) * 2006-06-08 2007-05-14 주식회사 하이닉스반도체 반도체 메모리 장치

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE42250E1 (en) * 1994-12-29 2011-03-29 Stmicroelectronics, Inc. Delay circuit and method
KR0142963B1 (ko) * 1995-05-17 1998-08-17 김광호 외부제어신호에 적응 동작하는 승압회로를 갖는 반도체 메모리 장치
KR0172337B1 (ko) * 1995-11-13 1999-03-30 김광호 반도체 메모리장치의 내부승압전원 발생회로
WO1998054727A2 (en) * 1997-05-30 1998-12-03 Micron Technology, Inc. 256 Meg DYNAMIC RANDOM ACCESS MEMORY
JPH11112297A (ja) * 1997-10-06 1999-04-23 Nec Corp ラッチ回路及びこのラッチ回路を有する半導体集積回路
KR100267011B1 (ko) * 1997-12-31 2000-10-02 윤종용 반도체 메모리 장치의 내부 전원 전압 발생 회로
US6781439B2 (en) * 1998-07-30 2004-08-24 Kabushiki Kaisha Toshiba Memory device pump circuit with two booster circuits
US6255900B1 (en) * 1998-11-18 2001-07-03 Macronix International Co., Ltd. Rapid on chip voltage generation for low power integrated circuits
KR100455736B1 (ko) 1998-12-30 2005-05-11 주식회사 하이닉스반도체 프리세트기능을 갖는 출력버퍼회로_
US6272670B1 (en) 1999-04-05 2001-08-07 Madrone Solutions, Inc. Distributed charge source
KR100605076B1 (ko) * 1999-05-14 2006-07-26 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치
KR100304964B1 (ko) * 1999-05-18 2001-09-26 김영환 전압펌프회로
US6330639B1 (en) * 1999-06-29 2001-12-11 Intel Corporation Method and apparatus for dynamically changing the sizes of pools that control the power consumption levels of memory devices
JP2001126478A (ja) 1999-10-29 2001-05-11 Mitsubishi Electric Corp 半導体装置
EP1113450B1 (en) * 1999-12-30 2007-04-25 STMicroelectronics S.r.l. Voltage boost device for nonvolatile memories, operating in a low consumption standby condition
US6542958B1 (en) * 2000-05-10 2003-04-01 Elan Research Software control of DRAM refresh to reduce power consumption in a data processing system
US6553545B1 (en) * 2000-06-29 2003-04-22 Intel Corporation Process parameter extraction
JP2002056678A (ja) * 2000-08-14 2002-02-22 Mitsubishi Electric Corp 基板バイアス電圧発生回路
KR100353538B1 (ko) * 2000-10-24 2002-09-27 주식회사 하이닉스반도체 반도체 장치의 전압 발생 조절 회로
US6560158B2 (en) * 2001-04-27 2003-05-06 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
KR100390906B1 (ko) 2001-05-25 2003-07-12 주식회사 하이닉스반도체 가상형 스태틱 랜덤 억세스 메모리장치 및 그의 구동방법
JP4834261B2 (ja) * 2001-09-27 2011-12-14 Ｏｋｉセミコンダクタ株式会社 昇圧電源発生回路
US20030076154A1 (en) * 2001-10-17 2003-04-24 Kaveh Shakeri Controlling circuit power consumption through supply voltage control
US6807122B2 (en) * 2001-11-14 2004-10-19 Hitachi, Ltd. Semiconductor memory device requiring refresh
KR100432890B1 (ko) * 2002-06-07 2004-05-22 삼성전자주식회사 안정적으로 승압 전압을 발생하는 승압 전압 발생 회로 및그 승압 전압 제어 방법
KR100521375B1 (ko) * 2003-02-13 2005-10-12 삼성전자주식회사 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치
JP4290457B2 (ja) * 2003-03-31 2009-07-08 株式会社ルネサステクノロジ 半導体記憶装置
JP3902769B2 (ja) * 2003-08-29 2007-04-11 松下電器産業株式会社 降圧電圧出力回路
KR100532477B1 (ko) * 2003-10-24 2005-12-01 삼성전자주식회사 입력 신호의 트랜지션 구간에서 안정적으로 동작하는 패스게이트 회로와 이를 구비하는 셀프 리프레쉬 회로 및 패스게이트 회로의 제어방법
KR100596426B1 (ko) 2004-03-22 2006-07-06 주식회사 하이닉스반도체 반도체 소자에서의 고전압 발생 회로 및 그 방법
KR100732756B1 (ko) * 2005-04-08 2007-06-27 주식회사 하이닉스반도체 전압 펌핑장치
KR100748555B1 (ko) * 2005-06-28 2007-08-10 삼성전자주식회사 반도체 메모리 장치의 기판 바이어스 전압 발생 회로
KR100900785B1 (ko) * 2007-05-14 2009-06-02 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생기 및 발생방법
JP2009054869A (ja) * 2007-08-28 2009-03-12 Toshiba Corp 半導体デバイス、情報処理装置および電源電圧変動抑制方法
KR100908528B1 (ko) * 2007-12-24 2009-07-20 주식회사 하이닉스반도체 잡음 제거 장치
JP5343544B2 (ja) * 2008-12-08 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ、半導体装置およびシステム
JP2014160525A (ja) * 2013-02-20 2014-09-04 Renesas Electronics Corp 内部電圧発生回路
US9257905B1 (en) * 2013-11-02 2016-02-09 Sridhar Kotikalapoodi Method and apparatus for power supply with fast transient response
JP2016149858A (ja) * 2015-02-12 2016-08-18 ルネサスエレクトロニクス株式会社 半導体装置
CN108735247B (zh) * 2017-04-14 2023-07-04 三星电子株式会社 对充电节点进行充电的驱动器电路
US11088696B2 (en) * 2019-12-31 2021-08-10 Texas Instruments Incorporated Charge pump

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1497939A (en) * 1975-04-24 1978-01-12 Data Recording Instr Co Waveform level detectors
US4453237A (en) * 1980-10-01 1984-06-05 Intel Corporation Multiple bit output dynamic random-access memory
JPS5775022A (en) * 1980-10-29 1982-05-11 Nec Corp Comparator
US4535305A (en) * 1981-07-30 1985-08-13 Tokyo Shibaura Denki Kabushiki Kaisha Transmission gate relaxation oscillator having comparator
US4551691A (en) * 1982-09-29 1985-11-05 Tokyo Shibaura Denki Kabushiki Kaisha Hysteresis circuit with small hysteresis amplitude and oscillator using the hysteresis circuit
DE3345852A1 (de) * 1983-12-19 1985-06-27 Philips Patentverwaltung Gmbh, 2000 Hamburg Monolithisch integrierter rc-oszillator
JPS6159688A (ja) * 1984-08-31 1986-03-27 Hitachi Ltd 半導体集積回路装置
JPH07104372B2 (ja) * 1986-09-18 1995-11-13 キヤノン株式会社 電圧比較回路
JPH0817033B2 (ja) * 1988-12-08 1996-02-21 三菱電機株式会社 基板バイアス電位発生回路
JP2928263B2 (ja) * 1989-03-20 1999-08-03 株式会社日立製作所 半導体装置
DE4237589C2 (de) * 1991-11-07 1999-10-28 Samsung Electronics Co Ltd Spannungspumpschaltung
IT1258242B (it) * 1991-11-07 1996-02-22 Samsung Electronics Co Ltd Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione
US5278458A (en) * 1991-12-13 1994-01-11 Texas Instruments Incorporated Threshold/voltage detection circuit
JP2825396B2 (ja) * 1992-06-19 1998-11-18 株式会社東芝 電流源回路
JPH06103748A (ja) * 1992-09-16 1994-04-15 Mitsubishi Electric Corp Ｉｃメモリカードの電源制御回路
US5394026A (en) * 1993-02-02 1995-02-28 Motorola Inc. Substrate bias generating circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100511356B1 (ko) * 1996-12-27 2005-11-22 마츠시타 덴끼 산교 가부시키가이샤 반도체집적회로의구동방법및반도체집적회로
KR100718046B1 (ko) * 2006-06-08 2007-05-14 주식회사 하이닉스반도체 반도체 메모리 장치
US7554871B2 (en) 2006-06-08 2009-06-30 Hynix Semiconductor Inc. Semiconductor memory apparatus
US7773402B2 (en) 2006-06-08 2010-08-10 Hynix Semiconductor Inc. Semiconductor memory apparatus

Also Published As

Publication number Publication date
KR950012455A (ko) 1995-05-16
DE4435787C2 (de) 1997-04-17
US5926051A (en) 1999-07-20
DE4435787A1 (de) 1995-04-20
US5877651A (en) 1999-03-02
KR0145434B1 (ko) 1998-08-17

Similar Documents

Publication Publication Date Title
JPH07105681A (ja) 半導体装置
US6859403B2 (en) Semiconductor memory device capable of overcoming refresh disturb
US6768354B2 (en) Multi-power semiconductor integrated circuit device
US6377508B1 (en) Dynamic semiconductor memory device having excellent charge retention characteristics
US6115319A (en) Dynamic RAM having word line voltage intermittently boosted in synchronism with an external clock signal
US6906575B2 (en) Semiconductor integrated circuit device
US8737155B2 (en) Power saving memory apparatus, systems, and methods
JP5224659B2 (ja) 半導体記憶装置
TWI431635B (zh) 驅動字元線的電路及其方法
KR950014242B1 (ko) 승압회로를 갖는 반도체 메모리 장치
JP3849835B2 (ja) 半導体集積回路装置
KR20030037266A (ko) 내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의제어 방법
JP4534163B2 (ja) 半導体集積回路装置
EP0612075B1 (en) Self-timed bootstrap decoder
US5347488A (en) Semiconductor memory device for generating a controlling signal to select a word line
TW395061B (en) Semiconductor device with sense stability
JPH0785678A (ja) 半導体集積回路
JP2002124084A (ja) 内部電圧レベル制御回路および半導体記憶装置並びにそれらの制御方法
US7298199B2 (en) Substrate bias voltage generating circuit for use in a semiconductor memory device
JP3410914B2 (ja) 半導体集積回路
US7072228B2 (en) Semiconductor memory device with improved precharge timing
US5353257A (en) Word line driving circuit and semiconductor memory device using the same
JP4284614B2 (ja) 強誘電体メモリ装置
JPH06333386A (ja) 半導体記憶装置
JPH08297972A (ja) ダイナミック形半導体記憶装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20010417