KR100521375B1 - 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치 - Google Patents

동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치 Download PDF

Info

Publication number
KR100521375B1
KR100521375B1 KR10-2003-0009155A KR20030009155A KR100521375B1 KR 100521375 B1 KR100521375 B1 KR 100521375B1 KR 20030009155 A KR20030009155 A KR 20030009155A KR 100521375 B1 KR100521375 B1 KR 100521375B1
Authority
KR
South Korea
Prior art keywords
signal
operation mode
word line
period
line enable
Prior art date
Application number
KR10-2003-0009155A
Other languages
English (en)
Other versions
KR20040073165A (ko
Inventor
김수영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0009155A priority Critical patent/KR100521375B1/ko
Priority to US10/755,465 priority patent/US7327631B2/en
Publication of KR20040073165A publication Critical patent/KR20040073165A/ko
Application granted granted Critical
Publication of KR100521375B1 publication Critical patent/KR100521375B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Abstract

본 발명의 반도체 메모리 장치는 동작 모드에 따라 가변 가능한 발진 신호를 발생하는 발진 회로와, 발진 신호에 응답하여 워드 라인 인에이블 신호를 발생하는 워드 라인 인에이블 회로를 포함한다. 메모리 장치는 발진 회로와 워드 라인 인에이블 회로를 제어하는 제어 회로를 더 포함하며, 제어 회로는, 액티브 동작 모드에서 대기 동작 모드로의 진입시, 워드 라인 인에이블 신호의 펄스 폭이 늘어나도록 그리고 발진 신호의 주기가 소정 시간 동안 일정하게 유지되도록 제어한다.

Description

동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF CHANGING DATA RESTORE TIME BASED ON MODES OF OPERATION}
본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치에 관한 것이다.
고밀도 및 비교적 빠른 속도 때문에 다이내믹 랜덤 액세스 메모리 (Dynamic Random Access Memory: DRAM) 장치가 널리 사용된다. 각 셀이 하나의 트랜지스터와 하나의 커패시터로 구성되기 때문에 많은 메모리 셀들이 DRAM 장치에 집적될 수 있다. 각 셀은 스태틱 랜덤 액세스 메모리 (Static Random Access Memory: SRAM)와 같은 다른 메모리 장치들의 셀들보다 작다.
하지만, DRAM 셀에 있어서, 각 셀에 저장된 전하들은 소정 시간 후에 누설 전류에 의해서 감소된다. 따라서, DRAM 셀들은 주기적으로 액세스되어야 하며, 커패시터에 저장된 데이터는 리프레쉬된다.
한편, SRAM은 각 셀이 데이터를 유지하는 플립-플롭과 같은 회로로 구성되기 때문에 리프레쉬를 요구하지 않는다. SRAM의 플립-플롭들은 리프레쉬가 요구되지 않기 때문에 고속 동작을 가능케 한다. 하지만, 플립-플롭들은 셀 당 많은 공간을 차지하며 메모리 용량은 DRAM보다 더 작다.
DRAM은 2가지 리프레쉬 방법, 즉 자동 리프레쉬 방법과 셀프-리프레쉬 방법을 사용한다. 자동 리프레쉬 방법에 있어서, DRAM의 정상 동작 동안 소정의 타이밍 구간이 할당되고, 리프레쉬 동작이 할당된 타이밍 구간에서 자동적으로 수행된다. 반면에, 셀프-리프레쉬 동작은 DRAM이 대기 모드 (stand-by mode)에 있을 때 수행된다. 자동 리프레쉬 동작 및 셀프-리프레쉬 동작은 이 분야에 숙련된 자에게 잘 알려진 것으로, 그것에 대한 설명은 그러므로 생략된다.
의사 스태틱 랜덤 액세스 메모리 (Pseudo Static Random Access Memory: PSRAM)는 DRAM과 SRAM의 특징들을 갖는다. PSRAM은 SRAM 인터페이스와 DRAM 셀들로 구성된 어레이 구조를 갖는다. PSRAM이 DRAM 셀들로 구성된 어레이 구조를 갖기 때문에, SRAM과 달리 리프레쉬 동작이 필요하다. 따라서, 앞서 설명된 바와 같이, PSRAM이 전력 소모를 줄이기 위한 대기 동작 모드로 진입할 때, 셀프-리프레쉬 동작이 자동적으로 수행될 것이다. PSRAM의 대기 동작 모드에서 수행되는 셀프-리프레쉬 동작을 제어함에 있어서, 메모리 셀들에 저장된 데이터가 손실되는 것을 방지하는 것이 무엇보다도 먼저 고려되어야 할 것이다.
본 발명의 목적은 향상된 셀프-리프레쉬 동작 모드를 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 동작 모드에 따라 가변 가능한 데이터 재저장 시간을 갖는 반도체 메모리 장치를 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 행들과 열들로 배열되는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치가 제공된다. 발진 회로는 동작 모드에 따라 가변 가능한 발진 신호를 발생하고, 워드 라인 인에이블 회로는 상기 발진 신호에 응답하여 워드 라인 인에이블 신호를 발생한다. 메모리 장치는 액티브 동작 모드에서 대기 동작 모드로의 진입시, 상기 워드 라인 인에이블 신호의 펄스 폭이 늘어나도록 그리고 상기 발진 신호의 주기가 일정하게 유지되도록 제어하는 수단을 더 포함한다. 상기 메모리 장치가 액티브 동작 모드에서 상기 대기 동작 모드로 진입하고 소정 시간이 경과한 후, 상기 제어 수단은 상기 발진 신호의 주기가 길어지도록 제어한다.
바람직한 실시예에 있어서, 상기 소정 시간 동안 상기 메모리 셀들이 모두 리프레쉬되고, 상기 발진 신호의 주기는 리프레쉬 주기와 동일하다. 바람직하게, 상기 제어 수단은 칩 선택 신호에 응답하여 상기 리프레쉬 주기 및 상기 워드 라인 인에이블 신호의 펄스 폭을 제어한다. 상기 워드 라인 인에이블 신호의 펄스 폭은 상기 대기 동작 모드의 리프레쉬 구간 동안 일정하게 유지된다.
본 발명의 다른 특징에 따르면, 행들과 열들로 배열되는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치가 제공되며, 메모리 장치는 대기 동작 모드로 진입하고 소정 시간이 경과한 후, 상기 대기 동작 모드의 제 1 리프레쉬 구간의 종료를 알리는 플래그 신호를 출력하는 플래그 신호 발생 회로와; 상기 플래그 신호에 응답하여 가변 가능한 발진 신호를 발생하는 발진 회로와; 상기 발진 신호에 응답하여 동작하며, 동작 모드에 따라 가변 가능한 펄스 폭을 갖는 워드 라인 인에이블 신호를 발생하는 워드 라인 인에이블 회로와; 그리고 행 어드레스에 응답하여 행들을 선택하고, 상기 워드 라인 인에이블 신호의 활성화 구간 동안 선택된 행을 구동하는 행 디코더 회로를 포함한다. 여기서, 상기 대기 동작 모드의 제 1 리프레쉬 구간에서 생성되는 발진 신호는 상기 대기 동작 모드의 제 2 리프레쉬 구간에서 생성되는 발진 신호보다 긴 주기를 갖는다. 상기 플래그 신호 발생 회로는 칩 선택 신호가 비활성화되고 소정 시간이 경과한 후 상기 플래그 신호를 활성화시킨다.
바람직한 실시예에 있어서, 상기 메모리 장치는 상기 메모리 셀들로서 디램 셀들을 갖는 의사 에스램 (Pseudo SRAM) 장치를 포함한다.
본 발명의 또 다른 특징에 따르면, 행들과 열들로 배열되는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치가 제공되며, 메모리 장치는 대기 동작 모드로 진입하고 소정 시간이 경과하였는 지의 여부를 검출하고, 그 결과로서 플래그 신호를 활성화시키는 검출 회로와; 상기 플래그 신호의 비활성화 구간 동안 제 1 주기를 갖고 상기 플래그 신호의 활성화 구간 동안 상기 제 1 주기보다 긴 제 2 주기를 갖는 발진 신호를 발생하는 발진 회로와; 상기 발진 신호에 동기된 워드 라인 인에이블 신호를 발생하되, 상기 워드 라인 인에이블 신호의 펄스 폭은 상기 대기 동작 모드로의 진입시 늘어나는 워드 라인 인에이블 회로와; 그리고 행 어드레스에 응답하여 행들을 선택하고, 상기 워드 라인 인에이블 신호의 활성화 구간 동안 선택된 행을 구동하는 행 디코더 회로를 포함한다.
바람직한 실시예에 있어서, 상기 검출 회로는 카운터를 포함하며, 상기 카운터는 상기 발진 신호에 동기되어 동작한다. 상기 소정 시간 동안 상기 메모리 셀들이 한번 리프레쉬된다. 바람직하게, 상기 플래그 신호의 비활성화 구간은 액티브 동작 모드와 대기 동작 모드의 제 1 리프레쉬 구간을 포함하며, 상기 플래그 신호의 활성화 구간은 상기 대기 동작 모드의 제 2 리프레쉬 구간을 포함한다.
본 발명의 또 다른 특징에 따르면, 행들과 열들로 배열되는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치의 방법은 대기 동작 모드의 제 1 리프레쉬 구간의 종료를 알리는 플래그 신호를 발생하는 단계와; 상기 플래그 신호에 응답하여 가변 가능한 발진 신호를 발생하는 단계와; 그리고 상기 발진 신호에 응답하여 동작하며, 동작 모드에 따라 가변 가능한 펄스 폭을 갖는 워드 라인 인에이블 신호를 발생하는 단계를 포함한다. 바람직하게, 상기 대기 동작 모드의 제 1 리프레쉬 구간에서 생성되는 발진 신호는 상기 대기 동작 모드의 제 2 리프레쉬 구간에서 생성되는 발진 신호보다 긴 주기를 가지며; 그리고 상기 대기 동작 모드의 제 1 리프레쉬 구간 동안 생성되는 워드 라인 인에이블 신호는 액티브 동작 모드 동안 생성되는 워드 라인 인에이블 신호보다 넓은 펄스 폭을 갖는다.
이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명은 의사 스태틱 랜덤 액세스 메모리 (이하, PSRAM이라 칭함) 장치를 이용하여 설명되지만, 본 발명이 PSRAM 장치에 국한되지 않음은 자명하다. 본 발명의 PSRAM 장치는 액티브 동작 모드에서 대기 동작 모드로 진입시 생길 수 있는 데이터 손실을 방지하고자 향상된 셀프-리프레쉬 동작을 수행한다. 향상된 셀프-리프레쉬 동작은 제 1 셀프-리프레쉬 구간과 제 2 셀프-리프레쉬 구간으로 구분된다. 제 1 셀프-리프레쉬 구간에 있어서, 워드 라인 인에이블 구간의 펄스 폭은 액티브 동작 모드와 비교하여 길어지는 반면에 리프레쉬 주기는 액티브 동작 모드와 동일하게 유지된다. 제 2 셀프-리프레쉬 구간에 있어서, 워드 라인 인에이블 구간의 펄스 폭은 제 1 셀프-리프레쉬 구간과 동일하게 유지되는 반면에 리프레쉬 주기는 액티브 동작 모드 및 제 1 셀프-리프레쉬 구간과 비교하여 길어진다. 이러한 셀프-리프레쉬 방법에 의하면, 액티브 동작 모드에서 대기 동작 모드로의 전환시 리프레쉬 주기의 변화에 따라 대기 동작 모드에서 생길 수 있는 페일을 방지할 수 있다. 이는 이하 상세히 설명될 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 반도체 메모리 장치 (100)는 SRAM 인터페이스와 DRAM 셀 구조를 갖는 PSRAM 장치이다. 반도체 메모리 장치 (100)는 데이터를 저장하기 위한 메모리 셀 어레이 (memory cell array) (110)를 포함하며, 어레이 (110)는 행들 (또는 워드 라인들) (WL0-WLm)과 열들 (또는 비트 라인들) (BL0-BLn)의 매트릭스 형태로 배열된 메모리 셀들 (MC) (즉, 하나의 스위칭 트랜지스터와 하나의 커패시터로 구성된 DRAM 셀)로 구성된다.
메모리 셀 어레이 (110)의 워드 라인들 (WL0-WLm)은 행 디코더 회로 (120)에 연결되며, 행 디코더 회로 (120)는 어드레스 발생 회로 (130) 또는 어드레스 버퍼 회로 (140)로부터의 어드레스에 응답하여 워드 라인들 (WL0-WLm)을 선택한다. 어드레스 발생 회로 (130)는 리프레쉬 동작에 필요한 어드레스를 생성하며, 어드레스 버퍼 회로 (140)는 외부 어드레스를 버퍼링한다. 어드레스 발생 회로 (130)는 잘 알려진 리프레쉬 어드레스 카운터 (refresh address counter) (DRAM에서 일반적으로 사용됨)를 이용하여 구성될 것이다.
계속해서 도 1을 참조하면, 본 발명의 반도체 메모리 장치 (100)는 CS 버퍼 회로 (150), 검출 회로 (detector circuit) (160), 발진 회로 (oscillator circuit) (170), 리프레쉬 펄스 발생 회로 (refresh pulse generator circuit) (180), 그리고 워드 라인 인에이블 회로 (word line enable circuit) (190)를 더 포함한다.
CS 버퍼 회로 (150)는 외부 칩 선택 신호 (XCSB)를 입력받아 내부 칩 선택 신호 (ICSB)를 출력한다. 검출 회로 (160)는 내부 칩 선택 신호 (ICSB)에 응답하여 동작하며, PSRAM 장치가 액티브 동작 모드에서 대기 동작 모드로 진입하였는 지의 여부를 검출한다. 검출 회로 (160)는 PSRAM 장치가 대기동작 모드로 진입하고 소정 시간이 경과한 후 플래그 신호 (POSC_CSB)를 활성화시킨다. 발진 회로 (170)는 소정 주기를 갖는 발진 신호 (POSC)를 발생한다. 발진 신호 (POSC)의 주기 (또는, 리프레쉬 주기)는 동작 모드에 따라 가변된다. 예를 들면, 플래그 신호 (POSC_CSB)의 비활성화 구간 동안 생성되는 발진 신호 (POSC)는 플래그 신호 (POSC_CSB)의 활성화 구간 동안 생성되는 발진 신호 (POSC)보다 긴 주기를 갖는다. 리프레쉬 펄스 발생 회로 (180)은 발진 신호 (POSC)에 응답하여 리프레쉬 펄스 신호 (PRFHTD)를 발생한다. 리프레쉬 펄스 신호 (PRFHTD)는 발진 신호 (POSC)와 동일한 주기를 갖는 반면에 발진 신호 (POSC)보다 짧은 펄스 폭을 갖는다. 워드 라인 인에이블 회로 (190)는 리프레쉬 펄스 신호 (PRFHTD)에 응답하여 워드 라인 인에이블 신호 (PWL)를 발생하며, 워드 라인 인에이블 신호 (PWL)의 펄스 폭은 동작 모드에 따라 가변된다. 즉, 워드 라인 인에이블 신호 (PWL)의 펄스 폭은 내부 칩 선택 신호 (ICSB)에 따라 가변된다. 본 발명에 따르면, 대기 동작 모드에서의 워드 라인 인에이블 신호 (PWL)의 펄스 폭은 액티브 동작 모드에서의 펄스 폭보다 넓다.
이 실시예에 있어서, CS 버퍼 회로 (150)와 검출 회로 (160)는 액티브 동작 모드에서 대기 동작 모드로의 진입시 워드 라인 인에이블 신호의 펄스 폭이 늘어나도록 그리고 발진 신호의 주기가 소정 시간 동안 일정하게 유지되도록 제어하는 수단을 구성한다.
본 발명의 반도체 메모리 장치에 따르면, 액티브 동작 모드의 리프레쉬 주기 (또는 발진 신호의 주기)는 대기 동작 모드로 진입하고 소정 시간이 경과하기 전까지 (이 구간은 이후 "제 1 셀프-리프레쉬 구간"이라 칭함)의 리프레쉬 주기와 동일하게 유지된다. 이와 동시에, 제 1 셀프-리프레쉬 구간의 워드 라인 인에이블 신호의 펄스 폭은 액티브 동작 모드보다 더 길어진다. 대기 동작 모드의 나머지 구간 (이 구간은 이후 "제 2 셀프-리프레쉬 구간"이라 칭함)에 있어서, 워드 라인 인에이블 신호의 펄스 폭은 제 1 셀프-리프레쉬 구간과 동일하게 유지되는 반면에, 리프레쉬 주기는 제 1 셀프-리프레쉬 구간보다 더 길어진다.
도 2는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 검출 회로를 보여주는 회로도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 검출 회로 (160)는 인버터들 (INV10, INV11, INV12), NOR 게이트 (G10), NAND 게이트들 (G11, G12), 그리고 단위 카운터들 (UN_CNT1)-(UN_CNT13)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 단위 카운터들 (UN_CNT1)-(UN_CNT13) 각각은 2개의 입력 단자들 (IN1, IN2)과 하나의 출력 단자 (OUT)를 갖는다.
각 단위 카운터에 있어서, 입력 단자 (IN1)에는 인버터 (INV12)의 출력 신호가 인가된다. 내부 칩 선택 신호 (ICSB)가 로우 레벨일 때 (즉, 액티브 동작 모드시), 각 단위 카운터의 입력 단자 (IN1)에는 로우-레벨 신호가 입력된다. 내부 칩 선택 신호 (ICSB)가 하이 레벨일 때 (즉, 대기 동작 모드시), 각 단위 카운터의 입력 단자 (IN1)에는 하이-레벨 신호가 입력된다. 첫 번째 단위 카운터 (UN_CNT1)의 입력 단자 (IN2)에는 인버터 (INV11)의 출력 신호가 인가된다. 내부 칩 선택 신호 (ICSB)가 로우 레벨일 때 (즉, 액티브 동작 모드시), 첫 번째 단위 카운터 (UN_CNT1)의 입력 단자 (IN2)에는 발진 신호 (POSC)에 관계없이 로우-레벨 신호가 입력된다. 내부 칩 선택 신호 (ICSB)가 하이 레벨일 때 (즉, 대기 동작 모드시), 첫 번째 단위 카운터 (UN_CNT1)의 입력 단자 (IN2)에는 발진 신호 (POSC)를 따라 움직이는 클록 신호가 입력된다. 나머지 단위 카운터들 (UN_CNT2-UN_CNT13) 각각의 입력 단자 (IN2)에는 클록 신호로서 이전단의 출력 신호가 인가된다.
본 발명의 검출 회로 (160)에 따르면, 칩 선택 신호 (ICSB)가 로우 레벨에서 하이 레벨로 천이하고 소정 시간이 경과한 후, 플래그 신호 (POSC_CSB)가 로우 레벨에서 하이 레벨로 천이한다. 즉, 제 1 셀프-리프레쉬 구간이 경과한 후, 플래그 신호 (POSC_OSB)가 하이로 활성화된다.
도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 단위 카운터를 보여주는 회로도이다. 도 3에 도시된 단위 카운터 (UN_CNT1)는 첫 번째 단위 카운터 (UN_CNT1)로, 나머지 단위 카운터들 역시 도 3에 도시된 것과 동일하게 구성될 것이다. 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 단위 카운터 (UN_CNTi)는 NAND 게이트들 (G13, G14), 인버터들 (INV13, INV14, INV15, INV16, INV17), 그리고 전달 게이트들 (TG10, TG11, TG12, TG13)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 입력 신호 (IN1)는 도 2의 인버터 (INV12)의 출력 신호이고, 입력 신호 (IN2)는 도 2의 인버터 (INV11)의 출력 신호이다. 출력 신호 (OUT)는 클록 신호로서 다음단의 입력 단자 (IN2)로 제공된다.
입력 신호 (IN1)가 로우 레벨로 유지될 때, 즉 액티브 동작 모드시, 출력 신호 (OUT)는 입력 신호 (IN2)에 관계없이 항상 로우 레벨을 갖는다. 입력 신호 (IN1)이 하이 레벨일 때, 즉 대기 동작 모드시, 단위 카운터 (UN_CNT1)는 입력 신호 (IN2)를 2분주한다. 좀 더 구체적인 설명은 다음과 같다.
입력 신호 (IN1)가 하이 레벨이기 때문에, NAND 게이트 (G14)의 출력 신호는 노드 (ND10)의 로직 상태에 따라 결정될 것이다. 입력 신호들 (IN1, IN2)이 로우 레벨일 때, NAND 게이트 (G14)의 출력 신호는 하이 레벨을 갖는다. 이때, 전달 게이트들 (TG11, TG12)이 턴 온되기 때문에, 노드들 (ND10, ND11)은 로우 레벨로 설정되고 노드 (ND12)는 하이 레벨로 설정된다.
입력 신호 (IN1)가 로우 레벨에서 하이 레벨로 천이하고 입력 신호 (IN2)가 로우 레벨일 때, 각 노드는 이전에 설정된 상태로 유지된다. 입력 신호 (IN2)가 로우 레벨에서 하이 레벨로 천이할 때, 전달 게이트들 (TG10, TG13)은 턴 온되고 전달 게이트들 (TG11, TG112)은 턴 오프된다. 이때, 노드 (ND11)가 NAND 게이트 (G14)의 출력 신호에 따라 하이 레벨로 설정됨에 따라, 노드 (ND12)는 로우 레벨로 설정된다. 입력 신호 (IN2)가 하이 레벨에서 로우 레벨로 천이함에 따라, 전달 게이트들 (TG10, TG13)은 턴 오프되고 전달 게이트들 (TG11, TG112)은 턴 온된다. 노드 (ND10)이 로우 레벨에서 하이 레벨로 설정됨에 따라, NAND 게이트 (G14)의 출력 신호는 하이 레벨에서 로우 레벨로 천이한다. 이때, 출력 신호 (OUT)는 로우 레벨에서 하이 레벨로 천이한다. 따라서, 입력 신호 (IN1)가 하이 레벨일 때, 단위 카운터 (UN_CNT1)은 입력 신호 (IN2)를 2분주한다.
도 4는 본 발명의 바람직한 실시예에 따른 도 1의 발진 회로를 보여주는 회로도이다. 도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 발진 회로 (170)는 슈미트 트리거 형태 (Schmitt trigger type)의 발진 회로로, 저항기 (R10)와 커패시터 (C10)로 구성된 지연 체인 (DLY_CH), 전달 게이트들 (TG14, TG15), 인버터들 (INV18, INV19, INV20, INV21, INV22, INV23), 저항기들 (R11, R12), PMOS 트랜지스터들 (MP10, MP11, MP12), 그리고 NMOS 트랜지스터들 (MN10, MN11, MN12)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다.
지연 체인 (DLY_CH)의 지연 시간이 조절 가능하도록 구성될 수 있음은 자명하다. 예를 들면, 도면에는 도시되지 않았지만, 상이한 지연 시간을 갖는 지연 체인들을 병렬로 연결하고 그것들 중 하나를 선택하도록 함으로써, 지연 체인의 지연 시간이 조절 가능하다.
입력 신호 (POSC_OSB)가 로우 레벨일 때 (또는 액티브 동작 모드 및 제 1 셀프-리프레쉬 구간 동안), 전달 게이트 (TG14)는 턴 온되고 전달 게이트 (TG15)는 턴 오프된다. 이는 인버터 (INV19)의 출력이 지연 체인 (DLY_CH)을 경유하지 않고 전달 게이트 (TG14)를 통해 피드백되게 한다. 입력 신호 (POSC_OSB)가 하이 레벨일 때 (또는 제 2 셀프-리프레쉬 구간 동안), 전달 게이트 (TG14)는 턴 오프되고 전달 게이트 (TG15)는 턴 온된다. 이는 인버터 (INV19)의 출력이 지연 체인 (DLY_CH)을 통해 피드백되게 한다.
따라서, 제 2 셀프-리프레쉬 구간에서의 발진 신호 (POSC)의 주기 (또는 리프레쉬 주기)은 액티브 동작 모드 및 제 1 셀프-리프레쉬 구간보다 더 길어진다.
도 5는 본 발명의 바람직한 실시예에 따른 도 1의 리프레쉬 펄스 발생 회로를 보여주는 회로도이다. 도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 리프레쉬 펄스 발생 회로 (180)는 인버터들 (INV24, INV25, INV26, INV27), NAND 게이트들 (G15, G16), 그리고 NOR 게이트 (G17)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. NAND 게이트들 (G15, G16)은 플립-플롭을 구성하고, 인버터들 (INV25, INV26, INV27)과 NOR 게이트 (G17)는 펄스 발생기를 구성한다.
입력 신호 (NERFH)가 하이 레벨일 때, 발진 신호 (POSC)에 관계없이 리프레쉬 펄스 신호 (PRFHTD)는 로우 레벨로 유지된다. 입력 신호 (NERFH)가 로우 레벨일 때, NAND 게이트 (G16)의 출력 신호가 하이 레벨로 설정된다. 이러한 조건에 따르면, NAND 게이트 (G16)의 출력 신호는 발진 신호 (POSC)에 따라 가변될 것이다. 예를 들면, 발진 신호 (POSC)가 로우 레벨일 때 NAND 게이트 (G16)는 하이 레벨로 설정되고, 발진 신호 (POSC)가 하이 레벨일 때 NAND 게이트 (G16)는 로우 레벨로 설정된다. NAND 게이트 (G16)의 출력 신호가 하이 레벨에서 로우 레벨로 천이할 때 (또는 발진 신호 (POSC)가 로우 레벨에서 하이 레벨로 천이할 때), NOR 게이트 (G17)는 단 펄스 형태의 리프레쉬 펄스 신호 (PRHFTD)를 출력한다.
도 6은 본 발명의 바람직한 실시예에 따른 도 1의 워드 라인 인에이블 회로를 보여주는 회로도이다.
도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 도 1의 워드 라인 인에이블 회로 (190)는 지연 소자들 (191, 192), 전달 게이트들 (TG16, TG17), 인버터들 (INV28, INV29, INV30, INV31, INV32), 그리고 NOR 게이트 (G18)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 워드 라인 인에이블 회로 (190)는 펄스 발생기로, 내부 칩 선택 신호 (ICSB)의 로직 상태에 따라 가변되는 지연 시간을 갖는다. 즉, 내부 칩 선택 신호 (ICSB)가 로우 레벨일 때 (즉, 액티브 동작 모드시), 입력 신호 (PRFHTD)는 지연 소자 (191), 전달 게이트 (TG17), 그리고 인버터들 (INV29, INV31)로 구성되는 제 1 신호 지연 경로를 통해 NOR 게이트 (G18)에 입력된다. 내부 칩 선택 신호 (ICSB)가 하이 레벨일 때 (즉, 대기 동작 모드시), 입력 신호 (PRFHTD)는 지연 소자들 (191, 192), 전달 게이트 (TG17), 그리고 인버터들 (INV29, INV31)로 구성되는 제 2 신호 지연 경로를 통해 NOR 게이트 (G18)에 입력된다. 따라서, 대기 동작 모드시 워드 라인 인에이블 신호 (PWL)의 펄스 폭은 액티브 동작 모드시 워드 라인 인에이블 신호 (PWL)의 펄스 폭보다 넓다.
도 7은 본 발명의 바람직한 실시예에 따른 도 1의 행 디코더의 일부를 보여주는 회로도이다. 도 7에 도시된 회로 (120)는 하나의 워드 라인에 대응하는 것으로, NAND 게이트 (G19)와 인버터 (INV33)로 구성된다. 나머지 워드 라인들에 대응하는 회로들 역시 도 7에 도시된 것과 동일하게 구성될 것이다. 워드 라인 인에이블 신호 (PWL)가 로우 레벨일 때, 이전단으로부터의 디코딩 신호 (DRAij)에 관계없이 워드 라인은 로우 레벨로 설정된다. 워드 라인 인에이블 신호 (PWL)가 하이 레벨일 때, 워드 라인 (WL0)은 디코딩 신호 (DRAij)에 따라 로우 레벨 또는 하이 레벨로 설정될 것이다. 따라서, 워드 라인 (WL0)은 워드 라인 인에이블 신호 (PWL)의 활성화 구간 또는 펄스 폭만큼 활성화된다.
도 8은 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 본 발명에 따른 반도체 메모리 장치 (100)는 외부 칩 선택 신호 (XCSB)가 로우 레벨일 때 액티브 동작 모드에서 동작하고 외부 칩 선택 신호 (XCSB)가 하이 레벨일 때 대기 동작 모드에서 동작한다. 반도체 메모리 장치 (100)가 액티브 동작 모드에서 대기 동작 모드로 진입하면, 셀프-리프레쉬 동작이 자동적으로 수행된다. 본 발명에 따른 반도체 메모리 장치 (100)의 경우, 셀프-리프레쉬 동작이 수행되는 구간은 제 1 셀프-리프레쉬 구간과 제 2 셀프-리프레쉬 구간으로 구분된다. 제 1 셀프-리프레쉬 구간에 있어서, 워드 라인 인에이블 구간의 펄스 폭은 액티브 동작 모드와 비교하여 길어지는 반면에 리프레쉬 주기는 액티브 동작 모드와 동일하게 유지된다. 제 2 셀프-리프레쉬 구간에 있어서, 워드 라인 인에이블 구간의 펄스 폭은 제 1 셀프-리프레쉬 구간과 동일하게 유지되는 반면에 리프레쉬 주기는 액티브 동작 모드 및 제 1 셀프-리프레쉬 구간과 비교하여 길어진다. 이러한 셀프-리프레쉬 방법에 의하면, 액티브 동작 모드에서 대기 동작 모드로의 전환시 리프레쉬 주기의 변화에 따라 대기 동작 모드에서 생길 수 있는 페일을 방지할 수 있다.
먼저 외부 칩 선택 신호 (XCSB)가 로우 레벨일 때, 검출 회로 (160)는 동작하지 않는다. 발진 회로 (170)는 제 1 주기의 발진 신호 (POSC)를 발생하고, 리프레쉬 펄스 발생 회로 (180)는 발진 신호 (POSC)에 동기된 리프레쉬 펄스 신호 (PRFHTD)를 발생한다. 발진 신호 (POSC)의 주기는, 도 8에서 알 수 있듯이, 리프레쉬 주기 (tP1)와 동일하다. 액티브 동작 모드시, 워드 라인 인에이블 회로 (190)는 리프레쉬 펄스 신호 (PRFHTD)의 로우-하이 천이에 따라 제 1 신호 지연 경로 (도 6에서, 191, TG17, INV29, INV31로 구성됨)을 통해 결정된 펄스 폭 (PW1)을 갖는 워드 라인 인에이블 신호 (PWL)를 출력한다. 그렇게 결정된 펄스 폭 (PW1)만큼 선택된 워드 라인이 행 디코더 회로 (120)를 통해 활성화될 것이다.
외부 칩 선택 신호 (XCSB)가 로우 레벨에서 하이 레벨로 천이하면 (또는 반도체 메모리 장치가 액티브 동작 모드에서 대기 동작 모드로 진입하면), 먼저, 워드 라인 인에이블 회로 (160)의 신호 지연 경로가 길어진다. 도 6에 알 수 있듯이, 내부 칩 선택 신호 (ICSB)가 로우 레벨에서 하이 레벨로 천이할 때, 전달 게이트 (TG17)은 턴 오프되고 전달 게이트 (TG16)는 턴 온된다. 이는 리프레쉬 펄스 신호 (PRFHTD)가 지연 소자들 (191, 192)과 인버터들 (INV29, INV31)로 구성되는 신호 지연 경로를 통해 NOR 게이트 (G18)로 전달되게 한다. 따라서, 워드 라인 인에이블 신호 (PWL)의 펄스 폭은, 도 8에 도시된 바와 같이, PW1에서 PW2로 길어진다 (PW2>PW1). 이때, 발진 회로 (170)로부터 출력되는 발진 신호 (POSC)의 주기는 액티브 동작 모드의 그것과 동일하게 유지된다. 즉, 도 8에서, tP1=tP2.
본 발명에 따른 반도체 메모리 장치 (100)의 경우, 제 1 셀프-리프레쉬 구간의 리프레쉬 주기가 액티브 동작 모드와 동일하게 유지된 상태에서, 단지, 워드 라인 인에이블 신호 (PWL)의 펄스 폭이 넓어진다. 제 1 셀프-리프레쉬 구간 동안 어레이의 모든 메모리 셀들이 액세스된다. 따라서, 리프레쉬 주기가 액티브 동작 모드와 동일하게 유지된 상태에서, 워드 라인 인에이블 신호 (PWL)의 펄스 폭이 넓어지기 때문에 (또는 데이터 재저장 시간이 길어지기 때문에) 셀프-리프레쉬 구간에서 생길 수 있는 데이터 손실을 방지할 수 있다.
계속해서, 검출 회로 (160)는 내부 칩 선택 신호 (ICSB)의 로우-하이 천이에 응답하여 카운트 동작을 시작한다. 내부 칩 선택 신호 (ICSB)가 로우 레벨에서 하이 레벨로 천이하고 소정 시간이 경과한 후, 검출 회로 (160)는 제 1 셀프-리프레쉬 구간의 종료를 알리는 플래그 신호 (POSC_OSB)를 활성화시킨다. 플래그 신호 (POSC_OSB)가 활성화됨에 따라, 발진 회로 (170)의 피드백 경로는 지연 체인 (DLY_CH)을 통해 형성되며, 그 결과 발진 신호 (POSC)의 주기는 도 8에 도시된 바와 같이 tP2에서 tP3으로 길어진다. 이때, 제 2 셀프-리프레쉬 구간에 있어서, 워드 라인 인에이블 신호 (PWL)의 펄스 폭은 제 1 셀프-리프레쉬 구간의 그것과 동일하게 유지된다. 즉, 도 8에서, PW2=PW3.
본 발명의 반도체 메모리 장치의 경우, 워드 라인 인에이블 신호 (PWL)의 펄스 폭이 제 1 셀프-리프레쉬 구간과 동일하게 유지된 상태에서, 제 2 셀프-리프레쉬 구간의 리프레쉬 주기 (tP3)는 제 1 셀프-리프레쉬 구간의 그것 (tP2)보다 더 길어진다 (tP3>tP2).
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 경우, 제 1 셀프-리프레쉬 구간의 리프레쉬 주기가 액티브 동작 모드와 동일하게 유지된 상태에서, 단지, 워드 라인 인에이블 신호의 펄스 폭이 넓어진다.
따라서, 리프레쉬 주기가 액티브 동작 모드와 동일하게 유지된 상태에서, 워드 라인 인에이블 신호의 펄스 폭이 넓어지기 때문에 (또는 데이터 재저장 시간이 길어지기 때문에) 셀프-리프레쉬 구간에서 생길 수 있는 데이터 손실을 방지할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도;
도 2는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 검출 회로를 보여주는 회로도;
도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 단위 카운터를 보여주는 회로도;
도 4는 본 발명의 바람직한 실시예에 따른 도 1의 발진 회로를 보여주는 회로도;
도 5는 본 발명의 바람직한 실시예에 따른 도 1의 리프레쉬 펄스 발생 회로를 보여주는 회로도;
도 6은 본 발명의 바람직한 실시예에 따른 도 1의 워드 라인 인에이블 회로를 보여주는 회로도;
도 7은 본 발명의 바람직한 실시예에 따른 도 1의 행 디코더의 일부를 보여주는 회로도; 그리고
도 8은 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 행 디코더 회로 130 : 어드레스 발생 회로
140 : 어드레스 버퍼 회로 150 : CS 버퍼 회로
160 : 검출 회로 170 : 발진 회로
180 : 리프레쉬 펄스 발생 회로 190 : 워드 라인 인에이블 회로

Claims (20)

  1. 행들과 열들로 배열되는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치에 있어서:
    동작 모드에 따라 가변 가능한 발진 신호를 발생하는 발진 회로와;
    상기 발진 신호에 응답하여 워드 라인 인에이블 신호를 발생하는 워드 라인 인에이블 회로와; 그리고
    액티브 동작 모드에서 대기 동작 모드로의 진입시, 상기 워드 라인 인에이블 신호의 펄스 폭이 늘어나도록 그리고 상기 발진 신호의 주기가 일정하게 유지되도록 제어하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 장치가 액티브 동작 모드에서 상기 대기 동작 모드로 진입하고 소정 시간이 경과한 후, 상기 제어 수단은 상기 발진 신호의 주기가 길어지도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 소정 시간 동안 상기 메모리 셀들이 모두 리프레쉬되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 발진 신호의 주기는 리프레쉬 주기와 동일한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 수단은 칩 선택 신호에 응답하여 상기 리프레쉬 주기 및 상기 워드 라인 인에이블 신호의 펄스 폭을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 워드 라인 인에이블 신호의 펄스 폭은 상기 대기 동작 모드의 리프레쉬 구간 동안 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 행들과 열들로 배열되는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치에 있어서:
    대기 동작 모드로 진입하고 소정 시간이 경과한 후, 상기 대기 동작 모드의 제 1 리프레쉬 구간의 종료를 알리는 플래그 신호를 출력하는 플래그 신호 발생 회로와;
    상기 플래그 신호에 응답하여 가변 가능한 발진 신호를 발생하는 발진 회로와;
    상기 발진 신호에 응답하여 동작하며, 동작 모드에 따라 가변 가능한 펄스 폭을 갖는 워드 라인 인에이블 신호를 발생하는 워드 라인 인에이블 회로와; 그리고
    행 어드레스에 응답하여 행들을 선택하고, 상기 워드 라인 인에이블 신호의 활성화 구간 동안 선택된 행을 구동하는 행 디코더 회로를 포함하며,
    상기 대기 동작 모드의 제 1 리프레쉬 구간에서 생성되는 발진 신호는 상기 대기 동작 모드의 제 2 리프레쉬 구간에서 생성되는 발진 신호보다 긴 주기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 플래그 신호 발생 회로는 칩 선택 신호가 비활성화되고 소정 시간이 경과한 후 상기 플래그 신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 워드 라인 인에이블 회로는 상기 칩 선택 신호에 따라 가변되는 펄스 폭을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 대기 동작 모드의 제 1 리프레쉬 구간 동안 생성되는 워드 라인 인에이블 신호는 액티브 동작 모드 동안 생성되는 워드 라인 인에이블 신호보다 넓은 펄스 폭을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 발진 신호는 상기 대기 동작 모드의 제 1 리프레쉬 구간과 액티브 동작 모드에서 동일한 주기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 7 항에 있어서,
    상기 워드 라인 인에이블 신호는 상기 대기 동작 모드의 제 1 및 제 2 리프레쉬 구간들에서 동일한 펄스 폭을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 7 항에 있어서,
    상기 플래그 신호 발생 회로는 상기 발진 신호에 동기되어 동작하는 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 7 항에 있어서,
    상기 메모리 장치는 상기 메모리 셀들로서 디램 셀들을 갖는 의사 에스램 (Pseudo SRAM) 장치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 행들과 열들로 배열되는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치에 있어서:
    대기 동작 모드로 진입하고 소정 시간이 경과하였는 지의 여부를 검출하고, 그 결과로서 플래그 신호를 활성화시키는 검출 회로와;
    상기 플래그 신호의 비활성화 구간 동안 제 1 주기를 갖고 상기 플래그 신호의 활성화 구간 동안 상기 제 1 주기보다 긴 제 2 주기를 갖는 발진 신호를 발생하는 발진 회로와;
    상기 발진 신호에 동기된 워드 라인 인에이블 신호를 발생하되, 상기 워드 라인 인에이블 신호의 펄스 폭은 상기 대기 동작 모드로의 진입시 늘어나는 워드 라인 인에이블 회로와; 그리고
    행 어드레스에 응답하여 행들을 선택하고, 상기 워드 라인 인에이블 신호의 활성화 구간 동안 선택된 행을 구동하는 행 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 검출 회로는 카운터를 포함하며, 상기 카운터는 상기 발진 신호에 동기되어 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 소정 시간 동안 상기 메모리 셀들이 한번 리프레쉬되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 플래그 신호의 비활성화 구간은 액티브 동작 모드와 대기 동작 모드의 제 1 리프레쉬 구간을 포함하며, 상기 플래그 신호의 활성화 구간은 상기 대기 동작 모드의 제 2 리프레쉬 구간을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 15 항에 있어서,
    상기 메모리 장치는 상기 메모리 셀들로서 디램 셀들을 갖는 의사 에스램 (Pseudo SRAM) 장치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 행들과 열들로 배열되는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치의 리프레쉬 제어 방법에 있어서:
    대기 동작 모드의 제 1 리프레쉬 구간의 종료를 알리는 플래그 신호를 발생하는 단계와;
    상기 플래그 신호에 응답하여 가변 가능한 발진 신호를 발생하는 단계와; 그리고
    상기 발진 신호에 응답하여 동작하며, 동작 모드에 따라 가변 가능한 펄스 폭을 갖는 워드 라인 인에이블 신호를 발생하는 단계를 포함하며,
    상기 대기 동작 모드의 제 1 리프레쉬 구간에서 생성되는 발진 신호는 상기 대기 동작 모드의 제 2 리프레쉬 구간에서 생성되는 발진 신호보다 긴 주기를 가지며; 그리고 상기 대기 동작 모드의 제 1 리프레쉬 구간 동안 생성되는 워드 라인 인에이블 신호는 액티브 동작 모드 동안 생성되는 워드 라인 인에이블 신호보다 넓은 펄스 폭을 갖는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 방법.
KR10-2003-0009155A 2003-02-13 2003-02-13 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치 KR100521375B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2003-0009155A KR100521375B1 (ko) 2003-02-13 2003-02-13 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치
US10/755,465 US7327631B2 (en) 2003-02-13 2004-01-13 Semiconductor memory device and method of operating semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0009155A KR100521375B1 (ko) 2003-02-13 2003-02-13 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20040073165A KR20040073165A (ko) 2004-08-19
KR100521375B1 true KR100521375B1 (ko) 2005-10-12

Family

ID=32844825

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0009155A KR100521375B1 (ko) 2003-02-13 2003-02-13 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치

Country Status (2)

Country Link
US (1) US7327631B2 (ko)
KR (1) KR100521375B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100567916B1 (ko) * 2004-04-20 2006-04-05 주식회사 하이닉스반도체 반도체 메모리 소자의 전원 공급 장치 및 방법
US20060017482A1 (en) * 2004-06-09 2006-01-26 Stmicroelectronics Pvt. Ltd. Compensated schmitt trigger circuit for providing monotonic hysterisis response
JP2006155841A (ja) * 2004-12-01 2006-06-15 Nec Electronics Corp 半導体記憶装置及びリフレッシュ制御方法
KR100834403B1 (ko) * 2007-01-03 2008-06-04 주식회사 하이닉스반도체 안정적인 셀프리프레쉬 동작을 수행하는 메모리장치 및셀프리프레쉬주기 제어신호 생성방법
US7940568B1 (en) * 2008-12-30 2011-05-10 Micron Technology, Inc. Dynamic polarization for reducing stress induced leakage current
US8027213B2 (en) * 2009-06-19 2011-09-27 Apple Inc. Mechanism for measuring read current variability of SRAM cells
US8036016B2 (en) * 2009-09-01 2011-10-11 Micron Technology, Inc. Maintenance process to enhance memory endurance
US8169833B2 (en) * 2009-10-01 2012-05-01 Micron Technology, Inc. Partitioning process to improve memory cell retention
KR20130081472A (ko) 2012-01-09 2013-07-17 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법
TWI498890B (zh) * 2012-08-10 2015-09-01 Etron Technology Inc 偽靜態隨機存取記憶體之運作方法及相關記憶裝置
KR102393426B1 (ko) * 2015-11-10 2022-05-04 에스케이하이닉스 주식회사 반도체장치
CN112687307A (zh) * 2020-12-29 2021-04-20 深圳大学 基于施密特触发器型反相器的物理不可克隆函数电路结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1258242B (it) * 1991-11-07 1996-02-22 Samsung Electronics Co Ltd Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione
JPH07105681A (ja) * 1993-10-07 1995-04-21 Mitsubishi Electric Corp 半導体装置
US5461591A (en) * 1993-12-02 1995-10-24 Goldstar Electron Co., Ltd. Voltage generator for semiconductor memory device
US6628564B1 (en) * 1998-06-29 2003-09-30 Fujitsu Limited Semiconductor memory device capable of driving non-selected word lines to first and second potentials
JP2000222878A (ja) * 1999-01-28 2000-08-11 Mitsubishi Electric Corp ダイナミックアクセスメモリ
JP4960544B2 (ja) * 2000-07-06 2012-06-27 エルピーダメモリ株式会社 半導体記憶装置及びその制御方法
KR100518399B1 (ko) * 2000-07-25 2005-09-29 엔이씨 일렉트로닉스 가부시키가이샤 내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의제어 방법
KR100391152B1 (ko) * 2000-11-23 2003-07-12 삼성전자주식회사 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법
KR20030088055A (ko) * 2001-04-02 2003-11-15 엔이씨 일렉트로닉스 코포레이션 반도체 기억 장치
JP2002367369A (ja) * 2001-06-05 2002-12-20 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR20040073165A (ko) 2004-08-19
US20040160839A1 (en) 2004-08-19
US7327631B2 (en) 2008-02-05

Similar Documents

Publication Publication Date Title
US6850449B2 (en) Semiconductor memory device having mode storing one bit data in two memory cells and method of controlling same
US7301842B2 (en) Synchronous pseudo static random access memory
KR100374641B1 (ko) 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법
KR0165755B1 (ko) 펄스신호 발생회로 및 그것을 구비한 반도체 기억장치와 동적 기억장치의 동작방법
US4766572A (en) Semiconductor memory having a bypassable data output latch
US8116161B2 (en) System and method for refreshing a DRAM device
EP2395511A2 (en) Semiconductor integrated circuit having low power consumption with self-refresh
KR100521375B1 (ko) 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치
JP2012515411A (ja) メモリアレイのための動的な漏洩制御
US20050226090A1 (en) Pseudo SRAM having combined synchronous and asynchronous mode register set
KR0141933B1 (ko) 저전력의 스테이틱 랜덤 억세스 메모리장치
KR100509088B1 (ko) 반도체 기억 장치
US6765839B2 (en) Refresh circuit having variable restore time according to operating mode of semiconductor memory device and refresh method of the same
US8169836B2 (en) Buffer control signal generation circuit and semiconductor device
US5319253A (en) Data retention mode control circuit
JP4608235B2 (ja) 半導体記憶装置及び半導体記憶システム
US6349071B1 (en) Synchronous semiconductor storage device
US5150329A (en) Dynamic memory with a refresh control circuit
KR100272672B1 (ko) 다이나믹 씨모오스 회로
US6731549B2 (en) Semiconductor memory device
KR100263828B1 (ko) 펄스 워드 라인 방식을 위한 디코더를 구비한 단칩 메모리 시스템
KR100449638B1 (ko) 스토리지 커패시터를 포함하는 셀을 갖는 에스램의리프레쉬장치 및 그 방법
US6226223B1 (en) Low latency dynamic random access memory
KR100599411B1 (ko) 스토리지 커패시터를 포함하는 셀을 가지는 에스램 및 그라이트데이타 입력방법
KR100610458B1 (ko) 워드라인 부스팅신호 발생장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee