KR100391152B1 - 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims description 26
- 230000004044 response Effects 0.000 claims abstract description 15
- 230000003068 static effect Effects 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 9
- 238000005086 pumping Methods 0.000 claims description 8
- 239000000872 buffer Substances 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims 1
- 230000004913 activation Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 3
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 3
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 3
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 3
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 101100539927 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NAN1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
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Abstract
고전압 차아지의 공급시에 초기 레벨저하를 최소화 또는 감소시키기 위해 조기동작 고전압 발생기를 가지는 반도체 장치가 개시된다. 그러한 반도체 장치가 스태이틱 램 동작 인터페이스를 수행하는 반도체 메모리 장치인 경우에, 복수의 워드라인과 복수의 비트라인들의 인터섹션들에서 제공된 복수의 리프레쉬 타입 메모리 셀들; 메모리 셀 억세스 동작구간에서만 제공되는 구동제어신호에 응답하여 파워소스 전압보다 높은 고전압을 스탠바이 고전압 출력노드에 제공하는 고전압 발생기; 및 상기 메모리 셀 억세스 동작구간에서 상기 고전압 발생기의 구동시점이 상기 스탠바이 고전압 출력노드에서의 차아지 소모시점보다 빠르게 되도록 하기 위하여 인가되는 코멘드 정보에 응답하여 상기 구동제어신호를 생성하는 구동제어신호 발생부를 구비한다.
Description
본 발명은 반도체 장치분야에 관한 것으로, 특히 저장된 데이터를 리프레쉬해야 하는 메모리 셀을 가지며 내부적으로 리프레쉬 기능을 수행하면서 외부적으로는 SRAM(static random access memory)제품과 같은 타이밍 조건으로 동작하는 반도체 메모리 장치에 채용하기 적합한 고전압 발생기 및 고전압 공급방법에 관한 것이다.
일반적으로, 랜덤액세스메모리(RAM)는 메모리 셀들로서 알려진 개별적으로 어드레스지정 가능한 엘리먼트들의 어레이내에 전자 데이터를 저장한다. 두 가지의 기본적인 RAM 셀이 많이 사용되고 있는데, 정적 RAM(SRAM) 셀과 동적 RAM(DRAM) 셀이 그 것이다. SRAM 셀은 무기한으로 데이터를 저장할 수 있는 정적 래칭 구조(예: 6 개의 트랜지스터 혹은 4 개의 트랜지스터와 2 개의 저항으로 구성)를 갖는다. DRAM 셀은 저장 노드(예: 1 개의 캐패시터)와 단일 억세스 트랜지스터를 갖는다. 여기서, 상기 저장 노드가 충전되면서 셀에 데이터가 저장된다.
모든 캐패시터들에서 전하 누출이 발생하므로, DRAM 셀은 데이터를 영구적으로 저장할 수 없다는 특성을 갖는다. 충전된 저장 노드는 방전되어 종국에는 데이터 에러를 발생한다. 이와 같은 현상을 방지하기 위하여, DRAM 셀은 주기적인 "리프레쉬" 동작이 필요하다. 즉, 충전셀을 재충전시켜야 한다. 이와 같은 주기적인 리프레쉬 기능은 초당 여러 차례 각각의 셀에서 수행되어 데이터 손실을 방지한다.따라서, 데이터 손실이 발생하기 전에 각 셀에서 DRAM 리프레쉬 기능을 구현하는 리프레쉬 회로가 필요하다. 초기 DRAM(특히, 외부적으로 SRAM 제품과 같은 타이밍 조건으로 동작하는 DRAM)은 외부 기억장치 제어기의 제어에 따라 필요한 리프레쉬 회로 기능을 수행하였다. 최근에는, 대부분의 DRAM에는 리프레쉬 회로가 통합된 내부 논리 회로를 구비하므로 "내부 리프레쉬 기능"을 수행할 수 있다.
이와 같은 특성에도 불구하고, DRAM은 SRAM과 다른 이점을 갖는다. 그 중에도, DRAM 메모리 셀이 비슷한 공정을 통해 제조되는 SRAM 메모리 셀보다 크기가 한 차원 작다. 이와 같이 크기가 축소되어 장치의 비용이 저렴해지고 같은 메모리 비용으로 보다 많은 데이터를 저장할 수 있다. 그러므로, 주변 회로에 부가적인 외부 동작 조건을 부과하지 않으면서도 SRAM을 대체할 수 있는 DRAM를 개발하는 것이 바람직하게 된다.
한편, 반도체 장치의 동작에 있어서 DC 발생기의 효율적인 동작을 보장하는 것은 장치동작의 퍼포먼스를 위해 매우 중요하다. 따라서, 그러한 발생기가 보다 안정적으로 동작할 수 있도록 하기 위한 많은 노력과 시도들이 행하여지고 있다. 특히, 도 1에서 도시된 바와 같이, 1트랜지스터와 1캐패시터로 이루어지는 DRAM 메모리 셀(MC00)을 채용한 메모리 소자의 경우에 전원전압을 승압하여, 전원전압보다 전위가 높은 전압(Vpp)을 생성하는 부스터 회로(2)가 채용된다. 고전압 발생기 또는 부스팅회로로도 불려지는 상기 부스터 회로(2)는 내부의 펌핑 캐패시턴스(22)를 이용하여 전원전압을 일정레벨만큼 승압한 고전압을 생성하고, 부스팅된 전압을 필요로 하는 내부회로들, 예컨대 워드라인을 구동하는 워드라인 드라이버(WD0)에 고전압(VPP)을 제공한다.
예컨대, 디램(DRAM)등과 같은 반도체 장치에서 워드라인에 대하여 선택레벨을 제공하는 부스터회로 및 부스터회로의 콘트롤 방법은 야마다에게 1997년 3월 11일자로 특허허여된 미국특허번호 5,610,863에 개시되어 있다. 상기 도 1은 상기 특허의 도면 2에 도시된 것이다. 상기 특허에는 파워 소오스전압 보다 높은 고전압을 발생하는 부스터회로와, 상기 부스터회로의 출력터미널을 액티브 구간동안 제공되는 워드 선택신호에 응답하여 대응되는 워드라인에 연결하기 위한 워드 드라이버들을 구비하고, 상기 부스팅 회로의 부스팅 동작을 상기 액티브구간보다 길게 연속시키기 위하여 부스팅 콘트롤 신호를 상기 부스터 회로에 제공하기 위한 부스팅 콘트롤 신호 발생회로가 나타나 있다. 상기한 구성을 가지는 것에 의해, 부스터회로의 부스팅이 액티브 구간보다 더 길게 수행되기 때문에, 리드동작을 위해 요구되는 고 전압이 쇼트 사이클 타임일 때 조차도 워드라인에 만족스럽게 제공될 수 있어, 메모리에서의 신뢰성이 개선될 수 있다.
그러나, 상기 특허는 액티브 구간의 초기에서 고전압 차아지가 공급될 때 레벨저하가 발생되는 문제에 대한 해결책을 가지지 못한다. 그러한 고전압 차아지의 소모시점에서 발생되는 고전압 차아지의 전압드롭에 대한 문제는 이하의 설명에서 보다 명확해 질 것이다.
종래의 DRAM 동작은 메모리 셀 억세스를 위한 워드라인 인에이블 시점이 랜덤하게 인가되는 외부 타이밍에 의존하여 전적으로 결정되고, 억세스 타임을 최소화하기 위해 그 시점을 기준으로 최단 패스로 워드라인 인에이블 패스가 형성된다. 이 경우에 고전압(VPP)레벨의 차아지를 공급하는 시점은 누설(leakage)에 의한 차아지 소모를 최소화하기 위해 해당 워드라인 인에이블 시점 기준으로 결정될 수 밖에 없다. 그리고, 고전압(VPP)발생기는 펌핑 캐패시턴스를 이용한 부스팅 방식으로 차아지를 생성하기 때문에 부스팅 노드단의 프리차아지 타임이 길다. 또한, 해당 워드라인 인에이블 시점을 기준으로 공급되는 차아지의 전달시점은 부스팅에 필요한 레이스(race)를 지켜주고 결정되어야 한다. 그러므로, 반도체 메모리의 스탠바이 모드에서 고전압의 레벨이 유지되어 있는 상태에서, 실제로 고전압 발생기의 차아지 공급시점은 고전압(VPP)레벨의 차아지를 최초로 소모하는 시점대비 느리게 된다. 그로 인해 실제로는 최초로 고전압(VPP)을 소모하는 시점에서 해당 고전압(VPP)의 전위를 보면 3.3볼트의 전원전압을 갖는 SDRAM의 경우 보통 기준 전위대비 약 0.5내지 0.7볼트 정도의 전압 드롭이 나타난다. 이러한 전압 드롭은 해당전원을 쓰는 체인(chain)에서 딜레이를 가져오고 심할 경우, 메모리 셀 동작의 페일을 유발시킬 수 있다. 후술될 것이지만 도 4에서는 워드라인(W/L)인에이블에 맞추어 고전압 발생기를 인에이블(VPP_EN)하였을 경우에 고전압(VPP)레벨이 드롭되는 것을 보이고 있다. 도면에서 타임 포인트(t1)는 VPP 차아지의 최초 소모시점을 나타내고, 타임 포인트(t2)는 VPP 차아지의 공급시점을 가리킨다. 이러한 동작 타이밍에 따르면, 전압 드롭은 부호(G1)로 표시된 레벨만큼 일어나게 되어 메모리 셀 동작의 페일을 유발하므로 결국 반도체 장치의 퍼포먼스 저하를 초래할 수 있다.
따라서, 상기한 차아지 드롭 (charge drop)의 문제를 해결하기 위한 바람직한 기술이 요구되는 실정이다.
본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 개선된 기술을 제공함에 있다.
본 발명의 다른 목적은 개선된 고전압 발생기를 채용한 반도체 장치와 그 동작 방법을 제공함에 있다.
본 발명의 또 다른 목적은 고전압(VPP)발생기를 효과적으로 제어하여 고전압(VPP)의 전압드롭을 방지하는 동작제어 방법을 제공함에 있다.
본 발명의 또 다른 목적은 실제 고전압 차아지 소모시의 전압드롭을 최소화 또는 감소시킬 수 있는 반도체 장치 및 그에 따른 고전압 공급방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 반도체 장치에 따르면, 외부 파워소스 전압을 수신하여 내부 전원전압을 발생하는 내부 전원전압 발생부와, 상기 내부 전원전압을 수신하여 동작되는 내부회로들과, 상기 내부회로들에서 상기 내부 전원전압의 차아지가 소모되기 시작하는 시점보다 상기 내부 전원전압 발생부의 차아지 공급시점을 빠르게 하기 위하여 상기 내부 전원전압 발생부에 구동제어신호를 인가하는 구동제어신호 발생부를 구비함을 특징으로 한다.
바람직하기로는, 상기 반도체 장치가 스태이틱 램 동작 인터페이스를 수행하는 반도체 메모리 장치인 경우에, 복수의 워드라인과 복수의 비트라인들의 인터섹션들에서 제공된 복수의 리프레쉬 타입 메모리 셀들을 구비할 수 있다. 또한, 상기 내부 전원전압 발생부는 메모리 셀 억세스 동작구간에서만 제공되는 구동제어신호에 응답하여 파워소스 전압보다 높은 고전압을 스탠바이 고전압 출력노드에 제공하는 고전압 발생기일 수 있다.
상기한 구성에 따르면, 실제 고전압 차아지 소모시의 전압드롭을 최소화할 수 있으므로, 메모리 셀 억세스 동작의 신뢰성이 보장되며, 고전압 발생기 내의 펌핑 커패시터의 사이즈를 줄일 수 있어 회로의 레이아웃이 감소된다.
도 1은 종래 DRAM에서의 부스터 회로의 구조를 보인 도면
도 2는 본 발명의 일실시 예에 따라 반도체 장치에 적용된 고전압 발생기 및 워드라인 구동관련 회로블록도
도 3은 도 2내의 블록들의 일 예를 보인 구체회로도
도 4는 통상적인 반도체 회로에서의 고전압 공급동작을 보인 타이밍도
도 5는 본 발명에 따른 고전압 공급동작을 보인 타이밍도
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
도 2에는 본 발명의 일실시 예에 따라 반도체 장치에 적용된 고전압 발생기 및 워드라인 구동관련 회로블록도가 도시된다. 또한, 도 3에는 도 2내의 블록들의 일 예에 대한 구체회로도가 도시된다.
도 2를 참조하면, 메모리 셀 어레이(100)내의 리프레쉬 타입 메모리 셀들(MC0,MC1,MC2,MC3,...,MC7)은 복수의 행과 열의 매트릭스를 이루는 워드 라인(WL0,WL1,WL2,WL3) 및 비트 라인(BL0,BL1,BL2,BL3)의 교차점들(intersections)에서 접속된다. 블록 센스앰프들(80,81)은 도면의 상부에서 대응되는 비트라인과 연결되어 있다.
고전압(VPP) 발생기(30)는 메모리 셀 억세스 동작구간에서만 제공되는 구동제어신호(VPP_EN)에 응답하여 파워소스 전압(IVCC)보다 높은 고전압을 스탠바이 고전압 출력노드(L1)에 제공한다. 상기 고전압(VPP) 발생기(30)의 구체적 예는 도 3의 블록(30)에 도시된 바와 같이, 인버터들(I9,I10), 펌핑용 캐패시터들(C1,C2,C3,C4), 및 구동용 트랜지스터들(T1,T2,T3,T4)로 구성된다.
구동제어신호 발생부로서 기능하는 VPP 인에이블 회로(20)는 상기 메모리 셀 억세스 동작구간에서 상기 고전압 발생기(30)의 구동시점이 상기 스탠바이 고전압출력노드(L1)에서의 차아지 소모시점보다 빠르게 되도록 하기 위하여 인가되는 코멘드 정보(PREQ,WREQ,RREQ)에 응답하여 상기 구동제어신호(VPP_EN)를 생성한다. 여기서, 상기 코멘드 정보는 각기 리드, 라이트, 및 리프레쉬 코멘드 관련신호들이다. 상기 VPP 인에이블 회로(20)의 구체적 예는 도 3의 블록(20)에 도시된 바와 같이, 리드, 라이트, 및 리프레쉬 코멘드 관련신호(PREQ,WREQ,RREQ)를 수신하여 노아응답을 생성하는 노아 게이트(NOR1)와, 상기 노아 게이트(NOR1)의 출력을 소정타임만큼 지연하는 인버터 체인(ICH)과, 상기 인버터 체인의 출력(ICH)과 상기 노아 게이트(NOR1)의 출력을 수신하여 낸드응답을 생성하는 낸드 게이트(NAN1)와, 상기 낸드 게이트의 출력을 인버팅하는 제1인버터(I7)와, 상기 제1인버터(I7)의 출력을 반전하는 제2인버터(I8)로 구성된다.
스탠바이 고전압 발생회로(35)는 반도체 장치가 억세스 동작을 수행하지 아니하는 동작 구간 즉 스탠바이 모드시에도 일정한 고전압(VPP)을 생성한다. 전력소모를 최소화하기 위해 상기 스탠바이 고전압 발생회로(35)의 전류구동 능력은 상기 고전압(VPP) 발생기(30)의 전류구동 능력과 비교시 상대적으로 작다. 여기서, 상기 스탠바이 고전압 발생회로(35)의 세부구성은 본 분야의 통상의 지식을 가진자에게 있어 공지되어 있다.
워드라인 구동관련 회로의 하나로서, 엑세스 코멘드 버퍼(10)는 입력단을 통해 인가되는 신호들 예를 들어, 리드, 라이트, 및 리프레쉬 코멘드 관련신호(PREQ,WREQ,RREQ)를 버퍼링하여 출력한다. 여기서, 상기 리드, 라이트, 및 리프레쉬 코멘드 관련신호(PREQ,WREQ,RREQ)는 상기 VPP 인에이블 회로(20)에 직접적으로 인가되고, 어드레스 선택 디코더(40)에는 지연회로(25)에 의해 일정타임 지연된 리드, 라이트, 및 리프레쉬 코멘드 관련신호(DPREQ,DWREQ,DRREQ)가 인가된다. 여기서, 상기 지연회로(25)는 통상적인 딜레이 소자로서 구성된다. 반도체 장치에서 리드 및 라이트 명령은 어드레스 신호 ADDi, 칩 인에이블("칩 선택"이라고도 함) 신호 CSB, 및 라이트 인에이블 신호 WEB을 입력하는 외부 입력단 중에서 한 가지 이상의 외부 입력단에 신호 천이가 발생함으로써 개시될 수 있다.
리드, 라이트, 또는 리프레쉬 모드에 따라 각기 다른 어드레스가 수신되도록 하는 어드레스 선택 디코더(40)는 제어신호로서 인가되는 상기 관련신호(DPREQ,DWREQ,DRREQ)와, 리프레쉬, 라이트, 및 리드 모드에서 제공되는 어드레스들 (CNTi,Ai_Write, Ai_Read)을 수신 및 디코딩하여 디코딩 어드레스(DADDi)를 출력한다. 여기서, 상기 어드레스 선택 디코더(40)의 구체는 도 3내의 블록(40)에 도시된 바와 같이, 신호반전용 인버터들(I11,I12,I13), 전송 게이트(G1,G2,G3), 초기화용 트랜지스터(P1), 및 인버터 래치(L1)로 구성된다. 예컨대, 리드동작의 경우에 상기 리드 코멘드 관련신호(DRREQ)는 하이레벨로 인가된다. 이에 따라, 전송 게이트(G3)가 턴온되므로 리드 어드레스 (Ai_Read)는 래치(L1)의 입력으로 제공된다. 상기 래치(L1)의 출력은 초기화에 의해 로우레벨로 유지되고 있다가 상기 리드 어드레스의 레벨을 반전하여 리드용 디코딩 어드레스(DADDi)로서 출력한다.
워드라인(W/L)인에이블 회로(50)는 고전압(VPP)을 동작전원전압으로 수신하며, 상기 디코딩 어드레스(DADDi)와 행 블록 어드레스(BADDi)를 수신하여 행 어드레스 코딩신호(PXi)를 고전압 레벨로서 출력한다. 여기서, 상기 워드라인(W/L)인에이블 회로(50)의 일 구현 예는 도 3의 블록(50)에 도시된 바와 같이, 낸드 게이트(NAN2), 인버터들(I17,I18), 크로스 커플된 피채널 모오스 트랜지스터들(P2,P3), 및 엔채널 모오스 트랜지스터들(N1,N2)로 구성된다. 워드라인(W/L)인에이블 회로(51,52,53)의 구성은 상기 회로(50)의 구성과 동일하며 동일블록내에서는 상기 디코딩 어드레스(DADDi)의 입력만이 다르게 됨을 이해하여야 한다.
PXiD 회로들(60,61,62,63)은 칼럼 어드레스 디코딩 신호 BSY에 의해 선택된 칼럼 셀 어레이 블록의 워드라인이 인에이블 될 수 있도록 하기 위하여, 행 어드레스코딩신호인 PXi(PX0,PX1,PX2,PX3)와 블록 콘트롤 제어신호 BSYi(BSY1~BSYm )를 입력신호로서 수신하여 출력신호 PXiD,PXiDD,PXiBD를 생성한다. 상기 출력된 PXiD,PXiDD,PXiBD는 워드라인 드라이버들(70,71,72,73)에 인가된다. 여기서, 하나의 PXiD 회로(60)에 관한 일 예의 상세는 도 3의 블록(60)에 도시된 바와 같이, 고전압(VPP)을 동작전압으로 수신하여 동작되며 어드레스 코딩신호중 행 어드레스의 코딩 LSB신호(PXi)와 상기 블록 콘트롤 제어신호(BSYi)를 수신하여 낸드 응답을 생성하는 제1 낸드 게이트(NAN3)와, 상기 행 어드레스의 코딩 LSB신호(PXi)와 상기 블록 콘트롤 제어신호(BSYi)를 수신하여 낸드 응답을 생성하는 제2 낸드 게이트(NAN4)와, 상기 고전압(VPP)을 동작전압으로 수신하여 동작되며 상기 제1 낸드 게이트(NAN3)의 출력을 반전하여 상기 워드라인 드라이버를 제어하기 위한 제1 구동제어신호(PXiD)를 발생하는 제1 인버터(I19)와, 상기 제2 낸드 게이트(NAN4)의 출력을 반전하여 상기 워드라인 드라이버를 제어하기 위한 제2구동제어신호(PXiDD)를 발생하는 제2 인버터(I20)으로 구성된다. 상기 BSYi의 액티베이션 레벨은 전류누설을 커버하기 위해 고전압 (VPP)레벨로 인가될 수 있다.
각기 대응되는 워드라인(WL0,WL1,WL2,WL3)을 구동하기 위한 워드라인 드라이버들(70,71,72,73)은 각기 트랜지스터들(N3,N4,N5,N6)로 구성되며, 상기 고전압(VPP)으로 구동된다. 상기 트랜지스터(N3)의 드레인 단자로 인가되는 입력 신호(NWEi)는 미도시된 행(Row)디코더에서 제공되는 노말 워드라인 인에이블 신호이다.
스태이틱 램 동작 인터페이스를 수행하는 반도체 장치를 예로 든 경우에, 본 발명이 적용되는 DRAM셀 어레이 배치 구조는 레이아웃 상의 에리어 페널티를 최소화하고자, 두 개의 메모리 셀 어레이 블록이 하나의 섹션 워드라인 드라이버를 공유할 수 있도록 배치된다.
도 3을 통하여 알 수 있는 바와 같이, 워드라인(W/L)인에이블 회로들(50,51,52,53), PXiD 회로들(60,61,62,63), 및 워드라인 드라이버들(70,71,72,73)에는 고전압(VPP)이 인가되어져야 한다. DRAM의 경우에 고전압(VPP)차아지 소모가 주로 일어나는 부분은 워드라인 인에이블, 블록 아이솔레이션, 블록 프리차아지 등이다. 본 발명에서는 상기 고전압 발생기(30)의 구동시점을 고전압 차아지 소모시점에 대비 빠르게 하여 실제 고전압 차아지 소모시의 전압드롭을 최소화한다. 이에 따라, 메모리 셀 억세스 동작의 신뢰성이 개선되며, 고전압 발생기 내의 펌핑 커패시터의 사이즈를 줄일 수 있게 된다.
이하에서는 상기한 구성에 따른 동작 및 본 발명의 기본원리가 설명될 것이다.
특히, DRAM셀을 사용하고 SRAM 인터페이스를 가지는 반도체 메모리 장치의 경우, 외부신호에 의한 워드라인 액티베이션 시점이 외부신호 인가 시점대비 상당한 시간차를 가질 수 있다. 본 발명에서는 이 것을 이용한다. 즉, 고전압(VPP)발생기의 구동시점을 차아지 소모시점에 대비 빠르게 하여 미리 차아지를 공급함으로써 실제 VPP차아지 소모시의 전압드롭을 최소화하는 것이다.
종래의 방법에 따른 고전압(VPP)발생기 및 워드라인 액티베이션 제어의 동작 타이밍을 도시한 도 4에서, 고전압 발생기(30)는 칩선택신호(CSB)가 로우레벨로 액티브된 상태에서 워드라인(W/L)인에이블에 맞추어 인에이블(VPP_EN)된다. 이와 같은 타이밍으로 고전압 발생기(30)를 구동하는 경우, 차아지를 공급해주는 시점은 펌핑에 필요한 마아진을 지켜준 상태에서 최단 패스로 결정되어야 하고, 실제 차아지를 소모하는 국지적인 위치까지 배치된 고전압(VPP)전원라인을 통해 차아지가 전달되어야 하기 때문에, 실제로 차아지를 소모하는 위치에서의 차아지 공급시점은 고전압(VPP)차아지 소모시점 대비 느리게 된다. 즉, VPP 차아지의 최초 소모시점이 타임 포인트(t1)에서 행해지고, VPP 차아지의 공급시점은 타임 포인트(t2)에서 일어난다. 결국, 이러한 동작 타이밍에 따르면, 전압 드롭은 부호(G1)로 표시된 레벨만큼 일어나게 되어 워드라인 액티베이션의 경우 액티베이션이 불충분하게 되어 메모리 셀 동작의 페일이 유발될 수 있는 것이다.
따라서, 본 발명의 실시 예에서는 도 5에서와 같은 동작 타이밍으로 고전압(VPP)차아지를 공급한다. 도 5는 고전압(VPP)발생기(30) 및 워드라인 액티브콘트롤의 타이밍도이다. 도 5에서는 워드라인(W/L)인에이블에 앞서 고전압 발생기(30)를 인에이블(VPP_EN)하였을 경우에 고전압(VPP)레벨의 드롭이 최소화되는 것을 보이고 있다. 도면에서 타임 포인트(t1)는 VPP 차아지의 공급시점을 나타내고, 타임 포인트(t2)는 VPP 차아지의 최초 소모시점을 가리킨다. 도 5의 타임 포인트(t1)를 도 4에 도시된 타임 포인트들과 비교시 도 4의 타임 포인트(t2)에 대응된다. 이러한 동작 타이밍에 따르면, 고전압의 전압 드롭은 부호(G2)로 표시된 레벨만큼만 일어나게 되어 메모리 셀 억세스 동작의 페일이 방지 또는 최소화된다.
상기한 도 5의 타이밍은 DRAM 셀을 쓰고 SRAM 인터페이스를 가지는 반도체 메모리 장치의 경우에 특히 유리하다. 그러한 메모리 장치는 외부 코맨드에 무관하게 셀의 데이터 로스를 막아야 하므로, 내부 리프레쉬를 수행하여야 한다. 그러한 경우, 내부 리프레쉬 주기에 의한 리프레쉬 동작을 보장하기 위해 동작 구간(리드/라이트)의 초기 일정영역을 리프레쉬 구간으로 비워 두는 것이 유리하게 된다. 이에 따라, 메모리 셀 동작을 위한 외부 신호 인가시점 대비 실제 셀 동작을 위한 워드라인 인에이블 시점은 최단 패스가 아닌 일정한 딜레이가 있은 후이다. 고전압(VPP)발생기(30)의 동작시점은 셀 동작을 위한 외부신호 인가시점 기준으로 결정하면 되므로 실제 셀 동작을 위한 워드라인 인에이블 시점 대비 약간 빠르게 한다. 이와 같이, 고전압(VPP)발생기(30)의 동작시점을 워드라인 액티베이션 시점대비 빠르게 하면 차아지 소모이전에 소모될 만큼의 차아지를 미리 공급하므로 고전압(VPP)의 노드측에는 고전압보다 높은 전압이 제공되어 결국, 워드라인 액티베이션시에 전압레벨의 드롭이 최소화되는 것이다.
부가적으로, 고전압(VPP)레벨 드롭의 양을 보다 줄이기 위한 용도로 준비되는 파워 캐패시터의 사이즈도 차아지 공급시 올라가는 고전압(VPP)전위가 문제되지 않는 범위내에서 줄일 수 있으므로 회로의 레이아웃 측면에서도 큰 이점이 있다.
이하에서는 도 2의 회로에서 메모리 셀 억세스 동작중 리드동작을 예를 들어 설명한다. 리드동작 모드에서, 어드레스 신호 ADDi, 칩 인에이블 신호 CSB, 및 라이트 인에이블 신호 WEB가 억세스 코멘드 버퍼(10)제공된다. 이에 따라, 상기 억세스 코멘드 버퍼(10)는 상기 리드, 라이트, 및 리프레쉬 코멘드 관련신호(PREQ,WREQ,RREQ)를 생성하여 VPP 인에이블 회로(20)와 지연회로(25)에 인가한다. 그럼에 의해, 상기 상기 VPP 인에이블 회로(20)는 구동제어신호(VPP_EN)를 발생하고, 이를 수신한 상기 고전압 발생기(30)는 파워소스 전압(IVCC)보다 높은 고전압을 스탠바이 고전압 출력노드(L1)에 제공한다. 또한, 상기 지연회로(25)는 지연된 리드, 라이트, 및 리프레쉬 코멘드 관련신호(DPREQ,DWREQ,DRREQ)를 어드레스 선택 디코더(40)에 인가한다. 아직 차아지의 소모가 W/L 인에이블 회로(50,51,52,53), PXiD 회로(60,61,62,63), W/L 드라이버(70,71,72,73)에서는 없으므로 스탠바이 고전압 출력노드(L1)의 전압레벨은 상기 고전압(VPP)레벨보다 높은 전압 (VPP+x : 여기서 x는 차아지가 공급된 만큼의 전압레벨)이 된다. 따라서, 워드라인이 인에이블되기 전에 이미 도 3의 고전압 노드(VPP)에는 상기 고전압 보다 높은 전압이 제공된다. 이러한 동작은 도 5의 차아지 소모시점인 타임 시점(t2)까지 지속된다. 한편, 어드레스 선택 디코더(40)에 일정타임 지연된 리드 코멘드 관련신호(DRREQ)가 인가되면, 비트 라인(BL)이 프리차아지된 상태에서 로우 어드레스 신호를 디코딩하는 로우 디코더에 의해 워드 라인이 선택된다. 이 경우에 하나의 노말 워드라인 인에이블(NWEi)와 어드레스 코딩 LSB 신호(PXi)가 워드라인을 활성화시키면 활성화된 워드라인에 연결된 각 메모리 셀 내부의 억세스 트랜지스터가 턴온된다. 바로 이 때, 즉, 도 5의 타임 포인트(t2)에서 차아지의 소모가 비로소 최초로 일어나게 된다. 여기서, 워드라인의 액티베이션시 상기 고전압(VPP)레벨보다 높은 전압 (VPP+x)이 구동전압으로 인가되므로, 차아지 소모시점인 타임 포인트(t2)이후에 최대로 드롭되는 레벨은 상기 고전압(VPP)의 레벨을 기준으로 부호(G2)로 표시된 레벨만큼만 일어나게 되어, 도 4의 부호(G1)와 대비시 고전압(VPP)레벨을 크게 벗어나지 않는다. 따라서, 워드라인의 액티베이션이 불충분한 전압으로 행해지는 현상은 근본적으로 방지된다. 상기 억세스 트랜지스터가 턴온됨에 따라 각 메모리 셀의 저장 노드와 이 메모리 셀에 연결된 특정한 비트 라인은 전하를 공유할 수 있게 된다. 전하가 비트라인에 차아지 셰어링되기 시작한 후, 센스앰프들이 인가되는 펄스에 의해 동작한다. 각 센스앰프들은 대응 비트 라인의 전압을 감지 증폭한 다음, 이를 래치에 현재 특정한 비트 라인에 연결되어 있는 메모리 셀의 데이터로서 저장한다. 상기 저장된 데이터는 컬럼 어드레스 디코딩 신호에 응답하는 컬럼 선택라인(CSL)의 인에이블에 따라 입출력 I/0라인으로 패스된다. 이 경우에 컬럼 선택라인(CSL)이 인에이블되지 않아 상기 입출력 I/O라인으로 패스되지 못한 데이터는 상기 워드라인이 활성화되어 있는 동안 대응되는 메모리 셀로 리라이트되어 액티브 리스토아레이션 동작으로도 불려지는 리프레쉬 동작이 행해진다.
본 명세서에 제시한 개념은 특정한 적용 예에 다른 여러 방식으로 적용될 수 있음을 당해 기술의 지식을 가진 사람이라면 누구나 이해할 수 있을 것이다. 메모리 셀 어레이를 설정하고 억세스하는 방법은 본 발명에서 크게 중요하지 않으며, 리프레쉬 회로를 동작시키는 방법도 마찬가지로 크게 중요성을 갖지 않는다. 또한, 개시된 타이밍 신호는 본 발명에 따른 동작 방법들의 일부를 나타내며, 보다 효율적이고 회로 설계자에게 이용 가능한 다른 많은 방법이 있을 수 있다. 따라서, 이에 대한 상세한 구현은 본 발명에 포함되는 것이며 청구항의 범위에서 벗어나지 않는 것으로 한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구의 범위뿐만 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이, 고전압 발생기의 구동시점을 차아지 소모시점에 대비 빠르게 하여 실제 고전압 차아지 소모시의 전압드롭을 최소화하는 본 발명에 따르면, 메모리 셀 억세스 동작의 신뢰성을 보장하는 효과가 있다. 또한, 고전압 발생기 내의 펌핑 커패시터의 사이즈를 줄일 수 있으므로 회로의 레이아웃이 감소되는 이점이 있다.
Claims (23)
- 스태이틱 램 동작 인터페이스를 수행하는 반도체 메모리 장치에 있어서:복수의 워드라인과 복수의 비트라인들의 인터섹션들에서 제공된 복수의 리프레쉬 타입 메모리 셀들;메모리 셀 억세스 동작구간에서만 제공되는 구동제어신호에 응답하여 파워소스 전압보다 높은 고전압을 스탠바이 고전압 출력노드에 제공하는 고전압 발생기; 및상기 메모리 셀 억세스 동작구간에서 상기 고전압 발생기의 구동시점이 상기 스탠바이 고전압 출력노드에서의 차아지 소모시점보다 빠르게 되도록 하기 위하여 인가되는 코멘드 정보에 응답하여 상기 구동제어신호를 생성하는 구동제어신호 발생부를 가짐을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서,상기 차아지 소모시점은 상기 워드라인들중 선택된 워드라인이 인에이블되는 시점에 대응함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서,상기 코멘드 정보는 리드, 라이트, 및 리프레쉬 코멘드 관련신호들임을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 고전압 발생기의 구동시점보다 일정시간 지연된 시점에서 상기 워드라인들 중 선택된 워드라인이 액티베이션되게 하는 워드라인 구동관련 내부회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 장치에 있어서:외부 파워소스 전압을 수신하여 내부 전원전압을 발생하는 내부 전원전압 발생부;상기 내부 전원전압을 수신하여 동작되는 내부회로들; 및상기 내부회로들에서 상기 내부 전원전압의 차아지가 소모되기 시작하는 시점보다 상기 내부 전원전압 발생부의 차아지 공급시점을 빠르게 하기 위하여 상기 내부 전원전압 발생부에 구동제어신호를 인가하는 구동제어신호 발생부를 구비함을 특징으로 하는 반도체 장치.
- 제5항에 있어서, 상기 내부 전원전압 발생부의 상기 내부 전원전압은 상기외부 파워소스 전압보다 높은 고전압임을 특징으로 하는 반도체 장치.
- 제5항에 있어서, 상기 반도체 장치는 디램 셀을 가지며 스태이틱 램 동작 인터페이스를 수행하는 반도체 메모리 장치임을 특징으로 하는 반도체 장치.
- 제7항에 있어서, 상기 차아지 소모시점은 상기 디램 셀에 연결된 워드라인들중 선택된 워드라인이 인에이블되는 시점보다 이전 시점임을 특징으로 하는 반도체 장치.
- 제7항에 있어서, 상기 내부 전원전압 발생부의 출력노드에 공통으로 연결되는 스탠바이 고전압 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 내부 전원전압 발생부는,상기 파워소스 전압을 고전압으로 부스팅하기 위한 펌핑 캐패시터를 복수로 가짐을 특징으로 하는 반도체 장치.
- 복수의 워드라인과 복수의 비트라인들의 인터섹션들에 연결된 복수의 리프레쉬 타입 메모리 셀들을 구비하며 스태이틱 램 동작 인터페이스를 수행하는 반도체 메모리 장치내에 채용되어진 고전압 발생기를 제어하기 위한 방법에 있어서:상기 메모리 셀 억세스 동작구간에서 인가되는 외부 코멘드 정보를 수신하는 단계; 및상기 수신된 외부 코멘드 정보에 근거하여 상기 고전압 발생기의 출력노드에서 차아지가 소모되는 시점보다 상기 고전압 발생기의 차아지 공급시점이 빠르게 되도록 하기 위한 구동제어신호를 상기 고전압 발생기로 제공하는 단계를 가짐을 특징으로 하는 방법.
- 제11항에 있어서, 상기 외부 코멘드 정보는 리드, 라이트, 및 리프레쉬 코멘드 관련신호들임을 특징으로 하는 방법.
- 스태이틱 램 동작을 수행하는 반도체 메모리 장치에 있어서:외부 전원전압 대비 높은 전위를 선택적으로 제공하는 내부 전원전압 발생장치와;상기 내부 전원전압 발생장치의 동작시점을 상기 반도체 메모리 장치의 메모리 셀 구동관련 회로내에서의 상기 높은 전위에 대한 차아지 소모시점보다 차아지공급시점이 빠르게 되도록 하는 워드라인 구동관련 내부회로를 가짐을 특징으로 하는 반도체 메모리 장치.
- 스태이틱 램 동작을 수행하는 반도체 메모리 장치에 있어서:복수의 워드라인과 복수의 비트라인들 사이에 연결되는 복수의 리프레쉬 타입 메모리 셀들;어드레스 신호, 칩 인에이블 신호, 및 라이트 인에이블 신호를 포함하는 외부신호들을 입력하여 리드, 라이트, 및 리프레쉬 코멘드 관련신호들을 포함하는 출력신호들을 출력하는 억세스 코멘드 버퍼;상기 출력신호들중의 적어도 하나를 수신하여 고전압 발생을 위한 구동제어신호를 출력하는 고전압 인에이블 회로;상기 구동제어신호에 응답하여 고전압을 발생하는 고전압 발생기; 및상기 고전압 발생기에서 고전압이 발생되는 시점보다 일정시간 지연된 시점에서 상기 워드라인들 중 선택된 워드라인을 상기 고전압으로 구동시키는 내부회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제14항에 있어서, 상기 내부회로는,상기 억세스 코멘드 버퍼에서 출력되는 출력신호들을 일정시간 지연하여 출력하는 지연회로;상기 지연된 출력신호들을 수신하고 어드레스 디코딩 신호를 출력하는 어드레스 선택 디코더;상기 어드레스 디코딩 신호와 블록 어드레스 신호를 수신하여 행 디코딩 신호를 출력하는 행 디코더 회로; 및상기 행 디코딩 신호에 응답하여 상기 선택된 워드라인을 상기 고전압으로 구동하는 워드라인 드라이버로 구성됨을 특징으로 하는 반도체 메모리 장치.
- 제14항에 있어서,상기 고전압 발생기의 출력노드에 공통으로 연결되는 스탠바이 고전압 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제16항에 있어서,상기 스탠바이 고전압 발생기는 스탠바이 동작시에 상기 고전압과 동일한 레벨의 전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 복수의 워드라인과 복수의 비트라인들의 인터섹션들에서 연결된 복수의 리프레쉬 타입 메모리 셀들을 구비하며, 스태이틱 램 동작 인터페이스를 수행하는 반도체 메모리 장치내에 채용된 고전압 발생기를 제어하여 고전압을 공급하기 위한 방법에 있어서:상기 메모리 셀 억세스 동작구간에서 인가되는 외부 코멘드 신호를 입력하여 코멘드 출력신호를 생성하는 단계;상기 코멘드 출력신호의 생성시 상기 고전압 발생기를 인에이블 시켜 고전압이 내부회로에 공급되도록 하고 상기 코멘드 출력신호를 지연하는 단계;상기 지연된 코멘드 출력신호를 상기 워드라인들을 선택적으로 구동하기 위한 상기 내부회로로 공급하는 단계를 구비하여,상기 워드라인이 액티베이션되는 시점이 상기 고전압의 공급시점보다 일정시간 지연되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 공급방법.
- 제18항에 있어서, 상기 지연된 코멘드 출력신호는 어드레스 선택 디코더에 인가됨에 의해 어드레스 디코딩 신호가 생성되도록 함을 특징으로 하는 반도체 메모리 장치의 고전압 공급방법.
- 제19항에 있어서, 상기 내부회로는 워드라인 인에이블 회로, 행 디코더 회로, 및 워드라인 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 공급방법.
- 제20항에 있어서, 상기 워드라인 인에이블 회로는 상기 디코딩 어드레스와 행블록 어드레스를 수신하여 행 어드레스 코딩신호를 고전압 레벨로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 공급방법.
- 제18항에 있어서, 상기 고전압 공급시점은 상기 내부회로의 차아지 소모시점보다 빠른 것을 특징으로 하는 반도체 메모리 장치의 고전압 공급방법.
- 제22항에 있어서, 상기 차아지 소모는 상기 고전압이 공급되고 난 후, 상기워드라인이 인에이블되는 시점 이전에 상기 내부회로에서 일어나는 것을 특징으로 하는 반도체 메모리 장치의 고전압 공급방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0069833A KR100391152B1 (ko) | 2000-11-23 | 2000-11-23 | 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법 |
| JP2001197217A JP5461749B2 (ja) | 2000-11-23 | 2001-06-28 | 高電圧発生器を有する半導体装置及びその高電圧供給方法 |
| US09/953,202 US6504783B2 (en) | 2000-11-23 | 2001-09-17 | Semiconductor device having early operation high voltage generator and high voltage supplying method therefor |
| TW090123193A TW525161B (en) | 2000-11-23 | 2001-09-20 | Semiconductor device having early operation high voltage generator and high voltage supplying method therefore |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0069833A KR100391152B1 (ko) | 2000-11-23 | 2000-11-23 | 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020039950A KR20020039950A (ko) | 2002-05-30 |
| KR100391152B1 true KR100391152B1 (ko) | 2003-07-12 |
Family
ID=19700764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0069833A KR100391152B1 (ko) | 2000-11-23 | 2000-11-23 | 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6504783B2 (ko) |
| JP (1) | JP5461749B2 (ko) |
| KR (1) | KR100391152B1 (ko) |
| TW (1) | TW525161B (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 2000-11-23 KR KR10-2000-0069833A patent/KR100391152B1/ko active IP Right Grant
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2001
- 2001-06-28 JP JP2001197217A patent/JP5461749B2/ja not_active Expired - Fee Related
- 2001-09-17 US US09/953,202 patent/US6504783B2/en not_active Expired - Lifetime
- 2001-09-20 TW TW090123193A patent/TW525161B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW525161B (en) | 2003-03-21 |
| KR20020039950A (ko) | 2002-05-30 |
| US6504783B2 (en) | 2003-01-07 |
| JP2002170387A (ja) | 2002-06-14 |
| JP5461749B2 (ja) | 2014-04-02 |
| US20020060943A1 (en) | 2002-05-23 |
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20180629 Year of fee payment: 16 |