KR102375058B1 - 반도체 장치 및 시스템 - Google Patents

반도체 장치 및 시스템 Download PDF

Info

Publication number
KR102375058B1
KR102375058B1 KR1020150122969A KR20150122969A KR102375058B1 KR 102375058 B1 KR102375058 B1 KR 102375058B1 KR 1020150122969 A KR1020150122969 A KR 1020150122969A KR 20150122969 A KR20150122969 A KR 20150122969A KR 102375058 B1 KR102375058 B1 KR 102375058B1
Authority
KR
South Korea
Prior art keywords
chip enable
chip
signal
driving voltage
voltage control
Prior art date
Application number
KR1020150122969A
Other languages
English (en)
Other versions
KR20170025884A (ko
Inventor
김상환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150122969A priority Critical patent/KR102375058B1/ko
Priority to US15/045,494 priority patent/US9665118B2/en
Publication of KR20170025884A publication Critical patent/KR20170025884A/ko
Application granted granted Critical
Publication of KR102375058B1 publication Critical patent/KR102375058B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F5/00—Systems for regulating electric variables by detecting deviations in the electric input to the system and thereby controlling a device within the system to obtain a regulated output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Abstract

칩 인에이블 펄스의 입력 회수에 응답하여 반도체 장치의 동작 모드를 선택할 수 있는 복수개의 제어 신호들을 생성하는 제어부; 및 상기 복수개의 제어 신호들에 따른 반도체 장치의 동작 모드에 따라 동작하는 출력 드라이빙부를 포함한다.

Description

반도체 장치 및 시스템{Semiconductor Apparatus and System}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치 및 시스템에 관한 것이다.
반도체 장치는 신호를 입력 받아 동작하고, 동작한 결과를 신호로서 출력하도록 구성된다.
반도체 장치가 입력 받는 신호들을 살펴보면, 반도체 장치의 동작을 제어하는 제어 신호, 및 반도체 장치의 동작에 따라 입력되는 데이터 등이 있을 수 있다.
또한, 반도체 장치가 출력하는 신호들을 살펴보면, 반도체 장치의 동작에 따른 결과로서, 반도체 장치는 출력 신호를 출력하는 데 이때의 출력 신호는 데이터를 포함할 수도 있다.
본 발명은 펄스를 이용하여 반도체 장치의 동작을 제어할 수 있는 반도체 장치 및 시스템을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 칩 인에이블 펄스의 입력 회수에 응답하여 반도체 장치의 동작 모드를 선택할 수 있는 복수개의 제어 신호들을 생성하는 제어부; 및 상기 복수개의 제어 신호들에 따른 반도체 장치의 동작 모드에 따라 동작하는 출력 드라이빙부를 포함한다.
본 발명의 실시예에 따른 반도체 시스템은 제 1 칩 인에이블 펄스 및 제 2 칩 인에이블 펄스를 제공하는 컨트롤러; 상기 제 1 칩 인에이블 펄스의 입력 회수에 응답하여 동작 모드를 선택하는 제 1 칩; 및 상기 제 2 칩 인에이블 펄스에 응답하여 동작 모드를 선택하는 제 2 칩을 포함하며, 상기 제 1 및 제 2 칩은 데이터를 출력하는 출력 노드가 공통으로 연결된 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 시스템은 제 1 칩 인에이블 신호 및 제 1 구동 전압 제어 신호에 응답하고, 제 1 출력 드라이빙부를 포함하는 제 1 칩; 제 2 칩 인에이블 신호 및 제 2 구동 전압 제어 신호에 응답하고, 제 2 출력 드라이빙부를 포함하는 제 2 칩; 제 1 칩 인에이블 펄스의 입력 회수에 응답하여 상기 제 1 칩 인에이블 신호 및 상기 제 1 구동 전압 제어 신호를 생성하는 제 1 제어부, 및 제2 칩 인에이블 펄스의 입력 회수에 응답하여 상기 제 2 칩 인에이블 신호 및 상기 제 2 구동 전압 제어 신호를 생성하는 제 2 제어부를 구비한 인터페이스; 및 상기 제 1 및 제 2 칩 인에이블 펄스를 제공하는 컨트롤러를 포함한다.
본 발명에 따른 반도체 장치 및 시스템은 신호의 레벨이 아닌 펄스의 입력 회수로서 반도체 장치의 동작을 제어할 수 있어, 하나의 라인으로 입력되는 정보를 이용하여 3개 이상의 동작 모드를 제어할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 제어부의 구성도,
도 3은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도,
도 4는 도 1의 출력 드라이빙부의 구성도,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성도 및 타이밍도,
도 6은 본 발명의 실시예에 따른 반도체 시스템의 구성도 및 타이밍도이다.
본 발명의 실시예에 따른 반도체 장치(100)는 도 1에 도시된 바와 같이, 제어부(110), 및 출력 드라이빙부(120)를 포함할 수 있다.
상기 제어부(110)는 칩 인에이블 펄스(CE_p)에 응답하여 구동 전압 제어 신호(DV_ctrl) 및 칩 인에이블 신호(CE_s)를 생성한다. 예를 들어, 상기 제어부(110)는 상기 칩 인에이블 펄스(CE_p)의 입력 회수에 따라 상기 반도체 장치의 동작 모드를 선택할 수 있는 복수개의 제어 신호들 예를 들어, 상기 구동 전압 제어 신호(DV_ctrl) 및 상기 칩 인에이블 신호(CE_s)를 생성한다. 더욱 상세히 예를 들면, 상기 제어부(110)는 상기 칩 인에이블 펄스(CE_p)가 첫번째로 입력되면 상기 칩 인에이블 신호(CE_s)를 인에이블시키고, 상기 칩 인에이블 펄스(CE_p)가 두번째로 입력되면 상기 구동 전압 제어 신호(DV_ctrl)를 인에이블시키며, 상기 칩 인에이블 펄스(CE_p)가 세번째로 입력되면 상기 칩 인에이블 신호(CE_s) 및 상기 구동 전압 제어 신호(DV_ctrl)를 디스에이블시킨다.
상기 제어부(110)는 칩 인에이블 펄스 입력부(111) 및 칩 인에이블 신호 생성부(112)를 포함할 수 있다.
상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)에 응답하여 상기 구동 전압 제어 신호(DV_ctrl), 제 1 칩 인에이블 결정 신호(CE_d1), 및 제 2 칩 인에이블 결정 신호(CE_d2)를 생성한다. 예를 들어, 상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)가 입력될 때마다 상기 구동 전압 제어 신호(DV_ctrl), 및 상기 제 1 및 제 2 칩 인에이블 결정 신호(CE_d1, CE_d2)를 순차적으로 하나씩 인에이블시킨다. 더욱 상세히 예를 들면, 상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)가 첫번째 입력되면 상기 제 2 칩 인에이블 결정 신호(CE_d2)를 인에이블시키고, 상기 칩 인에이블 펄스(CE_p)가 두번째 입력되면 상기 제 2 칩 인에이블 결정 신호(CE_p2)를 디스에이블시키고 상기 구동 전압 제어 신호(DV_ctrl)를 인에이블시키며, 상기 칩 인에이블 펄스(CE_p)가 세번째 입력되면 상기 구동 전압 제어 신호(DV_ctrl)를 디스에이블시키고, 상기 제 1 칩 인에이블 결정 신호(CE_d1)를 인에이블시킨다. 또한 상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)가 네번째로 입력되면 상기 제 1 칩 인에이블 결정 신호(CE_d1)를 디스에이블시키고, 다시 상기 제 2 칩 인에이블 결정 신호(CE_d2)를 인에이블시킨다. 즉, 상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)가 입력될 때마다 상기 제 2 칩 인에이블 결정 신호(CE_d1), 상기 구동 전압 제어 신호(DV_ctrl) 및 상기 제 1 칩 인에이블 결정 신호(CE_d2)의 순서대로 하나의 신호만을 순차적으로 인에이블시킬 수 있다.
상기 칩 인에이블 신호 생성부(112)는 상기 제 1 및 제 2 칩 인에이블 결정 신호(CE_d1, CE_d2)에 응답하여 상기 칩 인에이블 신호(CE_s)를 생성할 수 있다. 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블되면 상기 칩 인에이블 신호(CE_s)를 디스에이블시킨다. 또한 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간을 제외한 구간에서는 상기 칩 인에이블 신호(CE_s)를 인에이블시킨다.
상기 출력 드라이빙부(120)는 상기 구동 전압 제어 신호(DV_ctrl), 풀업 데이터(PU_D) 및 풀다운 데이터(PD_D)에 응답하여 외부로 데이터(DATA)를 출력할 수 있다. 예를 들어, 상기 출력 드라이빙부(120)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 활성화되어 상기 풀업 데이터(PU_D) 및 상기 풀다운 데이터(PD_D)에 따라 상기 데이터(DATA)를 출력한다. 또한 상기 출력 드라이빙부(120)는 상기 구동 전압 제어 신호(DV_ctrl)가 인에이블되면 비활성화되어 상기 데이터(DATA)를 출력하지 않는다.
상기 출력 드라이빙부(120)는 제 1 및 제 2 구동 전압 인가부(121, 122) 및 출력 드라이버(123)를 포함할 수 있다.
상기 제 1 구동 전압 인가부(121)는 상기 구동 전압 제어 신호(DV_ctrl)에 응답하여 제 1 구동 전압(V_dr1)을 상기 출력 드라이버(123)에 제공할 수 있다. 상기 제 1 구동 전압 인가부(121)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 상기 제 1 구동 전압(V_dr1)을 상기 출력 드라이버(123)에 제공한다. 또한 상기 제 1 구동 전압 인가부(121)는 상기 구동 전압 제어 신호(DV_ctrl)가 인에이블되면 상기 제 1 구동 전압(V_dr1)을 상기 출력 드라이버(123)에 제공하는 것을 중지한다. 더욱 상세히 예를 들어 설명하면, 상기 제 1 구동 전압 인가부(121)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 외부 전압(VDD)을 상기 제 1 구동 전압(V_dr1)으로서 상기 출력 드라이버(123)에 제공한다.
상기 제 2 구동 전압 인가부(122)는 상기 구동 전압 제어 신호(DV_ctrl)에 응답하여 제 2 구동 전압(V_dr2)을 상기 출력 드라이버(123)에 제공할 수 있다. 상기 제 2 구동 전압 인가부(122)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 상기 제 2 구동 전압(V_dr2)을 상기 출력 드라이버(123)에 제공한다. 또한 상기 제 2 구동 전압 인가부(122)는 상기 구동 전압 제어 신호(DV_ctrl)가 인에이블되면 상기 제 2 구동 전압(V_dr2)을 상기 출력 드라이버(123)에 제공한다. 더욱 상세히 예를 들어 설명하면, 상기 제 2 구동 전압 인가부(122)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 접지 전압(VSS)을 상기 제 2 구동 전압(V_dr2)으로서 상기 출력 드라이버(123)에 제공한다.
상기 출력 드라이버(123)는 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 인가 받으면 활성화된다. 활성화된 상기 출력 드라이버(123)는 상기 풀업 데이터(PU_D) 및 상기 풀다운 데이터(PD_D)에 응답하여 상기 데이터(DATA)를 출력한다. 또한 상기 출력 드라이버(123)는 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 인가 받지 못하면 비활성화된다.
상기 제어부(110)는 도 2에 도시된 바와 같이, 상기 칩 인에이블 펄스 입력부(111) 및 상기 칩 인에이블 신호 생성부(112)를 포함할 수 있다.
상기 칩 인에이블 펄스 입력부(111)는 제 1 내지 제 3 플립플롭(FF1, FF2, FF3)을 포함할 수 있다. 상기 제 1 플립플롭(FF1)은 입력단에 상기 구동 전압 제어 신호(DV_ctrl)를 입력 받고, 클럭 입력단에 상기 칩 인에이블 펄스(CE_p)를 입력 받으며 리셋단에 리셋 신호(R_s)를 입력 받는다. 상기 제 2 플립플롭(FF2)은 입력단에 상기 제 1 플립플롭(FF1)의 출력단에서 출력되는 신호를 입력 받으며, 클럭 입력단에 상기 칩 인에이블 펄스(CE_p)를 입력 받으며, 리셋단에 상기 리셋 신호(R_s)를 입력 받는다. 상기 제 3 플립플롭(FF3)은 입력단에 상기 제 2 플립플롭(FF2)의 출력단에서 출력되는 신호를 입력 받으며, 클럭 입력단에 상기 칩 인에이블 펄스(CE_p)를 입력 받으며, 리셋단에 상기 리셋 신호(R_s)를 입력 받는다. 상기 제 1 플립플롭(FF1)의 출력 신호는 상기 제 1 칩 인에이블 결정 신호(CE_d1)이고, 상기 제 2 플립플롭(FF2)의 출력 신호는 상기 제 2 칩 인에이블 결정 신호(DE_d2)이며, 상기 제 3 플립플롭(FF3)의 출력 신호는 상기 구동 전압 제어 신호(DV_ctrl)이다. 이때, 상기 리셋 신호(R_s)가 인에이블되면 상기 제 1 플립 플롭(FF1)의 출력 신호 즉, 상기 제 1 칩 인에이블 결정 신호(CE_d1)는 하이 레벨로 초기화되고, 상기 제 2 플립플롭(FF2)의 출력 신호 즉, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 로우 레벨로 초기화되며, 상기 제 3 플립플롭(FF3)의 출력 신호 즉, 상기 구동 전압 제어 신호(DV_ctrl)는 로우 레벨로 초기화된다.
상기 칩 인에이블 신호 생성부(112)는 상기 제 1 및 제 2 칩 인에이블 결정 신호(CE_d1, CE_d2)에 응답하여 상기 칩 인에이블 신호(CE_s)를 생성한다. 예를 들어, 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간에서 상기 칩 인에이블 신호(CE_s)를 디스에이블시킨다. 상기 칩 인에이블 신호 생성부(112)는 상기 칩 인에이블 결정 신호(CE_d1)가 인에이블되고 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간을 제외한 구간에서는 상기 칩 인에이블 신호(CE_s)를 인에이블시킨다.
상기 칩 인에이블 신호 생성부(112)는 제 1 인버터(IV1) 및 낸드 게이트(ND1)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 제 2 칩 인에이블 결정 신호(CE_d2)를 입력 받는다. 상기 낸드 게이트(ND1)는 상기 제 1 칩 인에이블 신호(CE_d1) 및 상기 제 1 인버터(IV1)의 출력 신호를 입력 받아 상기 칩 인에이블 신호(CE_s)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
도 2 및 도 3을 참조하면, 리셋 신호(R_s)에 의해 제 1 칩 인에이블 결정 신호(CE_d1)는 하이 레벨로, 제 2 칩 인에이블 결정 신호(CE_d2)는 로우 레벨로, 구동 전압 제어 신호(DV_ctrl)는 로우 레벨로 초기화된다.
상기 리셋 신호(R_s)에 의한 리셋 구간 이후, 첫번째로 칩 인에이블 펄스(CE_p)가 입력된다.
제 1 내지 제 3 플립플롭(FF1, FF2, FF3) 각각은 상기 칩 인에이블 펄스(CE_p)가 입력될 때마다 즉, 상기 칩 인에이블 펄스(CE_p)가 하이 레벨로 천이될 때마다 입력단에 입력되는 신호를 출력단에서 출력 신호로 출력한다.
첫번째로 상기 칩 인에이블 펄스(CE_p)가 입력되면 상기 제 1 칩 인에이블 결정 신호(CE_d1)는 로우 레벨로 디스에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 하이 레벨로 인에이블되며, 상기 구동 전압 제어 신호(DV_ctrl)는 로우 레벨로 디스에이블된 상태를 유지한다.
두번째로 상기 칩 인에이블 펄스(CE_p)가 입력되면 상기 제 1 칩 인에이블 결정 신호(CE_d1)는 디스에이블 상태를 유지하고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 로우 레벨로 디스에이블되며, 상기 구동 전압 제어 신호(DV_ctrl)는 하이 레벨로 인에이블된다.
세번째로 상기 칩 인에이블 펄스(CE_p)가 입력되면 상기 제 1 칩 인에이블 결정 신호(CE_d1)는 하이 레벨로 인에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 디스에이블 상태를 유지하며, 상기 구동 전압 제어 신호(DV_ctrl)는 로우 레벨로 디스에이블된다.
네번째로 상기 칩 인에이블 펄스(CE_p)가 입력되면 상기 제 1 칩 인에이블 결정 신호(CE_d1)는 로우 레벨로 디스에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 하이 레벨로 인에이블되며, 상기 구동 전압 제어 신호(DV_ctrl)는 디스에이블 상태를 유지한다.
다섯번째로 상기 칩 인에이블 펄스(CE_p)가 입력되면 상기 제 2 칩 인에이블 결정 신호(CE_d1)는 디스에이블 상태를 유지하고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 로우 레벨로 디스에이블되며, 상기 구동 전압 제어 신호(DV_ctrl)는 하이 레벨로 인에이블된다.
이와 같이, 도 1 및 도 2에 도시된 상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)가 입력될 때마다 상기 제 1 및 제 2 칩 인에이블 결정 신호(CE_d1, CE_d2) 및 상기 구동 전압 제어 신호(DV_ctrl) 중 하나를 순차적으로 인에이블시킨다.
이때, 칩 인에이블 신호 생성부(112)는 상기 제 1 및 제 2 칩 인에이블 결정 신호(CE_d1, CE_d2)에 응답하여 칩 인에이블 신호(CE_s)의 인에이블 여부를 결정한다. 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간에서 상기 칩 인에이블 신호(CE_s)를 디스에이블시킨다. 다시 표현하면, 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간을 제외한 구간에서 상기 칩 인에이블 신호(CE_s)를 인에이블시킨다. 정리하면, 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블된 구간 즉, 상기 칩 인에이블 펄스(CE_p)가 세번째로 입력될 때마다 상기 칩 인에이블 신호(CE_s)를 디스에이블시키고, 네번째로 입력될 때마다 상기 칩 인에이블 신호(CE_s)를 인에이블시킨다.
본 발명의 실시예에 따른 반도체 장치(100)는 첫번째로 상기 칩 인에이블 펄스(CE_p)가 입력될 때 상기 제 2 칩 인에이블 결정 신호(CE_d2)를 제일 먼저 인에이블시키고, 두번째로 상기 칩 인에이블 펄스(CE_p)가 입력될 때 상기 구동 전압 제어 신호(DV_ctrl)를 두번째로 인에이블시키며, 세번째로 상기 칩 인에이블 펄스(CE_p)가 입력될 때 상기 제 1 칩 인에이블 결정 신호(CE_d1)를 세번째로 인에이블시킨다. 또한 본 발명의 실시예에 따른 반도체 장치(100)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간에서 상기 칩 인에이블 신호(CE_s)를 디스에이블시킨다. 다시 표현하면, 본 발명의 실시예에 따른 반도체 장치(100)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간을 제외한 구간에서 상기 칩 인에이블 신호(CE_s)를 인에이블시킨다.
도 1에 도시된 출력 드라이빙부(120)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블된 구간에서 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 인가 받아 활성화되고, 활성화되면 풀업 데이터(PU_D) 및 풀다운 데이터(PD_D)에 응답하여 데이터(DATA)를 출력한다. 또한 출력 드라이빙부(120)는 상기 구동 전압 제어 신호(DV_ctrl)가 인에이블된 구간에서 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)의 인가가 차단되어 비활성화된다. 다시 설명하면, 상기 출력 드라이빙부(120)는 제 1 및 제 2 구동 전압 인가부(121, 122) 및 출력 드라이버(123)를 포함한다. 상기 제 1 및 제 2 구동 전압 인가부(121, 122)는 상기 구동 전압 제어 신호(DV_ctrl)가 인에이블되면 상기 출력 드라이버(123)에 제공되는 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 차단하고, 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 상기 출력 드라이버(123)에 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 제공한다.
도 3을 참조하여 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 정리하면 다음과 같다.
상기 칩 인에이블 펄스(CE_p)가 첫번째로 입력되면 상기 칩 인에이블 신호(CE_s)가 인에이블되어, 칩 인에이블 구간에서 상기 출력 드라이버(123)가 활성화된다.
상기 칩 인에이블 펄스(CE_p)가 두번째로 입력되면 상기 칩 인에이블 신호(CE_s)가 인에이블된 구간에서 상기 출력 드라이버(123)가 비활성화된다.
상기 칩 인에이블 펄스(CE_p)가 세번째로 입력되면 상기 칩 인에이블 신호(CE_s)가 디스에이블된다.
즉, 본 발명의 실시예에 따른 반도체 장치(100)는 상기 칩 인에이블 펄스(CE_p)가 첫번째로 입력되면 활성화된다. 상기 반도체 장치(100)는 상기 칩 인에이블 펄스(CE_p)가 두번째로 입력되면 활성화된 상태에서 상기 출력 드라이버(123)를 비활성화시킨다. 상기 반도체 장치(100)는 상기 칩 인에이블 펄스(CE_p)가 세번째로 입력되면 비활성화된다.
본 발명의 실시예에 따른 반도체 장치(100)는 상기 칩 인에이블 펄스(CE_p)가 입력되는 회수에 따라 활성화되거나, 활성화된 상태에서 출력 드라이버를 비활성화시키거나, 비활성화된다. 즉, 본 발명의 실시예에 따른 반도체 장치(100)는 칩 인에이블 펄스(CE_p)가 입력되는 회수에 따라 반도체 장치의 동작 모드를 선택할 수 있는 예를 들어, 칩 활성화 모드 또는 칩 활성화 상태에서 출력 드라이버의 비활성화 모드 또는 칩 비활성화 모드가 선택적으로 동작된다.
정리하면, 본 발명의 실시예에 따른 반도체 장치(100)는 칩 인에이블 펄스의 입력 회수에 따라 3가지 이상의 모드를 선택적으로 동작시킬 수 있다.
이때, 도 1의 출력 드라이빙부(120)는 도 4와 같이 구성될 수 있다.
상기 제 1 구동 전압 인가부(121)는 제 1 트랜지스터(P1)를 포함할 수 있다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 구동 전압 제어 신호(DV_ctrl)를 입력 받고, 소오스에 외부 전압(VDD)을 인가 받으며, 드레인에서 상기 제 1 구동 전압(V_dr1)을 출력한다.
상기 제 2 구동 전압 인가부(122)는 제 2 트랜지스터(N1) 및 제 2 인버터(IV2)를 포함할 수 있다. 상기 제 2 인버터(IV2)는 상기 구동 전압 제어 신호(DV_ctrl)를 입력 받는다. 상기 제 2 트랜지스터(N1)는 게이트에 상기 제 2 인버터(IV2)의 출력 신호를 입력 받고, 소오스에 접지 전압(VSS)을 인가 받으며, 드레인에서 상기 제 2 구동 전압(V_dr2)을 출력한다.
상기 출력 드라이버(123)는 제 3 및 제 4 트랜지스터(P2, N2)를 포함할 수 있다. 상기 제 3 트랜지스터(P2)는 게이트에 상기 풀업 데이터(PU_D)를 입력 받고, 소오스와 백바이어스단에 상기 제 1 구동 전압(V_dr1)을 인가 받는다. 상기 제 4 트랜지스터(N2)는 게이트에 상기 풀다운 데이터(PD_D)를 입력 받고, 소오스와 백바이어스단에 상기 제 2 구동 전압(V_dr2)을 인가 받는다. 상기 제 3 및 제 4 트랜지스터(P2, N2)의 각 드레인이 연결된 노드에서 상기 데이터(DATA)가 출력된다.
이와 같이 구성된 본 발명의 실시예에 따른 출력 드라이빙부(120)는 상기 출력 드라이버(123)는 상기 구동 전압 제어 신호(V_ctrl)에 따라 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 제공 받거나 차단당한다. 상기 출력 드라이버(123)가 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 제공 받을 경우 상기 출력 드라이버(123)는 활성화되어 상기 풀업 및 풀다운 데이터(PU_D, PD_D)에 응답하여 데이터(DATA)를 생성하지만, 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)를 제공받지 못할 경우 비활성화된다.
상기 출력 드라이버(123)가 비활성화될 경우, 상기 출력 드라이버(123)를 구성하는 상기 제 3 및 제 4 트랜지스터(P2, N2)의 각 소오스 및 백바이어스단에 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)이 차단된다. 상기 제 3 및 제 4 트랜지스터(P2, N2)의 각 소오스 및 백바이어스단에 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)이 차단되면 상기 제 3 및 제 4 트랜지스터(P2, N2)의 접합 용량(junction capacitance)이 제거되므로, 데이터(DATA)가 출력되는 라인의 기생 커패시턴스가 줄어든다. 데이터(DATA)가 출력되는 라인의 로딩을 줄일 수 있다.
본 발명의 실시예에 따른 반도체 장치(100)는 상기 칩 인에이블 펄스(CE_p)가 입력되는 회수에 따라 반도체 장치의 동작 모드를 선택할 수 있는 예를 들어, 활성화 모드, 활성화 상태에서 출력 드라이버를 비활성화시키는 모드, 및 비활성화 모드 중 하나를 선택적으로 동작시킬 수 있고, 특히 활성화 상태에서 출력 드라이버를 비활성화시키는 모드는 출력 드라이버(123)의 접합 용량을 제거시켜 데이터가 출력되는 라인의 로딩(loading)을 줄일 수 있다.
본 발명의 실시예에 따른 반도체 시스템(1000)은 도 5에 도시된 바와 같이, 컨트롤러(200), 및 제 1 및 제 2 칩(100-1, 100-2)을 포함할 수 있다.
상기 제 1 및 제 2 칩(100-1, 100-2) 각각은 도 1 내지 도 4에 도시된 반도체 장치(100)와 입력되는 신호만 다를 뿐 동일하게 구성될 수 있다.
상기 제 1 칩(100-1)은 제 1 칩 인에이블 펄스(CE_p1)의 입력 회수에 따라 활성화되거나, 활성화된 상태에서 출력 드라이버를 비활성화시키는 모드로 전환되거나 비활성화 모드로 전환될 수 있다.
예를 들어, 상기 제 1 칩(100-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 첫번째로 입력되면 인에이블되고, 상기 제 1 칩(100-1)의 출력 드라이버는 활성화된다. 상기 제 1 칩(100-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 두번째로 입력되면 상기 제 1 칩(100-1)이 인에이블된 상태에서 상기 제 1 칩(100-1)의 출력 드라이버가 비활성화된다. 상기 제 1 칩(100-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 세번째로 입력되면 비활성화된다.
상기 제 2 칩(100-2)은 제 2 칩 인에이블 펄스(CE_p2)의 입력 회수에 따라 활성화되거나, 활성화된 상태에서 출력 드라이버를 비활성화시키는 모드로 전환되거나 비활성화 모드로 전환될 수 있다.
예를 들어, 상기 제 2 칩(100-2)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 첫번째로 입력되면 인에이블되고, 상기 제 1 칩(100-2)의 출력 드라이버는 활성화된다. 상기 제 2 칩(100-2)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 두번째로 입력되면 상기 제 2 칩(100-2)이 인에이블된 상태에서 상기 제 2 칩(100-2)의 출력 드라이버가 비활성화된다. 상기 제 2 칩(100-2)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 세번째로 입력되면 비활성화된다. 이때, 상기 제 1 칩(100-1) 및 상기 제 2 칩(100-2)은 출력 노드가 공통 연결되고, 공통 연결된 출력 노드에서 데이터(DATA)를 출력한다.
이와 같이 상기 제 1 및 제 2 칩 인에이블 펄스(CE_p1, CE_p2)의 입력 타이밍 및 회수를 상기 컨트롤러(200)가 제어하면, 타이밍도와 같이 상기 제 2 칩(100-2)의 출력 드라이버의 비활성화 구간동안 상기 제 1 칩(100-1)의 출력 드라이버가 활성화 구간을 가질 수 있다. 또한 상기 제 1 칩(100-1)의 출력 드라이버의 비활성화 구간동안 상기 제 2 칩(100-2)의 출력 드라이버가 활성화 구간을 가질 수 있다.
도 5와 같이, 데이터(DATA)가 출력되는 노드 또는 라인을 공유하는 제 1 및 제 2 칩(100-1, 100-2)을 포함하는 반도체 시스템(1000)은 상기 제 1 및 제 2 칩(100-1, 100-2) 중 데이터를 출력하는 칩 이외의 다른 칩의 출력 드라이버를 비활성화시켜, 데이터가 출력되는 라인의 로딩(loading)을 줄일 수 있다. 즉, 비활성화된 출력 드라이버는 도 4에 도시된 바와 같이 구동 전압들의 인가를 차단함으로써, 데이터가 출력되는 라인의 접합 커패시턴스 즉 기생 커패시턴스를 줄여 로딩을 줄일 수 있다.
본 발명의 실시예에 따른 반도체 시스템(2000)은 도 6에 도시된 바와 같이, 컨트롤러(200), 인터페이스(300) 및 제 1 및 제 2 칩(100-1-1, 100-2-1)을 포함할 수 있다.
상기 인터페이스(300)는 상기 컨트롤러(200)에서 제공되는 제 1 및 제 2 칩 인에이블 펄스(CE_p1, CE_p2)에 응답하여 제 1 칩 인에이블 신호(CE_s1), 제 1 구동 전압 제어 신호(DV_ctrl1), 제 2 칩 인에이블 신호(CE_s2) 및 제 2 구동 전압 제어 신호(DV_ctrl2)를 상기 제 1 및 제 2 칩(100-1-1, 100-2-1)으로 전달한다.
상기 인터페이스(300)는 제 1 및 제 2 제어부(110-1, 110-2)를 포함할 수 있다.
상기 제 1 및 제 2 제어부(110-1, 110-2) 각각은 입력되는 신호만 다를 뿐, 도 1과 도 2의 제어부(100)와 동일하게 구성될 수 있다.
예를 들어, 상기 제 1 제어부(110-1)는 상기 제 1 칩 인에이블 펄스(CE_p1)가 첫번째로 입력되면 상기 제 1 칩 인에이블 신호(CE_s1)를 인에이블시키고, 상기 제 1 칩 인에이블 펄스(CE_p1)가 두번째로 입력되면 상기 제 1 구동 전압 제어 신호(DV_ctrl1)를 인에이블시키며, 상기 제 1 칩 인에이블 펄스(CE_p1)가 세번째로 입력되면 상기 제 1 칩 인에이블 신호(CE_s1) 및 상기 제 1 구동 전압 제어 신호(DV_ctrl1)를 디스에이블시킬 수 있다.
또한, 상기 제 2 제어부(110-2)는 상기 제 2 칩 인에이블 펄스(CE_p2)가 첫번째로 입력되면 상기 제 2 칩 인에이블 신호(CE_s2)를 인에이블시키고, 상기 제 2 칩 인에이블 펄스(CE_p2)가 두번째로 입력되면 상기 제 2 구동 전압 제어 신호(DV_ctrl2)를 인에이블시키며, 상기 제 2 칩 인에이블 펄스(CE_p2)가 세번째로 입력되면 상기 제 2 칩 인에이블 신호(CE_s2) 및 상기 제 2 구동 전압 제어 신호(DV_ctrl2)를 디스에이블시킨다.
상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 신호(CE_s1)에 응답하여 인에이블된다. 예를 들어, 상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 신호(CE_s1)가 인에이블되면 인에이블되고, 상기 제 1 칩 인에이블 신호(CE_s1)가 다스에이블되면 디스에이블된다.
상기 제 1 칩(100-1-1)은 도 1 및 도 4에 도시된 출력 드라이빙부(120)와 동일하게 구성된 출력 드라이빙부(120-1)를 포함할 수 있다.
상기 제 1 칩(100-1-1)에 포함된 상기 출력 드라이빙부(120-1)는 상기 제 1 구동 전압 제어 신호(DV_ctrl1)에 응답하여 활성화된다. 예를 들어, 상기 제 1 칩(100-1-1)의 출력 드라이빙부(120-1)는 상기 제 1 구동 전압 제어 신호(DV_ctrl1)가 인에이블되면 비활성화되고, 디스에이블되면 활성화된다.
상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 신호(CE_s2)에 응답하여 인에이블된다. 예를 들어, 상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 신호(CE_s2)가 인에이블되면 인에이블되고, 상기 제 2 칩 인에이블 신호(CE_s2)가 다스에이블되면 디스에이블된다.
상기 제 2 칩(100-2-1)은 도 1 및 도 4에 도시된 출력 드라이빙부(120)와 동일하게 구성된 출력 드라이빙부(120-2)를 포함할 수 있다.
상기 제 2 칩(100-2-1)에 포함된 상기 출력 드라이빙부(120-2)는 상기 제 2 구동 전압 제어 신호(DV_ctrl2)에 응답하여 활성화된다. 예를 들어, 상기 제 2 칩(100-2-1)의 출력 드라이빙부(120-2)는 상기 제 2 구동 전압 제어 신호(DV_ctrl2)가 인에이블되면 비활성화되고, 디스에이블되면 활성화된다.
그러므로, 상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)의 입력 회수에 따라 활성화되거나, 활성화된 상태에서 출력 드라이버를 비활성화시키는 모드로 전환되거나 비활성화 모드로 전환될 수 있다. 예를 들어, 상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 첫번째로 입력되면 인에이블되고, 상기 제 1 칩(100-1-1)의 출력 드라이빙부(120-1)는 활성화된다. 상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 두번째로 입력되면 상기 제 1 칩(100-1-1)이 인에이블된 상태에서 상기 제 1 칩(100-1-1)의 출력 드라이빙부(120-1)가 비활성화된다. 상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 세번째로 입력되면 비활성화된다.
상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 펄스(CE_p2)의 입력 회수에 따라 활성화되거나, 활성화된 상태에서 출력 드라이빙부(120-2)를 비활성화시키는 모드로 전환되거나 비활성화 모드로 전환될 수 있다. 예를 들어, 상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 첫번째로 입력되면 인에이블되고, 상기 제 2 칩(100-2)의 출력 드라이빙부(120-2)는 활성화된다. 상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 두번째로 입력되면 상기 제 2 칩(100-2-1)이 인에이블된 상태에서 상기 제 2 칩(100-2-1)의 출력 드라이빙부(120-2)가 비활성화된다. 상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 세번째로 입력되면 비활성화된다. 이때, 상기 제 1 칩(100-1-1) 및 상기 제 2 칩(100-2-1)은 출력 노드가 공통 연결되고, 공통 연결된 출력 노드에서 데이터(DATA)를 출력한다.
이와 같이 상기 제 1 및 제 2 칩 인에이블 펄스(CE_p1, CE_p2)의 입력 타이밍 및 회수를 상기 컨트롤러(200)가 제어하면, 타이밍도와 같이 상기 제 2 칩(100-2-1)의 출력 드라이버의 비활성화 구간동안 상기 제 1 칩(100-1-1)의 출력 드라이버가 활성화 구간을 가질 수 있다. 또한 상기 제 1 칩(100-1-1)의 출력 드라이버의 비활성화 구간동안 상기 제 2 칩(100-2-1)의 출력 드라이버가 활성화 구간을 가질 수 있다.
도 6와 같이, 데이터(DATA)가 출력되는 노드 또는 라인을 공유하는 제 1 및 제 2 칩(100-1-1, 100-2-1)을 포함하는 반도체 시스템(2000)은 상기 제 1 및 제 2 칩(100-1-1, 100-2-1) 중 데이터를 출력하는 칩 이외의 다른 칩의 출력 드라이버를 비활성화시켜, 데이터가 출력되는 라인의 로딩(loading)을 줄일 수 있다. 즉, 비활성화된 출력 드라이버는 도 4에 도시된 바와 같이 구동 전압들의 인가를 차단함으로써, 데이터가 출력되는 라인의 접합 커패시턴스 즉 기생 커패시턴스를 줄여 로딩을 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 칩 인에이블 펄스의 입력 회수에 응답하여 반도체 장치의 동작 모드를 선택할 수 있는 구동 전압 제어 신호 및 칩 인에이블 신호를 생성하는 제어부; 및
    상기 구동 전압 제어 신호 및 상기 칩 인에이블 신호에 따른 반도체 장치의 동작 모드에 따라 동작하는 출력 드라이빙부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어부는
    상기 칩 인에이블 펄스의 입력 회수에 응답하여 상기 구동 전압 제어 신호 및 상기 칩 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제어부는
    상기 칩 인에이블 펄스가 입력될 때 상기 구동 전압 제어 신호가 디스에이블된 상태에서 상기 칩 인에이블 신호를 인에이블시키거나 상기 칩 인에이블 신호가 인에이블된 상태에서 상기 구동 전압 제어 신호를 인에이블시키거나, 상기 구동 전압 제어 신호 및 상기 칩 인에이블 신호를 모두 디스에이블시키는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제어부는
    상기 칩 인에이블 펄스가 입력되는 회수에 응답하여 제 1 칩 인에이블 결정 신호, 제 2 칩 인에이블 결정 신호, 및 상기 구동 전압 제어 신호를 생성하는 칩 인에이블 펄스 입력부, 및
    상기 제 1 및 제 2 칩 인에이블 결정 신호에 응답하여 상기 칩 인에이블 신호를 생성하는 칩 인에이블 신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 칩 인에이블 펄스 입력부는
    상기 칩 인에이블 펄스가 입력될 때마다 상기 제 1 및 제 2 칩 인에이블 결정 신호 및 상기 구동 전압 제어 신호 중 하나를 순차적으로 인에이블시키는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 칩 인에이블 신호 생성부는
    상기 제 1 칩 인에이블 결정 신호가 인에이블되고, 상기 제 2 칩 인에이블 결정 신호가 디스에이블된 구간에서 상기 칩 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 출력 드라이빙부는
    상기 반도체 장치가 인에이블된 상태에서 상기 출력 드라이빙부가 활성화되어 풀업 데이터 및 풀다운 데이터에 응답하여 데이터를 출력하는 모드, 상기 반도체 장치가 인에이블된 상태에서 상기 출력 드라이빙부가 비활성화되는 모드, 및 상기 반도체 장치가 비활성화되는 모드 중 하나에 따라 동작하는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 출력 드라이빙부는
    상기 구동 전압 제어 신호에 응답하여 활성화 및 비활성화되고, 활성화되었을 경우 상기 풀업 데이터 및 상기 풀다운 데이터에 응답하여 상기 데이터를 출력하는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 출력 드라이빙부는
    상기 구동 전압 제어 신호에 응답하여 제 1 구동 전압을 출력하는 제 1 구동 전압 제어부,
    상기 구동 전압 제어 신호에 응답하여 제 2 구동 전압을 출력하는 제 2 구동 전압 제어부, 및
    상기 제 1 및 제 2 구동 전압을 인가받아 상기 풀업 데이터 및 상기 풀다운 데이터에 응답하여 상기 데이터를 생성하는 출력 드라이버를 포함하는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 1 및 제 2 구동 전압 제어부 각각은
    상기 구동 전압 제어 신호가 인에이블되면 상기 제 1 및 제 2 구동 전압이 상기 출력 드라이버에 제공되는 것을 차단하고,
    상기 구동 전압 제어 신호가 디스에이블되면 상기 제 1 및 제 2 구동 전압을 상기 출력 드라이버에 제공하는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 출력 드라이버는
    상기 제 1 및 제 2 구동 전압이 인가되면 상기 풀업 데이터 및 상기 풀다운 데이터에 응답하여 상기 데이터를 출력하고,
    상기 제 1 및 제 2 구동 전압이 인가되지 않으면 상기 데이터가 출력되는 라인 또는 노드의 기생 커패시턴스를 줄이는 것을 특징으로 하는 반도체 장치.
  14. 제 1 칩 인에이블 펄스 및 제 2 칩 인에이블 펄스를 제공하는 컨트롤러;
    상기 제 1 칩 인에이블 펄스의 입력 회수에 응답하여 동작 모드를 선택하는 제 1 칩; 및
    상기 제 2 칩 인에이블 펄스에 응답하여 동작 모드를 선택하는 제 2 칩을 포함하며,
    상기 제 1 및 제 2 칩은 데이터를 출력하는 출력 노드가 공통으로 연결된 것을 특징으로 하는 반도체 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 칩 인에이블 펄스가 입력되면, 상기 제 1 칩이 활성화되고 제 1 출력 드라이버를 활성화시키거나, 상기 제 1 칩의 활성화 상태에서 상기 제 1 출력 드라이버를 비활성화시키거나, 상기 제 1 칩이 비활성화되는 것을 특징으로 하는 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제 2 칩 인에이블 펄스가 입력되면, 상기 제 2 칩이 활성화되고 제 2 출력 드라이버를 활성화시키거나, 상기 제 2 칩의 활성화 상태에서 상기 제 2 출력 드라이버를 비활성화시키거나, 상기 제 2 칩이 비활성화되는 것을 특징으로 하는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 컨트롤러는
    상기 제 1 및 제 2 출력 드라이버 중 하나가 활성화될 때 나머지 하나는 비활성화되도록 상기 제 1 및 제 2 칩 인에이블 펄스의 입력 회수를 제어하는 것을 특징으로 하는 반도체 시스템.
  18. 제 1 칩 인에이블 신호 및 제 1 구동 전압 제어 신호에 응답하고, 제 1 출력 드라이빙부를 포함하는 제 1 칩;
    제 2 칩 인에이블 신호 및 제 2 구동 전압 제어 신호에 응답하고, 제 2 출력 드라이빙부를 포함하는 제 2 칩;
    제 1 칩 인에이블 펄스의 입력 회수에 응답하여 상기 제 1 칩 인에이블 신호 및 상기 제 1 구동 전압 제어 신호를 생성하는 제 1 제어부, 및 제2 칩 인에이블 펄스의 입력 회수에 응답하여 상기 제 2 칩 인에이블 신호 및 상기 제 2 구동 전압 제어 신호를 생성하는 제 2 제어부를 구비한 인터페이스; 및
    상기 제 1 및 제 2 칩 인에이블 펄스를 제공하는 컨트롤러를 포함하는 것을 특징으로 하는 반도체 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 컨트롤러는
    상기 제 1 출력 드라이빙부와 상기 제 2 출력 드라이빙부의 활성화 구간이 겹치지 않도록 상기 제 1 및 제 2 칩 인에이블 펄스를 제공하는 것을 특징으로 하는 반도체 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 제 1 제어부는
    상기 제 1 칩 인에이블 펄스가 입력되는 회수에 따라 상기 제 1 칩 인에이블 신호를 인에이블시키거나 상기 제 1 칩 인에이블 신호가 인에이블된 상태에서 상기 제 1 구동 전압 제어 신호를 인에이블시키거나, 상기 제 1 칩 인에이블 신호 및 상기 제 1 구동 전압 제어 신호를 모두 디스에이블시키며,
    상기 제 2 제어부는
    상기 제 2 칩 인에이블 펄스가 입력되는 회수에 따라 상기 제 2 칩 인에이블 신호를 인에이블시키거나 상기 제 2 칩 인에이블 신호가 인에이블된 상태에서 상기 제 2 구동 전압 제어 신호를 인에이블시키거나, 상기 제 2칩 인에이블 신호 및 상기 제 2 구동 전압 제어 신호를 모두 디스에이블시키는 것을 특징으로 하는 반도체 시스템.
KR1020150122969A 2015-08-31 2015-08-31 반도체 장치 및 시스템 KR102375058B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150122969A KR102375058B1 (ko) 2015-08-31 2015-08-31 반도체 장치 및 시스템
US15/045,494 US9665118B2 (en) 2015-08-31 2016-02-17 Semiconductor apparatus and semiconductor system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150122969A KR102375058B1 (ko) 2015-08-31 2015-08-31 반도체 장치 및 시스템

Publications (2)

Publication Number Publication Date
KR20170025884A KR20170025884A (ko) 2017-03-08
KR102375058B1 true KR102375058B1 (ko) 2022-03-17

Family

ID=58098093

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150122969A KR102375058B1 (ko) 2015-08-31 2015-08-31 반도체 장치 및 시스템

Country Status (2)

Country Link
US (1) US9665118B2 (ko)
KR (1) KR102375058B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030117884A1 (en) 1992-03-19 2003-06-26 Kabushiki Kaisha Toshiba Clock-synchronous semiconductor memory device
KR100968458B1 (ko) 2008-10-14 2010-07-07 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0474387A (ja) * 1990-07-16 1992-03-09 Nec Corp 半導体記憶装置
US5524096A (en) 1995-06-29 1996-06-04 Micron Quantum Devices, Inc. Circuit for generating a delayed standby signal in response to an external standby command
KR100391152B1 (ko) * 2000-11-23 2003-07-12 삼성전자주식회사 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법
JP5700900B2 (ja) * 2007-04-05 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体集積回路
KR20150026288A (ko) * 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 장치 및 테스트 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030117884A1 (en) 1992-03-19 2003-06-26 Kabushiki Kaisha Toshiba Clock-synchronous semiconductor memory device
KR100968458B1 (ko) 2008-10-14 2010-07-07 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
KR20170025884A (ko) 2017-03-08
US20170060168A1 (en) 2017-03-02
US9665118B2 (en) 2017-05-30

Similar Documents

Publication Publication Date Title
US8723573B1 (en) Method and apparatus for reducing crowbar current and controlling slew rate
US8299831B2 (en) Semiconductor device
US10943558B2 (en) EDP MIPI DSI combination architecture
KR100670682B1 (ko) 반도체 기억 소자에서의 데이터 출력 회로 및 방법
JPH05167427A (ja) レベルシフト回路
US7541835B1 (en) Circuit technique to achieve power up tristate on a memory bus
JPH08279742A (ja) プログラム可能な電流駆動出力バッファおよび出力バッファのための駆動電流出力を選択する方法
KR102375058B1 (ko) 반도체 장치 및 시스템
US20150280712A1 (en) Data output circuit of semiconductor apparatus
KR20170008375A (ko) 반도체 장치
KR101206099B1 (ko) 전압 모드 드라이버, 전압 모드 드라이버를 이용한 비교 회로 및 그 동작 방법
US9607671B1 (en) Programmable integrated circuits with in-operation reconfiguration capability
JPWO2019193876A1 (ja) 駆動回路、駆動方法および半導体システム
KR102603571B1 (ko) 임피던스 조정 회로, 반도체 장치 및 반도체 장치의 임피던스 조정 방법
KR101848757B1 (ko) 반도체 장치
KR20150005299A (ko) 출력 장치 및 출력 장치를 포함하는 출력 시스템
KR20150116099A (ko) 신호 전달회로 및 그의 동작방법
US6307414B1 (en) Slew rate/propagation delay selection circuit
JP2014239300A (ja) バススイッチ回路
US10128844B2 (en) Semiconductor apparatus and reduced current and power consumption
KR20150103422A (ko) 반도체 장치의 데이터 출력 회로
KR20120076814A (ko) 집적회로 칩, 마스터 칩과 슬레이브 칩을 포함하는 시스템 및 이의 동작방법
JPS62120694A (ja) 半導体記憶装置
KR100559035B1 (ko) 오프칩 드라이버 회로 및 이를 이용한 데이터 출력 회로
KR101003141B1 (ko) 다양한 구동 전압에 의해 구동되는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right