KR20170025884A - 반도체 장치 및 시스템 - Google Patents
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Abstract
칩 인에이블 펄스의 입력 회수에 응답하여 반도체 장치의 동작 모드를 선택할 수 있는 복수개의 제어 신호들을 생성하는 제어부; 및 상기 복수개의 제어 신호들에 따른 반도체 장치의 동작 모드에 따라 동작하는 출력 드라이빙부를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치 및 시스템에 관한 것이다.
반도체 장치는 신호를 입력 받아 동작하고, 동작한 결과를 신호로서 출력하도록 구성된다.
반도체 장치가 입력 받는 신호들을 살펴보면, 반도체 장치의 동작을 제어하는 제어 신호, 및 반도체 장치의 동작에 따라 입력되는 데이터 등이 있을 수 있다.
또한, 반도체 장치가 출력하는 신호들을 살펴보면, 반도체 장치의 동작에 따른 결과로서, 반도체 장치는 출력 신호를 출력하는 데 이때의 출력 신호는 데이터를 포함할 수도 있다.
본 발명은 펄스를 이용하여 반도체 장치의 동작을 제어할 수 있는 반도체 장치 및 시스템을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 칩 인에이블 펄스의 입력 회수에 응답하여 반도체 장치의 동작 모드를 선택할 수 있는 복수개의 제어 신호들을 생성하는 제어부; 및 상기 복수개의 제어 신호들에 따른 반도체 장치의 동작 모드에 따라 동작하는 출력 드라이빙부를 포함한다.
본 발명의 실시예에 따른 반도체 시스템은 제 1 칩 인에이블 펄스 및 제 2 칩 인에이블 펄스를 제공하는 컨트롤러; 상기 제 1 칩 인에이블 펄스의 입력 회수에 응답하여 동작 모드를 선택하는 제 1 칩; 및 상기 제 2 칩 인에이블 펄스에 응답하여 동작 모드를 선택하는 제 2 칩을 포함하며, 상기 제 1 및 제 2 칩은 데이터를 출력하는 출력 노드가 공통으로 연결된 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 시스템은 제 1 칩 인에이블 신호 및 제 1 구동 전압 제어 신호에 응답하고, 제 1 출력 드라이빙부를 포함하는 제 1 칩; 제 2 칩 인에이블 신호 및 제 2 구동 전압 제어 신호에 응답하고, 제 2 출력 드라이빙부를 포함하는 제 2 칩; 제 1 칩 인에이블 펄스의 입력 회수에 응답하여 상기 제 1 칩 인에이블 신호 및 상기 제 1 구동 전압 제어 신호를 생성하는 제 1 제어부, 및 제2 칩 인에이블 펄스의 입력 회수에 응답하여 상기 제 2 칩 인에이블 신호 및 상기 제 2 구동 전압 제어 신호를 생성하는 제 2 제어부를 구비한 인터페이스; 및 상기 제 1 및 제 2 칩 인에이블 펄스를 제공하는 컨트롤러를 포함한다.
본 발명에 따른 반도체 장치 및 시스템은 신호의 레벨이 아닌 펄스의 입력 회수로서 반도체 장치의 동작을 제어할 수 있어, 하나의 라인으로 입력되는 정보를 이용하여 3개 이상의 동작 모드를 제어할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 제어부의 구성도,
도 3은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도,
도 4는 도 1의 출력 드라이빙부의 구성도,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성도 및 타이밍도,
도 6은 본 발명의 실시예에 따른 반도체 시스템의 구성도 및 타이밍도이다.
도 2는 도 1의 제어부의 구성도,
도 3은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도,
도 4는 도 1의 출력 드라이빙부의 구성도,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성도 및 타이밍도,
도 6은 본 발명의 실시예에 따른 반도체 시스템의 구성도 및 타이밍도이다.
본 발명의 실시예에 따른 반도체 장치(100)는 도 1에 도시된 바와 같이, 제어부(110), 및 출력 드라이빙부(120)를 포함할 수 있다.
상기 제어부(110)는 칩 인에이블 펄스(CE_p)에 응답하여 구동 전압 제어 신호(DV_ctrl) 및 칩 인에이블 신호(CE_s)를 생성한다. 예를 들어, 상기 제어부(110)는 상기 칩 인에이블 펄스(CE_p)의 입력 회수에 따라 상기 반도체 장치의 동작 모드를 선택할 수 있는 복수개의 제어 신호들 예를 들어, 상기 구동 전압 제어 신호(DV_ctrl) 및 상기 칩 인에이블 신호(CE_s)를 생성한다. 더욱 상세히 예를 들면, 상기 제어부(110)는 상기 칩 인에이블 펄스(CE_p)가 첫번째로 입력되면 상기 칩 인에이블 신호(CE_s)를 인에이블시키고, 상기 칩 인에이블 펄스(CE_p)가 두번째로 입력되면 상기 구동 전압 제어 신호(DV_ctrl)를 인에이블시키며, 상기 칩 인에이블 펄스(CE_p)가 세번째로 입력되면 상기 칩 인에이블 신호(CE_s) 및 상기 구동 전압 제어 신호(DV_ctrl)를 디스에이블시킨다.
상기 제어부(110)는 칩 인에이블 펄스 입력부(111) 및 칩 인에이블 신호 생성부(112)를 포함할 수 있다.
상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)에 응답하여 상기 구동 전압 제어 신호(DV_ctrl), 제 1 칩 인에이블 결정 신호(CE_d1), 및 제 2 칩 인에이블 결정 신호(CE_d2)를 생성한다. 예를 들어, 상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)가 입력될 때마다 상기 구동 전압 제어 신호(DV_ctrl), 및 상기 제 1 및 제 2 칩 인에이블 결정 신호(CE_d1, CE_d2)를 순차적으로 하나씩 인에이블시킨다. 더욱 상세히 예를 들면, 상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)가 첫번째 입력되면 상기 제 2 칩 인에이블 결정 신호(CE_d2)를 인에이블시키고, 상기 칩 인에이블 펄스(CE_p)가 두번째 입력되면 상기 제 2 칩 인에이블 결정 신호(CE_p2)를 디스에이블시키고 상기 구동 전압 제어 신호(DV_ctrl)를 인에이블시키며, 상기 칩 인에이블 펄스(CE_p)가 세번째 입력되면 상기 구동 전압 제어 신호(DV_ctrl)를 디승에이블시키고, 상기 제 1 칩 인에이블 결정 신호(CE_d1)를 인에이블시킨다. 또한 상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)가 네번째로 입력되면 상기 제 1 칩 인에이블 결정 신호(CE_d1)를 디스에이블시키고, 다시 상기 제 2 칩 인에이블 결정 신호(CE_d2)를 인에이블시킨다. 즉, 상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)가 입력될 때마다 상기 제 2 칩 인에이블 결정 신호(CE_d1), 상기 구동 전압 제어 신호(DV_ctrl) 및 상기 제 1 칩 인에이블 결정 신호(CE_d2)의 순서대로 하나의 신호만을 순차적으로 인에이블시킬 수 있다.
상기 칩 인에이블 신호 생성부(112)는 상기 제 1 및 제 2 칩 인에이블 결정 신호(CE_d1, CE_d2)에 응답하여 상기 칩 인에이블 신호(CE_s)를 생성할 수 있다. 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블되면 상기 칩 인에이블 신호(CE_s)를 디스에이블시킨다. 또한 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간을 제외한 구간에서는 상기 칩 인에이블 신호(CE_s)를 인에이블시킨다.
상기 출력 드라이빙부(120)는 상기 구동 전압 제어 신호(DV_ctrl), 풀업 데이터(PU_D) 및 풀다운 데이터(PD_D)에 응답하여 외부로 데이터(DATA)를 출력할 수 있다. 예를 들어, 상기 출력 드라이빙부(120)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 활성화되어 상기 풀업 데이터(PU_D) 및 상기 풀다운 데이터(PD_D)에 따라 상기 데이터(DATA)를 출력한다. 또한 상기 출력 드라이빙부(120)는 상기 구동 전압 제어 신호(DV_ctrl)가 인에이블되면 비활성화되어 상기 데이터(DATA)를 출력하지 않는다.
상기 출력 드라이빙부(120)는 제 1 및 제 2 구동 전압 인가부(121, 122) 및 출력 드라이버(123)를 포함할 수 있다.
상기 제 1 구동 전압 인가부(121)는 상기 구동 전압 제어 신호(DV_ctrl)에 응답하여 제 1 구동 전압(V_dr1)을 상기 출력 드라이버(123)에 제공할 수 있다. 상기 제 1 구동 전압 인가부(121)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 상기 제 1 구동 전압(V_dr1)을 상기 출력 드라이버(123)에 제공한다. 또한 상기 제 1 구동 전압 인가부(121)는 상기 구동 전압 제어 신호(DV_ctrl)가 인에이블되면 상기 제 1 구동 전압(V_dr1)을 상기 출력 드라이버(123)에 제공하는 것을 중지한다. 더욱 상세히 예를 들어 설명하면, 상기 제 1 구동 전압 인가부(121)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 외부 전압(VDD)을 상기 제 1 구동 전압(V_dr1)으로서 상기 출력 드라이버(123)에 제공한다.
상기 제 2 구동 전압 인가부(122)는 상기 구동 전압 제어 신호(DV_ctrl)에 응답하여 제 2 구동 전압(V_dr2)을 상기 출력 드라이버(123)에 제공할 수 있다. 상기 제 2 구동 전압 인가부(122)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 상기 제 2 구동 전압(V_dr2)을 상기 출력 드라이버(123)에 제공한다. 또한 상기 제 2 구동 전압 인가부(122)는 상기 구동 전압 제어 신호(DV_ctrl)가 인에이블되면 상기 제 2 구동 전압(V_dr2)을 상기 출력 드라이버(123)에 제공한다. 더욱 상세히 예를 들어 설명하면, 상기 제 2 구동 전압 인가부(122)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 접지 전압(VSS)을 상기 제 2 구동 전압(V_dr2)으로서 상기 출력 드라이버(123)에 제공한다.
상기 출력 드라이버(123)는 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 인가 받으면 활성화된다. 활성화된 상기 출력 드라이버(123)는 상기 풀업 데이터(PU_D) 및 상기 풀다운 데이터(PD_D)에 응답하여 상기 데이터(DATA)를 출력한다. 또한 상기 출력 드라이버(123)는 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 인가 받지 못하면 비활성화된다.
상기 제어부(110)는 도 2에 도시된 바와 같이, 상기 칩 인에이블 펄스 입력부(111) 및 상기 칩 인에이블 신호 생성부(112)를 포함할 수 있다.
상기 칩 인에이블 펄스 입력부(111)는 제 1 내지 제 3 플립플롭(FF1, FF2, FF3)을 포함할 수 있다. 상기 제 1 플립플롭(FF1)은 입력단에 상기 구동 전압 제어 신호(DV_ctrl)를 입력 받고, 클럭 입력단에 상기 칩 인에이블 펄스(CE_p)를 입력 받으며 리셋단에 리셋 신호(R_s)를 입력 받는다. 상기 제 2 플립플롭(FF2)은 입력단에 상기 제 1 플립플롭(FF1)의 출력단에서 출력되는 신호를 입력 받으며, 클럭 입력단에 상기 칩 인에이블 펄스(CE_p)를 입력 받으며, 리셋단에 상기 리셋 신호(R_s)를 입력 받는다. 상기 제 3 플립플롭(FF3)은 입력단에 상기 제 2 플립플롭(FF2)의 출력단에서 출력되는 신호를 입력 받으며, 클럭 입력단에 상기 칩 인에이블 펄스(CE_p)를 입력 받으며, 리셋단에 상기 리셋 신호(R_s)를 입력 받는다. 상기 제 1 플립플롭(FF1)의 출력 신호는 상기 제 1 칩 인에이블 결정 신호(CE_d1)이고, 상기 제 2 플립플롭(FF2)의 출력 신호는 상기 제 2 칩 인에이블 결정 신호(DE_d2)이며, 상기 제 3 플립플롭(FF3)의 출력 신호는 상기 구동 전압 제어 신호(DV_ctrl)이다. 이때, 상기 리셋 신호(R_s)가 인에이블되면 상기 제 1 플립 플롭(FF1)의 출력 신호 즉, 상기 제 1 칩 인에이블 결정 신호(CE_d1)는 하이 레벨로 초기화되고, 상기 제 2 플립플롭(FF2)의 출력 신호 즉, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 로우 레벨로 초기화되며, 상기 제 3 플립플롭(FF3)의 출력 신호 즉, 상기 구동 전압 제어 신호(DV_ctrl)는 로우 레벨로 초기화된다.
상기 칩 인에이블 신호 생성부(112)는 상기 제 1 및 제 2 칩 인에이블 결정 신호(CE_d1, CE_d2)에 응답하여 상기 칩 인에이블 신호(CE_s)를 생성한다. 예를 들어, 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간에서 상기 칩 인에이블 신호(CE_s)를 디스에이블시킨다. 상기 칩 인에이블 신호 생성부(112)는 상기 칩 인에이블 결정 신호(CE_d1)가 인에이블되고 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간을 제외한 구간에서는 상기 칩 인에이블 신호(CE_s)를 인에이블시킨다.
상기 칩 인에이블 신호 생성부(112)는 제 1 인버터(IV1) 및 낸드 게이트(ND1)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 제 2 칩 인에이블 결정 신호(CE_d2)를 입력 받는다. 상기 낸드 게이트(ND1)는 상기 제 1 칩 인에이블 신호(CE_d1) 및 상기 제 1 인버터(IV1)의 출력 신호를 입력 받아 상기 칩 인에이블 신호(CE_s)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
도 2 및 도 3을 참조하면, 리셋 신호(R_s)에 의해 제 1 칩 인에이블 결정 신호(CE_d1)는 하이 레벨로, 제 2 칩 인에이블 결정 신호(CE_d2)는 로우 레벨로, 구동 전압 제어 신호(DV_ctrl)는 로우 레벨로 초기화된다.
상기 리셋 신호(R_s)에 의한 리셋 구간 이후, 첫번째로 칩 인에이블 펄스(CE_p)가 입력된다.
제 1 내지 제 3 플립플롭(FF1, FF2, FF3) 각각은 상기 칩 인에이블 펄스(CE_p)가 입력될 때마다 즉, 상기 칩 인에이블 펄스(CE_p)가 하이 레벨로 천이될 때마다 입력단에 입력되는 신호를 출력단에서 출력 신호로 출력한다.
첫번째로 상기 칩 인에이블 펄스(CE_p)가 입력되면 상기 제 1 칩 인에이블 결정 신호(CE_d1)는 로우 레벨로 디스에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 하이 레벨로 인에이블되며, 상기 구동 전압 제어 신호(DV_ctrl)는 로우 레벨로 디스에이블된 상태를 유지한다.
두번째로 상기 칩 인에이블 펄스(CE_p)가 입력되면 상기 제 1 칩 인에이블 결정 신호(CE_d1)는 디스에이블 상태를 유지하고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 로우 레벨로 디스에이블되며, 상기 구동 전압 제어 신호(DV_ctrl)는 하이 레벨로 인에이블된다.
세번째로 상기 칩 인에이블 펄스(CE_p)가 입력되면 상기 제 1 칩 인에이블 결정 신호(CE_d1)는 하이 레벨로 인에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 디스에이블 상태를 유지하며, 상기 구동 전압 제어 신호(DV_ctrl)는 로우 레벨로 디스에이블된다.
네번째로 상기 칩 인에이블 펄스(CE_p)가 입력되면 상기 제 1 칩 인에이블 결정 신호(CE_d1)는 로우 레벨로 디스에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 하이 레벨로 인에이블되며, 상기 구동 전압 제어 신호(DV_ctrl)는 디스에이블 상태를 유지한다.
다섯번째로 상기 칩 인에이블 펄스(CE_p)가 입력되면 상기 제 2 칩 인에이블 결정 신호(CE_d1)는 디스에이블 상태를 유지하고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)는 로우 레벨로 디스에이블되며, 상기 구동 전압 제어 신호(DV_ctrl)는 하이 레벨로 인에이블된다.
이와 같이, 도 1 및 도 2에 도시된 상기 칩 인에이블 펄스 입력부(111)는 상기 칩 인에이블 펄스(CE_p)가 입력될 때마다 상기 제 1 및 제 2 칩 인에이블 결정 신호(CE_d1, CE_d2) 및 상기 구동 전압 제어 신호(DV_ctrl) 중 하나를 순차적으로 인에이블시킨다.
이때, 칩 인에이블 신호 생성부(112)는 상기 제 1 및 제 2 칩 인에이블 결정 신호(CE_d1, CE_d2)에 응답하여 칩 인에이블 신호(CE_s)의 인에이블 여부를 결정한다. 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간에서 상기 칩 인에이블 신호(CE_s)를 디스에이블시킨다. 다시 표현하면, 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간을 제외한 구간에서 상기 칩 인에이블 신호(CE_s)를 인에이블시킨다. 정리하면, 상기 칩 인에이블 신호 생성부(112)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블된 구간 즉, 상기 칩 인에이블 펄스(CE_p)가 세번째로 입력될 때마다 상기 칩 인에이블 신호(CE_s)를 디스에이블시키고, 네번째로 입력될 때마다 상기 칩 인에이블 신호(CE_s)를 인에이블시킨다.
본 발명의 실시예에 따른 반도체 장치(100)는 첫번째로 상기 칩 인에이블 펄스(CE_p)가 입력될 때 상기 제 2 칩 인에이블 결정 신호(CE_d2)를 제일 먼저 인에이블시키고, 두번째로 상기 칩 인에이블 펄스(CE_p)가 입력될 때 상기 구동 전압 제어 신호(DV_ctrl)를 두번째로 인에이블시키며, 세번째로 상기 칩 인에이블 펄스(CE_p)가 입력될 때 상기 제 1 칩 인에이블 결정 신호(CE_d1)를 세번째로 인에이블시킨다. 또한 본 발명의 실시예에 따른 반도체 장치(100)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간에서 상기 칩 인에이블 신호(CE_s)를 디스에이블시킨다. 다시 표현하면, 본 발명의 실시예에 따른 반도체 장치(100)는 상기 제 1 칩 인에이블 결정 신호(CE_d1)가 인에이블되고, 상기 제 2 칩 인에이블 결정 신호(CE_d2)가 디스에이블된 구간을 제외한 구간에서 상기 칩 인에이블 신호(CE_s)를 인에이블시킨다.
도 1에 도시된 출력 드라이빙부(120)는 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블된 구간에서 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 인가 받아 활성화되고, 활성화되면 풀업 데이터(PU_D) 및 풀다운 데이터(PD_D)에 응답하여 데이터(DATA)를 출력한다. 또한 출력 드라이빙부(120)는 상기 구동 전압 제어 신호(DV_ctrl)가 인에이블된 구간에서 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)의 인가가 차단되어 비활성화된다. 다시 설명하면, 상기 출력 드라이빙부(120)는 제 1 및 제 2 구동 전압 인가부(121, 122) 및 출력 드라이버(123)를 포함한다. 상기 제 1 및 제 2 구동 전압 인가부(121, 122)는 상기 구동 전압 제어 신호(DV_ctrl)가 인에이블되면 상기 출력 드라이버(123)에 제공되는 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 차단하고, 상기 구동 전압 제어 신호(DV_ctrl)가 디스에이블되면 상기 출력 드라이버(123)에 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 제공한다.
도 3을 참조하여 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 정리하면 다음과 같다.
상기 칩 인에이블 펄스(CE_p)가 첫번째로 입력되면 상기 칩 인에이블 신호(CE_s)가 인에이블되어, 칩 인에이블 구간에서 상기 출력 드라이버(123)가 활성화된다.
상기 칩 인에이블 펄스(CE_p)가 두번째로 입력되면 상기 칩 인에이블 신호(CE_s)가 인에이블된 구간에서 상기 출력 드라이버(123)가 비활성화된다.
상기 칩 인에이블 펄스(CE_p)가 세번째로 입력되면 상기 칩 인에이블 신호(CE_s)가 디스에이블된다.
즉, 본 발명의 실시예에 따른 반도체 장치(100)는 상기 칩 인에이블 펄스(CE_p)가 첫번째로 입력되면 활성화된다. 상기 반도체 장치(100)는 상기 칩 인에이블 펄스(CE_p)가 두번째로 입력되면 활성화된 상태에서 상기 출력 드라이버(123)를 비활성화시킨다. 상기 반도체 장치(100)는 상기 칩 인에이블 펄스(CE_p)가 세번째로 입력되면 비활성화된다.
본 발명의 실시예에 따른 반도체 장치(100)는 상기 칩 인에이블 펄스(CE_p)가 입력되는 회수에 따라 활성화되거나, 활성화된 상태에서 출력 드라이버를 비활성화시키거나, 비활성화된다. 즉, 본 발명의 실시예에 따른 반도체 장치(100)는 칩 인에이블 펄스(CE_p)가 입력되는 회수에 따라 반도체 장치의 동작 모드를 선택할 수 있는 예를 들어, 칩 활성화 모드 또는 칩 활성화 상태에서 출력 드라이버의 비활성화 모드 또는 칩 비활성화 모드가 선택적으로 동작된다.
정리하면, 본 발명의 실시예에 따른 반도체 장치(100)는 칩 인에이블 펄스의 입력 회수에 따라 3가지 이상의 모드를 선택적으로 동작시킬 수 있다.
이때, 도 1의 출력 드라이빙부(120)는 도 4와 같이 구성될 수 있다.
상기 제 1 구동 전압 인가부(121)는 제 1 트랜지스터(P1)를 포함할 수 있다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 구동 전압 제어 신호(DV_ctrl)를 입력 받고, 소오스에 외부 전압(VDD)을 인가 받으며, 드레인에서 상기 제 1 구동 전압(V_dr1)을 출력한다.
상기 제 2 구동 전압 인가부(122)는 제 2 트랜지스터(N1) 및 제 2 인버터(IV2)를 포함할 수 있다. 상기 제 2 인버터(IV2)는 상기 구동 전압 제어 신호(DV_ctrl)를 입력 받는다. 상기 제 2 트랜지스터(N1)는 게이트에 상기 제 2 인버터(IV2)의 출력 신호를 입력 받고, 소오스에 접지 전압(VSS)을 인가 받으며, 드레인에서 상기 제 2 구동 전압(V_dr2)을 출력한다.
상기 출력 드라이버(123)는 제 3 및 제 4 트랜지스터(P2, N2)를 포함할 수 있다. 상기 제 3 트랜지스터(P2)는 게이트에 상기 풀업 데이터(PU_D)를 입력 받고, 소오스와 백바이어스단에 상기 제 1 구동 전압(V_dr1)을 인가 받는다. 상기 제 4 트랜지스터(N2)는 게이트에 상기 풀다운 데이터(PD_D)를 입력 받고, 소오스와 백바이어스단에 상기 제 2 구동 전압(V_dr2)을 인가 받는다. 상기 제 3 및 제 4 트랜지스터(P2, N2)의 각 드레인이 연결된 노드에서 상기 데이터(DATA)가 출력된다.
이와 같이 구성된 본 발명의 실시예에 따른 출력 드라이빙부(120)는 상기 출력 드라이버(123)는 상기 구동 전압 제어 신호(V_ctrl)에 따라 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 제공 받거나 차단당한다. 상기 출력 드라이버(123)가 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)을 제공 받을 경우 상기 출력 드라이버(123)는 활성화되어 상기 풀업 및 풀다운 데이터(PU_D, PD_D)에 응답하여 데이터(DATA)를 생성하지만, 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)를 제공받지 못할 경우 비활성화된다.
상기 출력 드라이버(123)가 비활성화될 경우, 상기 출력 드라이버(123)를 구성하는 상기 제 3 및 제 4 트랜지스터(P2, N2)의 각 소오스 및 백바이어스단에 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)이 차단된다. 상기 제 3 및 제 4 트랜지스터(P2, N2)의 각 소오스 및 백바이어스단에 상기 제 1 및 제 2 구동 전압(V_dr1, V_dr2)이 차단되면 상기 제 3 및 제 4 트랜지스터(P2, N2)의 접합 용량(junction capacitance)이 제거되므로, 데이터(DATA)가 출력되는 라인의 기생 커패시턴스가 줄어든다. 데이터(DATA)가 출력되는 라인의 로딩을 줄일 수 있다.
본 발명의 실시예에 따른 반도체 장치(100)는 상기 칩 인에이블 펄스(CE_p)가 입력되는 회수에 따라 반도체 장치의 동작 모드를 선택할 수 있는 예를 들어, 활성화 모드, 활성화 상태에서 출력 드라이버를 비활성화시키는 모드, 및 비활성화 모드 중 하나를 선택적으로 동작시킬 수 있고, 특히 활성화 상태에서 출력 드라이버를 비활성화시키는 모드는 출력 드라이버(123)의 접합 용량을 제거시켜 데이터가 출력되는 라인의 로딩(loading)을 줄일 수 있다.
본 발명의 실시예에 따른 반도체 시스템(1000)은 도 5에 도시된 바와 같이, 컨트롤러(200), 및 제 1 및 제 2 칩(100-1, 100-2)을 포함할 수 있다.
상기 제 1 및 제 2 칩(100-1, 100-2) 각각은 도 1 내지 도 4에 도시된 반도체 장치(100)와 입력되는 신호만 다를 뿐 동일하게 구성될 수 있다.
상기 제 1 칩(100-1)은 제 1 칩 인에이블 펄스(CE_p1)의 입력 회수에 따라 활성화되거나, 활성화된 상태에서 출력 드라이버를 비활성화시키는 모드로 전환되거나 비활성화 모드로 전환될 수 있다.
예를 들어, 상기 제 1 칩(100-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 첫번째로 입력되면 인에이블되고, 상기 제 1 칩(100-1)의 출력 드라이버는 활성화된다. 상기 제 1 칩(100-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 두번째로 입력되면 상기 제 1 칩(100-1)이 인에이블된 상태에서 상기 제 1 칩(100-1)의 출력 드라이버가 비활성화된다. 상기 제 1 칩(100-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 세번째로 입력되면 비활성화된다.
상기 제 2 칩(100-2)은 제 2 칩 인에이블 펄스(CE_p2)의 입력 회수에 따라 활성화되거나, 활성화된 상태에서 출력 드라이버를 비활성화시키는 모드로 전환되거나 비활성화 모드로 전환될 수 있다.
예를 들어, 상기 제 2 칩(100-2)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 첫번째로 입력되면 인에이블되고, 상기 제 1 칩(100-2)의 출력 드라이버는 활성화된다. 상기 제 2 칩(100-2)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 두번째로 입력되면 상기 제 2 칩(100-2)이 인에이블된 상태에서 상기 제 2 칩(100-2)의 출력 드라이버가 비활성화된다. 상기 제 2 칩(100-2)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 세번째로 입력되면 비활성화된다. 이때, 상기 제 1 칩(100-1) 및 상기 제 2 칩(100-2)은 출력 노드가 공통 연결되고, 공통 연결된 출력 노드에서 데이터(DATA)를 출력한다.
이와 같이 상기 제 1 및 제 2 칩 인에이블 펄스(CE_p1, CE_p2)의 입력 타이밍 및 회수를 상기 컨트롤러(200)가 제어하면, 타이밍도와 같이 상기 제 2 칩(100-2)의 출력 드라이버의 비활성화 구간동안 상기 제 1 칩(100-1)의 출력 드라이버가 활성화 구간을 가질 수 있다. 또한 상기 제 1 칩(100-1)의 출력 드라이버의 비활성화 구간동안 상기 제 2 칩(100-2)의 출력 드라이버가 활성화 구간을 가질 수 있다.
도 5와 같이, 데이터(DATA)가 출력되는 노드 또는 라인을 공유하는 제 1 및 제 2 칩(100-1, 100-2)을 포함하는 반도체 시스템(1000)은 상기 제 1 및 제 2 칩(100-1, 100-2) 중 데이터를 출력하는 칩 이외의 다른 칩의 출력 드라이버를 비활성화시켜, 데이터가 출력되는 라인의 로딩(loading)을 줄일 수 있다. 즉, 비활성화된 출력 드라이버는 도 4에 도시된 바와 같이 구동 전압들의 인가를 차단함으로써, 데이터가 출력되는 라인의 접합 커패시턴스 즉 기생 커패시턴스를 줄여 로딩을 줄일 수 있다.
본 발명의 실시예에 따른 반도체 시스템(2000)은 도 6에 도시된 바와 같이, 컨트롤러(200), 인터페이스(300) 및 제 1 및 제 2 칩(100-1-1, 100-2-1)을 포함할 수 있다.
상기 인터페이스(300)는 상기 컨트롤러(200)에서 제공되는 제 1 및 제 2 칩 인에이블 펄스(CE_p1, CE_p2)에 응답하여 제 1 칩 인에이블 신호(CE_s1), 제 1 구동 전압 제어 신호(DV_ctrl1), 제 2 칩 인에이블 신호(CE_s2) 및 제 2 구동 전압 제어 신호(DV_ctrl2)를 상기 제 1 및 제 2 칩(100-1-1, 100-2-1)으로 전달한다.
상기 인터페이스(300)는 제 1 및 제 2 제어부(110-1, 110-2)를 포함할 수 있다.
상기 제 1 및 제 2 제어부(110-1, 110-2) 각각은 입력되는 신호만 다를 뿐, 도 1과 도 2의 제어부(100)와 동일하게 구성될 수 있다.
예를 들어, 상기 제 1 제어부(110-1)는 상기 제 1 칩 인에이블 펄스(CE_p1)가 첫번째로 입력되면 상기 제 1 칩 인에이블 신호(CE_s1)를 인에이블시키고, 상기 제 1 칩 인에이블 펄스(CE_p1)가 두번째로 입력되면 상기 제 1 구동 전압 제어 신호(DV_ctrl1)를 인에이블시키며, 상기 제 1 칩 인에이블 펄스(CE_p1)가 세번째로 입력되면 상기 제 1 칩 인에이블 신호(CE_s1) 및 상기 제 1 구동 전압 제어 신호(DV_ctrl1)를 디스에이블시킬 수 있다.
또한, 상기 제 2 제어부(110-2)는 상기 제 2 칩 인에이블 펄스(CE_p2)가 첫번째로 입력되면 상기 제 2 칩 인에이블 신호(CE_s2)를 인에이블시키고, 상기 제 2 칩 인에이블 펄스(CE_p2)가 두번째로 입력되면 상기 제 2 구동 전압 제어 신호(DV_ctrl2)를 인에이블시키며, 상기 제 2 칩 인에이블 펄스(CE_p2)가 세번째로 입력되면 상기 제 2 칩 인에이블 신호(CE_s2) 및 상기 제 2 구동 전압 제어 신호(DV_ctrl2)를 디스에이블시킨다.
상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 신호(CE_s1)에 응답하여 인에이블된다. 예를 들어, 상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 신호(CE_s1)가 인에이블되면 인에이블되고, 상기 제 1 칩 인에이블 신호(CE_s1)가 다스에이블되면 디스에이블된다.
상기 제 1 칩(100-1-1)은 도 1 및 도 4에 도시된 출력 드라이빙부(120)와 동일하게 구성된 출력 드라이빙부(120-1)를 포함할 수 있다.
상기 제 1 칩(100-1-1)에 포함된 상기 출력 드라이빙부(120-1)는 상기 제 1 구동 전압 제어 신호(DV_ctrl1)에 응답하여 활성화된다. 예를 들어, 상기 제 1 칩(100-1-1)의 출력 드라이빙부(120-1)는 상기 제 1 구동 전압 제어 신호(DV_ctrl1)가 인에이블되면 비활성화되고, 디스에이블되면 활성화된다.
상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 신호(CE_s2)에 응답하여 인에이블된다. 예를 들어, 상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 신호(CE_s2)가 인에이블되면 인에이블되고, 상기 제 2 칩 인에이블 신호(CE_s2)가 다스에이블되면 디스에이블된다.
상기 제 2 칩(100-2-1)은 도 1 및 도 4에 도시된 출력 드라이빙부(120)와 동일하게 구성된 출력 드라이빙부(120-2)를 포함할 수 있다.
상기 제 2 칩(100-2-1)에 포함된 상기 출력 드라이빙부(120-2)는 상기 제 2 구동 전압 제어 신호(DV_ctrl2)에 응답하여 활성화된다. 예를 들어, 상기 제 2 칩(100-2-1)의 출력 드라이빙부(120-2)는 상기 제 2 구동 전압 제어 신호(DV_ctrl2)가 인에이블되면 비활성화되고, 디스에이블되면 활성화된다.
그러므로, 상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)의 입력 회수에 따라 활성화되거나, 활성화된 상태에서 출력 드라이버를 비활성화시키는 모드로 전환되거나 비활성화 모드로 전환될 수 있다. 예를 들어, 상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 첫번째로 입력되면 인에이블되고, 상기 제 1 칩(100-1-1)의 출력 드라이빙부(120-1)는 활성화된다. 상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 두번째로 입력되면 상기 제 1 칩(100-1-1)이 인에이블된 상태에서 상기 제 1 칩(100-1-1)의 출력 드라이빙부(120-1)가 비활성화된다. 상기 제 1 칩(100-1-1)은 상기 제 1 칩 인에이블 펄스(CE_p1)가 세번째로 입력되면 비활성화된다.
상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 펄스(CE_p2)의 입력 회수에 따라 활성화되거나, 활성화된 상태에서 출력 드라이빙부(120-2)를 비활성화시키는 모드로 전환되거나 비활성화 모드로 전환될 수 있다. 예를 들어, 상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 첫번째로 입력되면 인에이블되고, 상기 제 2 칩(100-2)의 출력 드라이빙부(120-2)는 활성화된다. 상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 두번째로 입력되면 상기 제 2 칩(100-2-1)이 인에이블된 상태에서 상기 제 2 칩(100-2-1)의 출력 드라이빙부(120-2)가 비활성화된다. 상기 제 2 칩(100-2-1)은 상기 제 2 칩 인에이블 펄스(CE_p2)가 세번째로 입력되면 비활성화된다. 이때, 상기 제 1 칩(100-1-1) 및 상기 제 2 칩(100-2-1)은 출력 노드가 공통 연결되고, 공통 연결된 출력 노드에서 데이터(DATA)를 출력한다.
이와 같이 상기 제 1 및 제 2 칩 인에이블 펄스(CE_p1, CE_p2)의 입력 타이밍 및 회수를 상기 컨트롤러(200)가 제어하면, 타이밍도와 같이 상기 제 2 칩(100-2-1)의 출력 드라이버의 비활성화 구간동안 상기 제 1 칩(100-1-1)의 출력 드라이버가 활성화 구간을 가질 수 있다. 또한 상기 제 1 칩(100-1-1)의 출력 드라이버의 비활성화 구간동안 상기 제 2 칩(100-2-1)의 출력 드라이버가 활성화 구간을 가질 수 있다.
도 6와 같이, 데이터(DATA)가 출력되는 노드 또는 라인을 공유하는 제 1 및 제 2 칩(100-1-1, 100-2-1)을 포함하는 반도체 시스템(2000)은 상기 제 1 및 제 2 칩(100-1-1, 100-2-1) 중 데이터를 출력하는 칩 이외의 다른 칩의 출력 드라이버를 비활성화시켜, 데이터가 출력되는 라인의 로딩(loading)을 줄일 수 있다. 즉, 비활성화된 출력 드라이버는 도 4에 도시된 바와 같이 구동 전압들의 인가를 차단함으로써, 데이터가 출력되는 라인의 접합 커패시턴스 즉 기생 커패시턴스를 줄여 로딩을 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (20)
- 칩 인에이블 펄스의 입력 회수에 응답하여 반도체 장치의 동작 모드를 선택할 수 있는 복수개의 제어 신호들을 생성하는 제어부; 및
상기 복수개의 제어 신호들에 따른 반도체 장치의 동작 모드에 따라 동작하는 출력 드라이빙부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 복수개의 제어 신호들은 구동 전압 제어 신호 및 칩 인에이블 신호를 포함하는 것을 특징으로 하는 반도체 장치. - 제 2 항에 있어서,
상기 제어부는
상기 칩 인에이블 펄스의 입력 회수에 응답하여 상기 구동 전압 제어 신호 및 상기 칩 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 장치. - 제 3 항에 있어서,
상기 제어부는
상기 칩 인에이블 펄스가 입력될 때마다 상기 구동 전압 제어 신호 및 상기 칩 인에이블 신호의 인에이블 상태를 변경시키는 것을 특징으로 하는 반도체 장치. - 제 4 항에 있어서,
상기 제어부는
상기 칩 인에이블 펄스가 입력될 때 상기 구동 전압 제어 신호가 디스에이블된 상태에서 상기 칩 인에이블 신호를 인에이블시키거나 상기 칩 인에이블 신호가 인에이블된 상태에서 상기 구동 전압 제어 신호를 인에이블시키거나, 상기 구동 전압 제어 신호 및 상기 칩 인에이블 신호를 모두 디스에이블시키는 것을 특징으로 하는 반도체 장치. - 제 5 항에 있어서,
상기 제어부는
상기 칩 인에이블 펄스가 입력되는 회수에 응답하여 제 1 칩 인에이블 결정 신호, 제 2 칩 인에이블 결정 신호, 및 상기 구동 전압 제어 신호를 생성하는 칩 인에이블 펄스 입력부, 및
상기 제 1 및 제 2 칩 인에이블 결정 신호에 응답하여 상기 칩 인에이블 신호를 생성하는 칩 인에이블 신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치. - 제 6 항에 있어서,
상기 칩 인에이블 펄스 입력부는
상기 칩 인에이블 펄스가 입력될 때마다 상기 제 1 및 제 2 칩 인에이블 결정 신호 및 상기 구동 전압 제어 신호 중 하나를 순차적으로 인에이블시키는 것을 특징으로 하는 반도체 장치. - 제 6 항에 있어서,
상기 칩 인에이블 신호 생성부는
상기 제 1 칩 인에이블 결정 신호가 인에이블되고, 상기 제 2 칩 인에이블 결정 신호가 디스에이블된 구간에서 상기 칩 인에이블 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치. - 제 2 항에 있어서,
상기 출력 드라이빙부는
상기 반도체 장치가 인에이블된 상태에서 활성화되어 풀업 데이터 및 풀다운 데이터에 응답하여 데이터를 출력하는 모드, 상기 반도체 장치가 인에이블된 상태에서 비활성화되는 모드, 및 상기 반도체 장치가 비활성화되는 모드 중 하나에 따라 동작하는 것을 특징으로 하는 반도체 장치. - 제 9 항에 있어서,
상기 출력 드라이빙부는
상기 구동 전압 제어 신호에 응답하여 활성화 및 비활성화되고, 활성화되었을 경우 상기 풀업 데이터 및 상기 풀다운 데이터에 응답하여 상기 데이터를 출력하는 것을 특징으로 하는 반도체 장치. - 제 10 항에 있어서,
상기 출력 드라이빙부는
상기 구동 전압 제어 신호에 응답하여 제 1 구동 전압을 출력하는 제 1 구동 전압 제어부,
상기 구동 전압 제어 신호에 응답하여 제 2 구동 전압을 출력하는 제 2 구동 전압 제어부, 및
상기 제 1 및 제 2 구동 전압을 인가받아 상기 풀업 데이터 및 상기 풀다운 데이터에 응답하여 상기 데이터를 생성하는 출력 드라이버를 포함하는 것을 특징으로 하는 반도체 장치. - 제 11 항에 있어서,
상기 제 1 및 제 2 구동 전압 제어부 각각은
상기 구동 전압 제어 신호가 인에이블되면 상기 제 1 및 제 2 구동 전압이 상기 출력 드라이버에 제공되는 것을 차단하고,
상기 구동 전압 제어 신호가 디스에이블되면 상기 제 1 및 제 2 구동 전압을 상기 출력 드라이버에 제공하는 것을 특징으로 하는 반도체 장치. - 제 12 항에 있어서,
상기 출력 드라이버는
상기 제 1 및 제 2 구동 전압이 인가되면 상기 풀업 데이터 및 상기 풀다운 데이터에 응답하여 상기 데이터를 출력하고,
상기 제 1 및 제 2 구동 전압이 인가되지 않으면 상기 데이터가 출력되는 라인 또는 노드의 기생 커패시턴스를 줄이는 것을 특징으로 하는 반도체 장치. - 제 1 칩 인에이블 펄스 및 제 2 칩 인에이블 펄스를 제공하는 컨트롤러;
상기 제 1 칩 인에이블 펄스의 입력 회수에 응답하여 동작 모드를 선택하는 제 1 칩; 및
상기 제 2 칩 인에이블 펄스에 응답하여 동작 모드를 선택하는 제 2 칩을 포함하며,
상기 제 1 및 제 2 칩은 데이터를 출력하는 출력 노드가 공통으로 연결된 것을 특징으로 하는 반도체 시스템. - 제 14 항에 있어서,
상기 제 1 칩은
상기 제 1 칩 인에이블 펄스가 입력되면 활성화되고 제 1 출력 드라이버를 활성화시키거나, 활성화 상태에서 상기 제 1 출력 드라이버를 비활성화시키거나, 비활성화되는 것을 특징으로 하는 반도체 시스템. - 제 15 항에 있어서,
상기 제 2 칩은
상기 제 1 칩 인에이블 펄스가 입력되면 활성화되고 제 2 출력 드라이버를 활성화시키거나, 활성화 상태에서 상기 제 2 출력 드라이버를 비활성화시키거나, 비활성화되는 것을 특징으로 하는 반도체 시스템. - 제 16 항에 있어서,
상기 컨트롤러는
상기 제 1 및 제 2 출력 드라이버 중 하나가 활성화될 때 나머지 하나는 비활성화되도록 상기 제 1 및 제 2 칩 인에이블 펄스의 입력 회수를 제어하는 것을 특징으로 하는 반도체 시스템. - 제 1 칩 인에이블 신호 및 제 1 구동 전압 제어 신호에 응답하고, 제 1 출력 드라이빙부를 포함하는 제 1 칩;
제 2 칩 인에이블 신호 및 제 2 구동 전압 제어 신호에 응답하고, 제 2 출력 드라이빙부를 포함하는 제 2 칩;
제 1 칩 인에이블 펄스의 입력 회수에 응답하여 상기 제 1 칩 인에이블 신호 및 상기 제 1 구동 전압 제어 신호를 생성하는 제 1 제어부, 및 제2 칩 인에이블 펄스의 입력 회수에 응답하여 상기 제 2 칩 인에이블 신호 및 상기 제 2 구동 전압 제어 신호를 생성하는 제 2 제어부를 구비한 인터페이스; 및
상기 제 1 및 제 2 칩 인에이블 펄스를 제공하는 컨트롤러를 포함하는 것을 특징으로 하는 반도체 시스템. - 제 18 항에 있어서,
상기 컨트롤러는
상기 제 1 출력 드라이빙부와 상기 제 2 출력 드라이빙부의 활성화 구간이 겹치지 않도록 상기 제 1 및 제 2 칩 인에이블 펄스를 제공하는 것을 특징으로 하는 반도체 시스템. - 제 19 항에 있어서,
상기 제 1 제어부는
상기 제 1 칩 인에이블 펄스가 입력되는 회수에 따라 상기 제 1 칩 인에이블 신호를 인에이블시키거나 상기 제 1 칩 인에이블 신호가 인에이블 상태에서 상기 제 1 구동 전압 제어 신호를 인에이블시키거나, 상기 제 1 칩 인에이블 신호 및 상기 제 1 구동 전압 제어 신호를 모두 디스에이블시키며,
상기 제 2 제어부는
상기 제 2 칩 인에이블 펄스가 입력되는 회수에 따라 상기 제 2 칩 인에이블 신호를 인에이블시키거나 상기 제 2 칩 인에이블 신호가 인에이블 상태에서 상기 제 2 구동 전압 제어 신호를 인에이블시키거나, 상기 제 2칩 인에이블 신호 및 상기 제 2 구동 전압 제어 신호를 모두 디스에이블시키는 것을 특징으로 하는 반도체 시스템.
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