KR100776747B1 - 반도체 메모리 장치의 로우 어드레스 제어 회로 및 방법 - Google Patents

반도체 메모리 장치의 로우 어드레스 제어 회로 및 방법 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 로우 어드레스 제어 회로는, 뱅크 액티브 신호를 입력 받아 뱅크 액티브 펄스 신호를 생성하는 펄스 발생부, 상기 뱅크 액티브 펄스 신호와 리프레쉬 신호를 조합하여 리프레쉬 조합 신호를 생성하는 리프레쉬 모드 입력부 및 상기 리프레쉬 조합 신호의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호를 구동 및 래치하여 각각 로컬 로우 인에이블 신호로 변환시키는 복수 개의 로우 어드레스 제어부를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 리프레쉬, 로우 어드레스

Description

반도체 메모리 장치의 로우 어드레스 제어 회로 및 방법{Circuit and Method for Controlling Row Address in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 로우 어드레스 제어 회로의 구성도,
도 2는 본 발명에 따른 반도체 메모리 장치의 로우 어드레스 제어 회로의 구성도,
도 3은 도 2에 도시한 펄스 발생부의 상세 구성을 나타낸 회로도,
도 4는 도 2에 도시한 리프레쉬 모드 입력부의 상세 구성을 나타낸 회로도,
도 5는 도 2에 도시한 로우 어드레스 제어부의 상세 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10/30 : 펄스 발생부 20/50 : 로우 어드레스 제어부
40 : 리프레쉬 모드 입력부
본 발명은 반도체 메모리 장치의 로우 어드레스 제어 회로 및 방법에 관한 것으로, 보다 상세하게는 전력 소모를 감소시키는 반도체 메모리 장치의 로우 어드레스 제어 회로 및 방법에 관한 것이다.
일반적인 반도체 메모리 장치는 노멀 동작시 복수 개 구비된 메모리 뱅크 중 하나의 메모리 뱅크씩 선택적으로 활성화시켜 데이터의 입출력 동작을 수행한다. 이러한 동작은 각 뱅크마다 할당되어 있는 뱅크 액티브 신호의 인에이블 여부에 의해 해당 뱅크가 활성화됨으로써 개시된다. 로우 어드레스(Row Address)를 디코딩하여 생성한 글로벌(Global) 로우 인에이블(Row Enable) 신호를 상기 뱅크 액티브 신호의 인에이블시 다시 로컬(Local) 로우 인에이블 신호로 변환시켜 각각의 워드 라인(Word Line)을 선택적으로 활성화시킨다.
그러나 반도체 메모리 장치의 리프레쉬 동작시에는 동시에 복수 개의 메모리 뱅크가 활성화되며, 이에 따라 동시에 복수 개의 메모리 뱅크에 대한 데이터 입출력 동작이 수행된다. 이 때 메모리 뱅크들은 상기 뱅크 액티브 신호의 인에이블 여부와 무관하게 동작하며, 리프레쉬 카운터에 의해 순차적으로 각 뱅크의 워드라인이 활성화되어 리프레쉬 동작이 수행된다.
현재까지 상기 뱅크 액티브 신호와 상기 글로벌 로우 인에이블 신호를 입력 받아 해당 메모리 뱅크에 로컬 로우 인에이블 신호를 전달하는 로우 어드레스 제어 회로는, 상술한 것과 같이 리프레쉬 모드시에는 사용되지 않는 로컬 로우 인에이블 신호를 생성하는 동작을 지속적으로 수행함으로써 전력 소모를 발생시켜 오고 있는 상황이다.
이하, 종래의 기술에 따른 로우 어드레스 제어 회로를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 로우 어드레스 제어 회로의 구성도이다. 도면에는 로우 어드레스를 디코딩하여 생성한 글로벌 로우 인에이블 신호가 n개인 것으로 표현하였다.
도시한 것과 같이, 상기 로우 어드레스 제어 회로는 뱅크 액티브 신호(ba)를 입력 받아 뱅크 액티브 펄스 신호(bap)를 생성하는 펄스 발생부(10) 및 상기 뱅크 액티브 펄스 신호(bap)의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호(gxe<i>)를 구동 및 래치하여 각각 로컬 로우 인에이블 신호(lxe<i>)로 변환시키는 n개의 로우 어드레스 제어부(20)로 구성된다.
이와 같이 구성되는 상기 로우 어드레스 제어 회로는 각 메모리 뱅크당 하나씩 구비되며, 각 로우 어드레스 제어 회로마다 뱅크 액티브 신호(ba)가 하나씩 할당되어 해당 뱅크 액티브 신호(ba)가 인에이블 됨에 따라 해당 로우 어드레스 제어 회로가 동작한다. 그리고 상기 글로벌 로우 인에이블 신호(gxe<i>)는 어드레스 디코더에서 로우 어드레스를 디코딩하여 생성한 신호로서, 복수 개의 로우 어드레스 제어 회로에 동시에 전달된다.
여기에서 상기 뱅크 액티브 신호(ba)는 하이 인에이블(High Enable) 신호이고, 상기 뱅크 액티브 펄스 신호(bap)는 상기 뱅크 액티브 신호(ba)보다 짧은 인에이블 타임을 갖는 로우 인에이블(Low Enable) 신호이다.
상기 뱅크 액티브 신호(ba)가 인에이블 됨에 따라 상기 뱅크 액티브 펄스 신 호(bap)가 인에이블 되면 상기 n개의 로우 어드레스 제어부(20)는 각각 해당 글로벌 로우 인에이블 신호(gxe<i>)를 구동하여 각각의 로컬 로우 인에이블 신호(lxe<i>)로서 출력한다. 이후 상기 뱅크 액티브 펄스 신호(bap)가 디스에이블 되어도 상기 로우 어드레스 제어부(20)는 기 입력된 상기 글로벌 로우 인에이블 신호(gxe<i>)를 래치시켜 상기 로컬 로우 인에이블 신호(lxe<i>)를 지속적으로 출력한다. 상기 로컬 로우 인에이블 신호(lxe<i>)는 이후 상기 뱅크 액티브 펄스 신호(bap)가 다시 인에이블 되는 시점까지 지속적으로 출력된다.
반도체 메모리 장치가 리프레쉬 모드에 진입하면 복수 개의 메모리 뱅크의 동작은 상기 로컬 로우 인에이블 신호(lxe<1:n>)의 영향을 받지 않고, 리프레쉬 모드를 위해 구비된 각 회로 영역에 의해 동작하게 된다. 즉 상기 뱅크 액티브 신호(ba)의 인에이블 여부와 무관하게 복수 개의 메모리 뱅크를 활성화시키고, 상기 로컬 로우 인에이블 신호(lxe<1:n>)의 인에이블 여부와 무관하게 각 워드 라인을 활성화시킨다.
그러나 이 때에도 상기 로우 어드레스 제어 회로는 상술한 동작을 지속적으로 수행한다. 따라서 도시한 제 1 노드(N1)에는 상기 뱅크 액티브 펄스 신호(bap)가 디스에이블 되는 시간 동안 하이 레벨의 전위가 형성된다. 상기 뱅크 액티브 펄스 신호(bap)가 상기 뱅크 액티브 신호(ba)보다 짧은 인에이블 타임을 갖는 펄스 신호라는 점을 감안하면, 이는 무시할 수 없는 전력 손실 요인이라고 볼 수 있다. 게다가 상기 로우 어드레스 제어 회로는 메모리 뱅크의 개수만큼 구비되므로, 반도체 메모리 장치 내에서 발생하는 상술한 전력 손실 요인은 그만큼 더 큰 것으로 이 해할 수 있다. 그러나 종래에는 이와 같은 전력 손실 요인을 방치하여 왔으며, 이는 반도체 메모리 장치의 활용에 있어서 효율성 저하의 원인이 되어 왔다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 로컬 로우 인에이블 신호를 생성함에 있어서 리프레쉬 모드에 진입하면 뱅크 액티브 신호와 리프레쉬 신호를 조합한 신호의 전위를 접지 레벨로 제어하여 전력 소모를 감소시키는 반도체 메모리 장치의 로우 어드레스 제어 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 로우 어드레스 제어 회로는, 뱅크 액티브 신호를 입력 받아 뱅크 액티브 펄스 신호를 생성하는 펄스 발생부; 상기 뱅크 액티브 펄스 신호와 리프레쉬 신호를 조합하여 리프레쉬 조합 신호를 생성하는 리프레쉬 모드 입력부; 및 상기 리프레쉬 조합 신호의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호를 구동 및 래치하여 각각 로컬 로우 인에이블 신호로 변환시키는 복수 개의 로우 어드레스 제어부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 로우 어드레스 제어 회로는, 리프레쉬 모드에 진입하면 뱅크 액티브 펄스 신호의 인에이블 여부에 무관하게 접지 레벨의 전위를 갖는 리프레쉬 조합 신호를 생성하는 리프레쉬 모드 입력부; 및 상기 리프레쉬 조합 신호의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호를 구동 및 래치하여 각각 로컬 로우 인에이블 신호로 변환시키는 복수 개의 로우 어드레스 제어부;를 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 로우 어드레스 제어 방법은, a) 뱅크 액티브 신호를 입력 받아 뱅크 액티브 펄스 신호를 생성하는 단계; b) 상기 뱅크 액티브 펄스 신호와 리프레쉬 신호를 조합하여 리프레쉬 조합 신호를 생성하는 단계; 및 c) 상기 리프레쉬 조합 신호의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호를 구동 및 래치하여 각각 로컬 로우 인에이블 신호로 변환시키는 단계;를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 로우 어드레스 제어 방법은, a) 리프레쉬 모드에 진입하면 뱅크 액티브 펄스 신호의 인에이블 여부에 무관하게 접지 레벨의 전위를 갖는 리프레쉬 조합 신호를 생성하는 단계; 및 b) 상기 리프레쉬 조합 신호의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호를 구동 및 래치하여 각각 로컬 로우 인에이블 신호로 변환시키는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 로우 어드레스 제어 회로의 구성도이다. 도면에는 로우 어드레스를 디코딩하여 생성한 글로벌 로우 인에이블 신호가 n개인 것으로 표현하였다.
도시한 것과 같이, 상기 로우 어드레스 제어 회로는 뱅크 액티브 신호(ba)를 입력 받아 뱅크 액티브 펄스 신호(bap)를 생성하는 펄스 발생부(30), 상기 뱅크 액티브 펄스 신호(bap)와 리프레쉬 신호(rfsh)를 조합하여 리프레쉬 조합 신호(rcm)를 생성하는 리프레쉬 모드 입력부(40) 및 상기 뱅크 액티브 펄스 신호(bap)의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호(gxe<i>)를 구동 및 래치하여 각각 로컬 로우 인에이블 신호(lxe<i>)로 변환시키는 n개의 로우 어드레스 제어부(50)로 구성된다.
이와 같이 구성되는 상기 로우 어드레스 제어 회로는 각 메모리 뱅크당 하나씩 구비되며, 각 로우 어드레스 제어 회로마다 뱅크 액티브 신호(ba)가 하나씩 할당되어 해당 뱅크 액티브 신호(ba)가 인에이블 됨에 따라 해당 로우 어드레스 제어 회로가 동작한다. 그리고 상기 글로벌 로우 인에이블 신호(gxe<i>)는 어드레스 디코더에서 로우 어드레스를 디코딩하여 생성한 신호로서, 복수 개의 로우 어드레스 제어 회로에 동시에 전달된다.
여기에서 상기 뱅크 액티브 신호(ba)는 하이 인에이블 신호이고, 상기 뱅크 액티브 펄스 신호(bap)는 상기 뱅크 액티브 신호(ba)보다 짧은 인에이블 타임을 기지며 로우 레벨로 인에이블 되는 신호이다. 그리고 상기 리프레쉬 신호(rfsh)는 반도체 메모리 장치가 리프레쉬 모드에 진입하면 하이 레벨로 인에이블 되는 신호이다.
상기 리프레쉬 모드 입력부(40)에서 생성되는 상기 리프레쉬 조합 신호(rcm)는 노멀 모드시에는 상기 뱅크 액티브 펄스 신호(bap)와 같은 파형을 갖는 신호이다. 그러나 리프레쉬 모드시에는 접지 전압 레벨로 싱크되는 특징을 갖는다.
노멀 모드시 상기 뱅크 액티브 신호(ba)가 인에이블 됨에 따라 상기 뱅크 액티브 펄스 신호(bap)가 인에이블 되고, 이에 따라 상기 리프레쉬 조합 신호(rcm)가 인에이블 되면 상기 n개의 로우 어드레스 제어부(50)는 각각 해당 글로벌 로우 인에이블 신호(gxe<i>)를 구동하여 각각의 로컬 로우 인에이블 신호(lxe<i>)로서 출력한다. 이후 상기 리프레쉬 조합 신호(rcm)가 디스에이블 되어도 상기 로우 어드레스 제어부(50)는 기 입력된 상기 글로벌 로우 인에이블 신호(gxe<i>)를 래치시켜 상기 로컬 로우 인에이블 신호(lxe<i>)를 지속적으로 출력한다. 상기 로컬 로우 인에이블 신호(lxe<i>)는 이후 상기 리프레쉬 조합 신호(rcm)가 다시 인에이블 되는 시점까지 지속적으로 출력된다.
그러나 리프레쉬 모드시에는 상기 리프레쉬 조합 신호(rcm)가 접지 레벨의 전위를 갖는다. 이에 따라 상기 n개의 로우 어드레스 제어부(50)는 각각 해당 글로벌 로우 인에이블 신호(gxe<i>)를 구동하여 각각의 로컬 로우 인에이블 신호(lxe<i>)로서 출력하는 동작을 지속적으로 수행한다. 그러나 이 때 생성된 n개의 로컬 로우 인에이블 신호(lxe<1:n>)는 해당 메모리 뱅크의 워드 라인을 활성화시키는 동작을 수행하지 못한다.
반도체 메모리 장치의 리프레쉬 모드시 도시한 제 2 노드(N2)는 접지 전압 레벨로 싱크된다. 이는 종래 기술에 비해 전력 소모 감소 요인이 된다. 게다가 상기 로우 어드레스 제어 회로는 메모리 뱅크의 개수만큼 구비되므로, 상술한 전력 소모 감소 요인은 그만큼 더 반도체 메모리 장치의 전력 효율을 향상시키게 되는 것이다.
도 3은 도 2에 도시한 펄스 발생부의 상세 구성을 나타낸 회로도이다.
상기 펄스 발생부(30)는 상기 뱅크 액티브 신호(ba)를 반전 구동하여 지연시키는 제 1 인버터 체인(IVC1) 및 상기 뱅크 액티브 신호(ba)와 상기 제 1 인버터 체인(IVC1)의 출력 신호를 입력 받아 상기 뱅크 액티브 펄스 신호(bap)를 출력하는 제 1 낸드게이트(ND1)로 구성된다.
상기 펄스 발생부(30)에 입력되는 상기 뱅크 액티브 신호(ba)가 주변 전압(Vperi) 레벨인 하이 레벨로 인에이블 됨에 따라, 출력되는 상기 뱅크 액티브 펄스 신호(bap)는 그라운드 전압(VSS) 레벨인 로우 레벨로 인에이블 된다. 이 때 상기 뱅크 액티브 펄스 신호(bap)는 상기 뱅크 액티브 신호(ba)에 비해 짧은 폭의 펄스를 가지며, 상기 뱅크 액티브 펄스 신호(bap)의 인에이블 구간의 폭은 상기 제 1 인버터 체인(IVC1)이 상기 뱅크 액티브 신호(ba)에 부여하는 지연 시간에 의해 결정된다.
도 4는 도 2에 도시한 리프레쉬 모드 입력부의 상세 구성을 나타낸 회로도이다.
도시한 상기 리프레쉬 모드 입력부(40)는 상기 리프레쉬 신호를 입력 받는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력 신호와 상기 뱅크 액티브 펄스 신호(bap)를 입력 받는 제 2 낸드게이트(ND2) 및 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받아 상기 리프레쉬 조합 신호(rcm)를 출력하는 제 2 인버터(IV2)로 구성된다.
상술한 구성에 의해, 상기 리프레쉬 신호(rfsh)가 인에이블 되면 상기 리프 레쉬 조합 신호(rcm)는 항상 로우 레벨의 전위를 갖게 되고, 상기 리프레쉬 신호(rfsh)가 디스에이블 되면 상기 뱅크 액티브 펄스 신호(bap)와 같은 파형의 전위를 갖게 되는 것이다. 바꿔 말하면, 상기 리프레쉬 조합 신호(rcm)의 전위는 리프레쉬 모드시에는 접지 레벨이 되고, 노멀 모드시에는 상기 뱅크 액티브 펄스 신호(bap)와 같은 파형의 레벨이 되는 것이다.
도 5는 도 2에 도시한 로우 어드레스 제어부의 상세 구성을 나타낸 회로도로서, n개의 로우 어드레스 제어부 중 하나의 로우 어드레스 제어부만을 나타낸 것이다. 상기 n개의 로우 어드레스 제어부는 모두 같은 형태로 구성되므로 여기에서는 하나의 로우 어드레스 제어부만을 설명하여 다른 로우 어드레스 제어부의 설명을 대체하기로 한다.
상기 로우 어드레스 제어부(50)는 상기 리프레쉬 조합 신호(rcm)의 전위가 로우 레벨이면 해당 글로벌 로우 인에이블 신호(gxe<i>)를 비반전 구동하여 제 3 노드(N3)에 출력하는 제 3 인버터(IV3)와 제 1 3단 인버터(TIV1), 상기 리프레쉬 조합 신호(rcm)의 전위가 하이 레벨이면 상기 제 3 노드(N3)에 인가된 신호를 래치시키는 제 4 인버터(IV4)와 제 2 3단 인버터(TIV2) 및 상기 제 3 노드(N3)에 인가된 신호를 비반전 구동하여 해당 로컬 로우 인에이블 신호(lxe<i>)로서 출력하는 제 2 인버터 체인(IVC2)으로 구성된다.
반도체 메모리 장치의 노멀 모드시, 상기 리프레쉬 조합 신호(rcm)는 상기 뱅크 액티브 펄스 신호(bap)와 같은 파형을 갖는다. 따라서 상기 뱅크 액티브 신호(ba)가 인에이블 됨에 따라 로우 레벨의 전위를 갖게 되며, 이에 따라 상기 제 1 3단 인버터(TIV1)가 턴 온(Turn On) 되므로 상기 글로벌 로우 인에이블 신호(gxe<i>)는 상기 제 3 인버터(IV3)와 상기 제 1 3단 인버터(TIV1)에 의해 비반전 구동되어 상기 제 3 노드(N3)에 전달된다. 이 때 상기 제 2 3단 인버터(TIV2)는 턴 오프(Turn Off) 되므로 래치 동작은 이루어지지 않는다. 이후 상기 제 3 노드(N3)에 전달된 신호는 상기 제 2 인버터 체인(IVC2)에 의해 다시 비반전 구동되어 상기 로컬 로우 인에이블 신호(lxe<i>)로서 출력된다.
이후 상기 리프레쉬 조합 신호(rcm)의 전위가 다시 하이 레벨로 천이하면 상기 제 1 3단 인버터(TIV1)는 턴 오프 되고 상기 글로벌 로우 인에이블 신호(gxe<i>)는 입력되지 않는다. 그러나 이 때 상기 제 2 3단 인버터(TIV2)가 턴 온 되므로 상기 제 4 인버터(IV4)와 상기 제 2 3단 인버터(TIV2)에 의해 상기 제 3 노드(N3)에 기 전달되어 있던 신호에 대한 래치 동작이 이루어지게 된다. 이후 상기 제 3 노드(N3)의 신호는 상기 제 2 인버터 체인(IVC2)에 의해 비반전 구동되어 상기 로컬 로우 인에이블 신호(lxe<i>)로서 출력된다.
한편, 반도체 메모리 장치의 리프레쉬 모드시에는 상기 리프레쉬 조합 신호(rcm)의 전위가 항상 로우 레벨이다. 이에 따라, 입력되는 상기 글로벌 로우 인에이블 신호(gxe<i>)가 상기 제 3 인버터(IV3), 상기 제 1 3단 인버터(TIV1) 및 상기 제 2 인버터 체인(IVC2)을 통해 상기 로컬 로우 인에이블 신호(lxe<i>)로서 출력되는 동작이 지속적으로 수행되며, 래치 동작은 이루어지지 않는다. 그러나 리프레쉬 모드시에 생성되는 상기 로컬 로우 인에이블 신호(lxe<i>)는 메모리 뱅크 내의 각 워드 라인을 활성화시키는 데에 사용되지 않는다.
이처럼, 본 발명의 반도체 메모리 장치의 로우 어드레스 제어 회로에서는 상기 뱅크 액티브 신호(ba)와 상기 리프레쉬 신호(rfsh)를 조합하여 상기 리프레쉬 조합 신호(rcm)를 생성하고, 이를 통해 n개의 로우 어드레스 제어부(50)를 제어하므로 리프레쉬 모드시 전력 소모가 감소된다. 이는 리프레쉬 모드에 진입하면 도 2에 도시한 상기 제 2 노드(N2)에 인가되는 상기 리프레쉬 조합 신호(rcm)의 전위를 접지 레벨로 싱크시킴으로써 발생하는 이득이다. 즉, 본 발명의 반도체 메모리 장치의 로우 어드레스 제어 회로는 노멀 동작시에는 종래 기술과 같은 동작을 수행하고, 리프레쉬 동작시에는 불필요한 전류의 흐름을 차단하여 반도체 메모리 장치의 전력 소모를 감소시키는 이점을 취한다. 또한 상기 로우 어드레스 제어 회로는 메모리 뱅크의 개수만큼 구비되므로, 상술한 전력 소모 감소 요인은 그만큼 더 반도체 메모리 장치의 전력 효율을 향상시키게 되는 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 로우 어드레스 제어 회로 및 방법은, 로컬 로우 인에이블 신호를 생성함에 있어서 리프레쉬 모드에 진입하면 뱅크 액티브 신호와 리프레쉬 신호를 조합한 신호의 전위를 접지 레벨로 제어하여 전력 소모를 감소시키는 효과가 있다.

Claims (21)

  1. 뱅크 액티브 신호를 입력 받아 뱅크 액티브 펄스 신호를 생성하는 펄스 발생부;
    상기 뱅크 액티브 펄스 신호와 리프레쉬 신호를 조합하여 리프레쉬 조합 신호를 생성하는 리프레쉬 모드 입력부; 및
    상기 리프레쉬 조합 신호의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호를 구동 및 래치하여 각각 로컬 로우 인에이블 신호로 변환시키는 복수 개의 로우 어드레스 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  2. 제 1 항에 있어서,
    상기 뱅크 액티브 펄스 신호는 상기 뱅크 액티브 신호에 비해 짧은 인에이블 타임을 가지며 로우 레벨로 인에이블 되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  3. 제 1 항에 있어서,
    상기 리프레쉬 조합 신호는 노멀 모드시에는 상기 뱅크 액티브 펄스 신호와 같은 파형을 갖고, 리프레쉬 모드시에는 그 전위가 접지 전압 레벨로 싱크되는 신 호인 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 글로벌 로우 인에이블 신호는 어드레스 디코더에서 로우 어드레스를 디코딩하여 생성한 신호이고, 상기 로컬 로우 인에이블 신호는 각 뱅크의 워드 라인을 활성화시키는 신호인 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 펄스 발생부는,
    상기 뱅크 액티브 신호를 반전 구동하여 지연시키는 인버터 체인; 및
    상기 뱅크 액티브 신호와 상기 인버터 체인의 출력 신호를 입력 받아 상기 뱅크 액티브 펄스 신호를 출력하는 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 리프레쉬 모드 입력부는,
    상기 리프레쉬 신호를 입력 받는 제 1 인버터;
    상기 제 1 인버터의 출력 신호와 상기 뱅크 액티브 펄스 신호를 입력 받는 낸드게이트 및;
    상기 낸드게이트의 출력 신호를 입력 받아 상기 리프레쉬 조합 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 로우 어드레스 제어부는,
    상기 리프레쉬 조합 신호의 전위가 로우 레벨이면 해당 글로벌 로우 인에이블 신호를 비반전 구동하여 제 1 노드에 출력하는 제 1 인버터와 제 1 3단 인버터;
    상기 리프레쉬 조합 신호의 전위가 하이 레벨이면 상기 제 1 노드에 인가된 신호를 래치시키는 제 2 인버터와 제 2 3단 인버터; 및
    상기 제 1 노드에 인가된 신호를 비반전 구동하여 해당 로컬 로우 인에이블 신호로서 출력하는 인버터 체인;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  8. 리프레쉬 모드에 진입하면 뱅크 액티브 펄스 신호의 인에이블 여부에 무관하게 접지 레벨의 전위를 갖는 리프레쉬 조합 신호를 생성하는 리프레쉬 모드 입력부; 및
    상기 리프레쉬 조합 신호의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호를 구동 및 래치하여 각각 로컬 로우 인에이블 신호로 변환시키는 복수 개의 로우 어드레스 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  9. 제 8 항에 있어서,
    상기 뱅크 액티브 펄스 신호는 뱅크 액티브 신호로부터 생성되며, 상기 뱅크 액티브 신호에 비해 짧은 인에이블 타임을 가지고 로우 레벨로 인에이블 되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  10. 제 8 항에 있어서,
    상기 리프레쉬 조합 신호는 노멀 모드시에는 상기 뱅크 액티브 펄스 신호와 같은 파형을 갖는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  11. 제 8 항에 있어서,
    상기 글로벌 로우 인에이블 신호는 어드레스 디코더에서 로우 어드레스를 디코딩하여 생성한 신호이고, 상기 로컬 로우 인에이블 신호는 각 뱅크의 워드 라인을 활성화시키는 신호인 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  12. 제 8 항에 있어서,
    상기 리프레쉬 모드 입력부는,
    상기 리프레쉬 신호를 입력 받는 제 1 인버터;
    상기 제 1 인버터의 출력 신호와 상기 뱅크 액티브 펄스 신호를 입력 받는 낸드게이트 및;
    상기 낸드게이트의 출력 신호를 입력 받아 상기 리프레쉬 조합 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  13. 제 8 항에 있어서,
    상기 로우 어드레스 제어부는,
    상기 리프레쉬 조합 신호의 전위가 로우 레벨이면 해당 글로벌 로우 인에이블 신호를 비반전 구동하여 제 1 노드에 출력하는 제 1 인버터와 제 1 3단 인버터;
    상기 리프레쉬 조합 신호의 전위가 하이 레벨이면 상기 제 1 노드에 인가된 신호를 래치시키는 제 2 인버터와 제 2 3단 인버터; 및
    상기 제 1 노드에 인가된 신호를 비반전 구동하여 해당 로컬 로우 인에이블 신호로서 출력하는 인버터 체인;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 회로.
  14. a) 뱅크 액티브 신호를 입력 받아 뱅크 액티브 펄스 신호를 생성하는 단계;
    b) 상기 뱅크 액티브 펄스 신호와 리프레쉬 신호를 조합하여 리프레쉬 조합 신호를 생성하는 단계; 및
    c) 상기 리프레쉬 조합 신호의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호를 구동 및 래치하여 각각 로컬 로우 인에이블 신호로 변환시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 방법.
  15. 제 14 항에 있어서,
    상기 뱅크 액티브 펄스 신호는 상기 뱅크 액티브 신호에 비해 짧은 인에이블 타임을 가지며 로우 레벨로 인에이블 되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 방법.
  16. 제 14 항에 있어서,
    상기 리프레쉬 조합 신호는 노멀 모드시에는 상기 뱅크 액티브 펄스 신호와 같은 파형을 갖고, 리프레쉬 모드시에는 그 전위가 접지 전압 레벨로 싱크되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 방법.
  17. 제 14 항 또는 제 16 항에 있어서,
    상기 글로벌 로우 인에이블 신호는 어드레스 디코더에서 로우 어드레스를 디코딩하여 생성한 신호이고, 상기 로컬 로우 인에이블 신호는 각 뱅크의 워드 라인을 활성화시키는 신호인 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 방법.
  18. a) 리프레쉬 모드에 진입하면 뱅크 액티브 펄스 신호의 인에이블 여부에 무관하게 접지 레벨의 전위를 갖는 리프레쉬 조합 신호를 생성하는 단계; 및
    b) 상기 리프레쉬 조합 신호의 입력에 대응하여 각각의 글로벌 로우 인에이블 신호를 구동 및 래치하여 각각 로컬 로우 인에이블 신호로 변환시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 방법.
  19. 제 18 항에 있어서,
    상기 뱅크 액티브 펄스 신호는 뱅크 액티브 신호로부터 생성되며, 상기 뱅크 액티브 신호에 비해 짧은 인에이블 타임을 가지고 로우 레벨로 인에이블 되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 방법.
  20. 제 18 항에 있어서,
    상기 리프레쉬 조합 신호는 노멀 모드시에는 상기 뱅크 액티브 펄스 신호와 같은 파형을 갖는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 방법.
  21. 제 18 항에 있어서,
    상기 글로벌 로우 인에이블 신호는 어드레스 디코더에서 로우 어드레스를 디코딩하여 생성한 신호이고, 상기 로컬 로우 인에이블 신호는 각 뱅크의 워드 라인을 활성화시키는 신호인 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 제어 방법.
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