KR100224681B1 - 반도체 메모리 장치의 로우 어드레스 제어 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 로우 어드레스 제어 회로에 관한 것으로, 클럭 신호가 인에이블될 때 인에이블되는 로우 어드레스 인에이블 신호를 출력하는 로우 어드레스 인에이블 신호 발생부와, 상기 로우 어드레스 인에이블 신호 발생부의 출력을 입력으로하여 상기 로우 어드레스 인에이블 신호가 인에이블될 때 인에이블되는 로우 어드레스 신호를 출력하는 로우 어드레스 버퍼와, 상기 로우 어드레스 버퍼의 출력을 입력으로하고 상기 로우 어드레스 신호를 프리디코딩하여 프리디코딩 로우 어드레스 신호를 출력하는 로우 프리디코더와, 상기 클럭 신호를 입력으로하여 상기 클럭 신호가 인에이블될 때 제1 제어 신호를 출력하는 로우 어드레스 스트로브 버퍼와, 상기 로우 어드레스 스트로브 버퍼의 출력을 입력으로하여 상기 제1 제어 신호가 인에이블될 때 상기 프리디코딩 로우 어드레스 신호를 로우 디코더에서 사용할 수 있도록하기위한 프리디코딩 로우 어드레스 샘플링 펄스 신호를 출력하는 프리디코딩 로우 어드레스 샘플링 펄스 발생부 및 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부와 상기 로우 프리디코더의 출력을 입력으로하고 출력단은 워드라인과 연결되어서 상기 프리디코딩 로우 어드레스 신호와 상기 프리디코딩 로우 어드레스 샘플링 펄스 신호가 인에이블될 때 상기 워드라인을 활성화시키는 로우 디코더를 구비함으로써 워드라인이 활성화되는 시간이 종래보다 약 25％ 빨라진다.

Description

반도체 메모리 장치의 로우 어드레스(row address) 제어 회로
본 발명은 반도체 메모리 장치의 로우 어드레스 제어 회로에 관한 것으로서, 특히 워드 라인(Word Line) 활성화 속도를 향상시킨 반도체 메모리 장치의 로우 어드레스 제어 회로에 관한 것이다.
반도체 메모리 장치가 발달하면서 반도체 메모리 장치를 이용한 시스템의 고속화가 요구되어왔다. 때문에 반도체 메모리 장치의 동작 속도를 향상시키기 위한 연구가 계속 진행되었고 그 결과 지금은 반도체 메모리 장치 내의 메모리 셀에 저장된 데이터를 억세스(access)하는 시간이 수 나노(nano)초에서 수십 나노초로 단축되었다. 그러나 반도체 메모리 장치의 동작 속도는 빠르면 빠를수록 고품질의 제품으로 인정받기 때문에 반도체 메모리 장치의 동작 속도를 향상시키려는 노력은 앞으로도 계속되어야 한다.
도 1은 종래의 반도체 메모리 장치의 로우 어드레스 제어 회로의 블록도이다. 상기 로우 어드레스 제어 회로(1)는 동기식(Syncronous) DRAM(Dynamic Random Access Memory) 반도체 장치에 구현되는 것으로서, 내부 클럭 신호인 PCLK과 로우 어드레스 스트로브 신호인 PRAS 계열의 CNTi와 메모리 뱅크를 선택하기 위한 뱅크 선택 신호인 BS를 입력으로 하는 로우 어드레스 스트로브 버퍼(Row Address Strobe Buffer)(11)와, 상기 로우 어드레스 스트로브 버퍼(11)에서 출력되는 신호인 PRB를 입력으로 하는 로우 어드레스 지연 신호 발생부(13)와, 상기 로우 어드레스 지연 신호 발생부(13)의 출력 신호인 PRD를 입력으로 하는 로우 어드레스 리셋(reset) 신호 발생부(15)와, 상기 로우 어드레스 리셋 신호 발생부(15)의 출력 신호인 PRAR을 입력으로하는 로우 어드레스 버퍼(17)와, 상기 로우 어드레스 버퍼(17)에서 출력되는 로우 어드레스 신호인 RAi를 입력으로 하는 로우 프리디코더(19)와, 상기 로우 프리디코더(19)의 출력 신호인 PDRA를 입력으로 하는 로우 디코더(21)로 구성되어있다.
도 2는 상기 도 1에 도시된 신호들의 타이밍도이다. 상기 도 2를 참조하여 상기 도 1에 도시된 블록도의 동작을 설명하기로 한다. 정상적인 로우 액티브(Row Active) 동작 모드가 되면 상기 로우 어드레스 제어 회로(1)에는 외부 클럭 신호인 ECLK과 칼럼 어드레스 스트로브 신호인 CASB와 데이터 기입 인에이블(Enable) 신호인 WE와 칩 선택 신호인 CSB 및 어드레스 신호인 Ai가 입력된다. 상기 BS와 상기 Ai가 입력되고 상기 RASB와 상기 CSB가 논리 로우(Logic Low)가 되며 상기 CASB와 상기 WE가 논리 하이(Logic High)가 된 상태에서 상기 ECLK이 논리 하이가 됨에 의해 상기 PCLK이 논리 하이가 되면 상기 로우 어드레스 스트로브 버퍼(11)로부터 논리 로우 레벨의 PRB가 출력된다. 상기 PRB가 논리 로우가 되면 상기 로우 어드레스 지연 신호 발생부(13)는 논리 하이 레벨의 PRD를 출력한다. 상기 PRD가 논리 하이가 되면 상기 로우 어드레스 리셋 신호 발생부(15)는 논리 하이 레벨의 PRAR을 출력한다. 상기 PRAR이 논리 하이가 되면 상기 로우 어드레스 버퍼(17)는 RAi와 상기 RAi의 상보 신호인 RAiB를 출력한다. 상기 RAi와 RAiB가 입력되면 상기 로우 프리디코더(19)는 PDRA를 출력하고 상기 PDRA가 입력되면 상기 로우 디코더(21)는 워드 라인(23)을 논리 하이 레벨로 활성화시킨다.
상술한 바와 같이 종래 기술에 따르면 외부 클럭 신호인 ECLK이 입력된 후 상기 워드 라인(23)이 활성화되는데는 긴 시간 지연이 발생한다. 여기서 상기 워드 라인(23)이 활성화되는 시간이 단축되면 로우 어드레스 제어 회로(1)의 동작 속도는 향상된다.
본 발명이 이루고자하는 기술적 과제는 워드 라인이 활성화되는 시간을 단축시킬 수 있는 로우 어드레스 제어 회로를 갖는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 로우 어드레스 제어 회로의 블록도.
도 2는 상기 도 1에 도시된 신호들의 타이밍도.
도 3은 본 발명에 따른 반도체 메모리 장치의 로우 어드레스 제어 회로의 블록도.
도 4는 상기 도 3에 도시된 로우 어드레스 인에이블(Enable) 신호 발생부의 회로도.
도 5는 상기 도 3에 도시된 로우 어드레스 버퍼(Row Address Buffer)의 회로도.
도 6은 상기 도 3에 도시된 로우 어드레스 스트로브 버퍼(Row Address Strobve uffer)의 회로도.
도 7은 상기 도 3에 도시된 프리디코딩 로우 어드레스 샘플링 펄스(Predecoding Row Address Sampling Pulse) 발생부의 회로도.
도 8은 상기 도 3에 도시된 로우 디코더(Row Decoder)의 회로도.
도 9는 상기 도 3에 도시된 로우 어드레스 지연 신호 발생부의 회로도.
도 10은 상기 도 3에 도시된 로우 프리차지 펄스 발생부의 회로도.
도 11은 상기 도 3에 도시된 상보 로우 어드레스 펄스 발생부의 회로도.
도 12는 상기 도 3에 도시된 신호들의 타이밍도.
상기 과제를 이루기 위하여 본 발명은, 클럭 신호가 인에이블될 때 인에이블되는 로우 어드레스 인에이블 신호를 출력하는 로우 어드레스 인에이블 신호 발생부와, 상기 로우 어드레스 인에이블 신호 발생부의 출력을 입력으로하여 상기 로우 어드레스 인에이블 신호가 인에이블될 때 인에이블되는 로우 어드레스 신호를 출력하는 로우 어드레스 버퍼와, 상기 로우 어드레스 버퍼의 출력을 입력으로하고 상기 로우 어드레스 신호를 프리디코딩하여 프리디코딩 로우 어드레스 신호를 출력하는 로우 프리디코더와, 상기 클럭 신호를 입력으로하여 상기 클럭 신호가 인에이블될 때 제1 제어 신호를 출력하는 로우 어드레스 스트로브 버퍼와, 상기 로우 어드레스 스트로브 버퍼의 출력을 입력으로하여 상기 제1 제어 신호가 인에이블될 때 상기 프리디코딩 로우 어드레스 신호를 로우 디코더에서 사용할 수 있도록하기위한 프리디코딩 로우 어드레스 샘플링 펄스 신호를 출력하는 프리디코딩 로우 어드레스 샘플링 펄스 발생부, 및 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부와 상기 로우 프리디코더의 출력을 입력으로하고 출력단은 워드라인과 연결되어서 상기 프리디코딩 로우 어드레스 신호와 상기 프리디코딩 로우 어드레스 샘플링 펄스 신호가 인에이블될 때 상기 워드라인을 활성화시키는 로우 디코더를 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 로우 어드레스 인에이블 신호 발생부는 데이터 기입 인에이블 신호의 반전 신호를 입력으로 하는 제1 인버터(Inverter)와, 상기 제1 인버터의 출력과 로우 어드레스 스트로브 신호의 반전 신호로서 상기 클럭 신호에 의해 인에이블되는 신호 및 칩 선택 신호의 반전 신호를 입력으로하는 제1 낸드 게이트(NAND Gate)와, 상기 제1 낸드 게이트의 출력과 칼럼 어드레스 스트로브 신호의 반전 신호를 입력으로하는 제1 노아 게이트(NOR gate)와, 상기 제1 노아 게이트의 출력과 상기 클럭을 입력으로하는 제2 낸드 게이트 및 상기 상기 제2 낸드 게이트의 출력을 입력으로하여 로우 어드레스 인에이블 신호를 출력하는 제2 인버터로 구성한다.
또, 상기 로우 어드레스 버퍼는 상기 클럭 신호를 입력으로하는 제3 인버터와, 상기 제3 인버터의 출력을 입력으로하는 제4 인버터와, 외부 어드레스 신호를 입력으로하는 제5 인버터와, 상기 제3 인버터의 출력단에 게이트가 연결되고 상기 제4 인버터의 출력단에 상보 게이트가 연결되며 상기 제5 인버터의 출력을 입력으로하는 제1 전송 게이트와, 상기 제1 전송 게이트의 출력을 입력으로하는 제1 래취기와, 상기 제1 래취기의 출력을 입력으로하는 제6 인버터와, 상기 로우 어드레스 인에이블 신호와 상기 클럭 신호를 입력으로하는 제3 낸드 게이트와, 상기 제3 낸드 게이트의 출력을 입력으로하는 제7 인버터와, 상기 제3 낸드 게이트의 출력단에 상보 게이트가 연결되고 상기 제7 인버터의 출력단에 게이트가 연결되며 상기 제1 래취기의 출력을 입력으로하는 제2 전송 게이트와, 상기 제3 낸드 게이트의 출력단에 상보 게이트가 연결되고 상기 제7 인버터의 출력단에 게이트가 연결되며 상기 제6 인버터의 출력을 입력으로하는 제3 전송 게이트와, 상기 제2 전송 게이트의 출력단에 드레인이 연결되고 소오스는 접지된 제1 NMOS트랜지스터와, 상기 제1 NMOS트랜지스터의 드레인에 입력단이 연결된 제2 래취기와, 상기 제2 래취기의 출력을 입력으로하는 제8 인버터와, 상기 제3 전송 게이트의 출력단에 드레인이 연결되고 소오스는 접지된 제2 NMOS트랜지스터와, 상기 제2 NMOS트랜지스터의 드레인에 입력단이 연결된 제3 래취기와, 상기 제3 래취기의 출력을 입력으로하는 제9 인버터, 및 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부의 출력과 전원 전압을 입력으로하고 출력단은 상기 제1 NMOS트랜지스터의 게이트와 상기 제2 NMOS트랜지스터의 게이트에 공통으로 연결된 제4 낸드 게이트로 구성한다.
또한, 상기 로우 어드레스 스트로브 버퍼는 데이터 기입 인에이블 신호의 반전 신호를 입력으로하는 제10 인버터와, 리프레쉬 카운터 신호를 입력으로하는 제2 노아 게이트와, 칼럼 어드레스 스트로브 신호의 반전 신호를 입력으로하는 제11 인버터와, 상기 제10 인버터의 출력과 상기 제2 노아 게이트의 출력과 상기 칼럼 어드레스 스트로브 신호의 반전 신호를 입력으로하는 제5 낸드 게이트와, 메모리 뱅크 선택 신호와 상기 제11 인버터의 출력을 입력으로하는 제6 낸드 게이트와, 상기 제5 낸드 게이트의 출력과 상기 제6 낸드 게이트의 출력을 입력으로하는 제7 낸드 게이트와, 상기 로우 어드레스 스트로브 신호의 반전 신호를 입력으로하는 제12 인버터와, 상기 클럭 신호를 입력으로하는 제13 인버터와, 상기 클럭 신호에 상보 게이트가 연결되고 상기 제13 인버터의 출력단에 게이트가 연결되며 상기 제12 인버터의 출력을 입력으로하는 제4 전송 게이트와, 상기 제4 전송 게이트의 출력을 입력으로하고 제2 제어 신호를 출력하는 제4 래취기와, 상기 제4 래취기의 출력과 상기 클럭 신호 및 칩 선택 신호의 반전 신호를 입력으로하는 제8 낸드 게이트와, 상기 제8 낸드 게이트의 출력을 입력으로하는 제14 인버터와, 상기 제10 인버터의 출력과 상기 제7 낸드 게이트의 출력 및 상기 제14 인버터의 출력을 입력으로하는 제9 낸드 게이트와, 상기 제9 낸드 게이트의 출력을 입력으로하여 상기 제1 제어 신호를 출력하는 제15 인버터와, 상기 제15 인버터의 입력단에 게이트가 연결되고 전원 전압에 소오스가 연결된 제1 PMOS트랜지스터와, 상기 데이터 기입 인에이블 신호의 반전 신호와 상기 제11 인버터의 출력 및 상기 제14 인버터의 출력을 입력으로하는 제10 낸드 게이트와, 상기 제10 낸드 게이트의 출력을 입력으로하는 제16 인버터와, 상기 제16 인버터의 출력단에 게이트가 연결되고 상기 제1 PMOS트랜지스터의 드레인에 드레인이 연결되며 소오스는 접지된 제3 NMOS트랜지스터, 및 상기 제3 NMOS트랜지스터의 드레인에 입력단이 연결되고 제3 제어 신호를 출력하는 제4 래취기로 구성한다.
또한, 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부는 제4 제어 신호와 셀프 리프레쉬 동작시 인에이블되는 셀프 리프레쉬 동작 신호를 입력으로하는 제11 낸드 게이트와, 상기 제11 낸드 게이트의 출력을 입력으로하는 제17 인버터와, 상기 제17 인버터의 출력단에 직렬로 연결된 제18 내지 제20 인버터와, 상기 제17 인버터의 출력과 상기 제20 인버터의 출력을 입력으로하는 제12 낸드 게이트와, 상기 셀프 리프레쉬 동작 신호를 입력으로하는 제21 인버터와, 상기 제21 인버터의 출력단에 게이트가 연결되고 전원 전압에 소오스가 연결된 제2 PMOS트랜지스터와, 상기 제1 제어 신호에 게이트가 연결되고 상기 제2 PMOS트랜지스터의 드레인에 소오스가 연결된 제3 PMOS트랜지스터와, 상기 제21 인버터의 출력단에 게이트가 연결되고 상기 제3 PMOS트랜지스터의 드레인에 드레인이 연결된 제4 NMOS트랜지스터와, 상기 제1 제어 신호에 게에트가 연결되고 상기 제4 NMOS트랜지스터의 소오스에 드레인이 연결되고 소오스는 접지된 제5 NMOS트랜지스터와, 상기 제4 NMOS트랜지스터의 드레인에 드레인이 연결되고 다른 전원 전압에 게이트가 연결되며 상기 전원 전압에 소오스가 연결된 제4 PMOS트랜지스터와, 상기 제4 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 다른 전원 전압에 게이트가 연결되며 상기 전원 전압에 소오스가 연결된 제5 PMOS트랜지스터와, 상기 제5 PMOS트랜지스터의 드레인에 입력단에 직렬로 연결된 제22 내지 제23 인버터와, 상기 제23 인버터의 출력과 상기 제12 낸드 게이트의 출력을 입력으로하여 프리디코딩 로우 어드레스 샘플링 펄스를 출력하는 제13 낸드 게이트와, 상기 제13 낸드 게이트의 출력단에 직렬로 연결된 제24 내지 제25 인버터, 및 상기 제25 인버터의 출력단에 입력단이 연결되고 상기 제5 PMOS트랜지스터의 게이트에 출력단이 연결된 제26 인버터로 구성한다.
또한, 상기 로우 디코더는 인에이블시 워드 라인을 프리차지시키는 제4 제어 신호에 게이트가 연결되고 전원 전압에 소오스가 연결된 제6 PMOS트랜지스터와, 상기 제6 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 로우 프리디코더의 출력단에 게이트가 연결된 제6 NMOS트랜지스터와, 상기 제6 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부의 출력단에 게이트가 연결되며 소오스는 접지된 제7 NMOS트랜지스터, 및 상기 제6 NMOS트랜지스터의 드레인에 입력단이 연결되고 상기 워드 라인에 출력단이 연결된 제5 래취기로 구성한다.
또한, 상기 로우 어드레스 지연 신호 발생부는 상기 제3 제어 신호와 셀프 리프레쉬 동작시 주기적으로 펄스를 발생하는 셀프 리프레쉬 주기 발진기 출력 신호를 입력으로하여 로우 어드레스 지연 신호를 출력하는 제14 낸드 게이트로 구성하고, 상기 로우 프리차지 펄스 발생부는 상기 로우 어드레스 지연 신호를 입력으로하는 제27 인버터와, 상기 제27 인버터에 직렬로 연결된 제28 내지 제30 인버터들과, 상기 제27 인버터의 출력과 상기 제30 인버터의 출력을 입력으로하여 로우 어드레스 프리차지 펄스를 출력하는 제15 낸드 게이트로 구성하며, 상기 상보 로우 어드레스 펄스 발생부는 상기 프리디코딩 로우 어드레스 샘플링 펄스를 입력으로하는 제31 인버터와, 상기 제31 인버터의 출력을 입력으로하는 제32 인버터와, 상기 제32 인버터의 출력을 입력으로하는 제33 인버터와, 상기 프리디코딩 로우 어드레스 샘플링 펄스와 상기 제33 인버터의 출력을 입력으로하는 제3 노아 게이트, 및 상기 제3 노아 게이트의 출력을 입력으로하여 상기 상보 로우 어드레스 펄스를 출력하는 제34 인버터로 구성한다.
상기 본 발명에 의하여 워드 라인이 활성화되는 시간이 종래의 경우보다 약 25％ 단축된다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 로우 어드레스 제어 회로의 블록도이다. 도 3에 도시된 로우 어드레스 제어 회로(101)는 동기식 DRAM 반도체 장치에 구현되는 것으로서, 내부 클럭 신호인 PCLK과 PRASF, PCASF 및 PWEF를 입력으로하여 로우 어드레스 인에이블 신호인 PRA를 출력하는 로우 어드레스 인에이블(Row Address Enable) 신호 발생부(111)와, 상기 PRA를 입력으로하여 로우 어드레스 신호인 RAi를 출력하는 로우 어드레스 버퍼(113)와, 상기 RAi를 입력으로하여 프리디코딩된 로우 어드레스 신호인 PDRA를 출력하는 로우 프리디코더(115)와, PRAS, PCLK,CNTi, BS, PCASF, PWEF 및 PCS를 입력으로하여 제1 제어 신호인 RP와 제2 제어 신호인 PRASF 및 제3 제어 신호인 PRB를 출력하는 로우 어드레스 스트로브 버퍼(117)와, 상기 RP를 입력으로하여 프리디코딩된 로우 어드레스 샘플링 펄스인 PDRASP를 출력하는 프리디코딩 로우 어드레스 샘플링 펄스 발생부(119)와, 상기 PDRASP를 입력으로하여 상보 로우 어드레스 펄스인 RAPB를 출력하는 상보 로우 어드레스 펄스 발생부(121)와, 상기 PDRASP를 입력으로하여 워드라인(Word Line)을 구동하는 로우 디코더(123)와, 상기 PRB를 입력으로하여 제4 제어 신호이며 로우 어드레스 지연 신호인 PRD를 출력하는 로우 어드레스 지연 신호 발생부(125), 및 상기 PRD를 입력으로하여 제5 제어 신호이며 로우 어드레스 프리차지 펄스인 ROWPBP를 출력하는 로우 어드레스 프리차지 펄스(ROw Address Precharge Pulse) 발생부(127)로 구성되어있다.
상기 로우 어드레스 스트로브 버퍼(117)는 TTL(Transistor transistor Logic) 레벨의 입력 신호를 동기식 DRAM 반도체 장치에 적합한 CMOS(Complementary Metal Oxide Semiconductor) 레벨로 변환시켜준다.
상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부(119)는 정상적인 로우 액티브(Row Active) 동작시는 상기 RP가 논리 하이가 되면 논리 하이 레벨의 펄스를 발생하여 상기 로우 디코더(123)의 출력단에 연결된 워드라인을 논리 하이로 활성화시킨다.
상기 상보 로우 어드레스 펄스 발생부(121)는 상기 PDRASP가 논리 로우가 되면 논리 로우 레벨의 RAPB를 발생하고, 그로 인하여 상기 로우 어드레스 버퍼(113)의 출력 신호인 RAi는 논리 로우 레벨로 프리차지된다.
상기 로우 프리차지 펄스 발생부(127)는 상기 PRD가 논리 로우로 디세이블(Disable)되면 논리 로우 레벨의 펄스인 ROWPBP를 출력하여 상기 로우 디코더(123)의 출력단에 연결되어있는 워드라인을 논리 로우로 프리차지시킨다.
상기 PRAS는 상기 RASB의 반전 신호이고, 상기 PRASF는 상기 PRAS와 동일한 위상을 가지되 PCLK보다 셋업 타임(set-up time)만큼 빨리 발생하는 신호이다. 상기 PCASF는 외부 클럭 신호인 CASB(Column Addres Storbe Bar)의 반전 신호이고, 상기 PWEF는 데이터 기입 인에이블 신호인 WE(Write Enable)의 반전 신호이며, 상기 PCS는 칩 선택 신호인 CSB(Chip Select Bar)의 반전 신호이다. 상기 CNTi는 리프레쉬를 수행하기위한 리프레쉬 카운트(Refresh Count) 출력 신호이고, 상기 BS는 메모리 뱅크(Bank)를 선택하기위한 메모리 뱅크 선택 신호이다.
도 4는 상기 도 3에 도시된 로우 어드레스 인에이블 신호 발생부(111)의 회로도이다. 상기 로우 어드레스 인에이블 신호 발생부(111)는 상기 PWEF를 입력으로 하는 제1 인버터(131)와, 상기 제1 인버터(131)의 출력과 상기 PCLK에 의해 인에이블되는 PRASF 및 상기 PCS를 입력으로하는 제1 낸드 게이트(133)와, 상기 제1 낸드 게이트(133)의 출력과 상기 PCASF를 입력으로하는 제1 노아 게이트(135)와, 상기 제1 노아 게이트(135)의 출력과 상기 PCLK을 입력으로하는 제2 낸드 게이트(137), 및 상기 제2 낸드 게이트(137)의 출력을 입력으로하여 로우 어드레스 인에이블 신호인 PRA를 출력하는 제2 인버터(139)로 구성되어있다.
도 5는 상기 도 3에 도시된 로우 어드레스 버퍼(Row Address Buffer)(113)의 회로도이다. 상기 로우 어드레스 버퍼(113)는 상기 PCLK을 입력으로하는 제3 인버터(141)와, 상기 제3 인버터(141)의 출력을 입력으로하는 제4 인버터(143)와, 외부 어드레스 신호인 Ai를 입력으로하는 제5 인버터(145)와, 상기 제3 인버터(145)의 출력단에 게이트가 연결되고 상기 제4 인버터(143)의 출력단에 상보 게이트가 연결되며 상기 제5 인버터(145)의 출력을 입력으로하는 제1 전송 게이트(147)와, 상기 제1 전송 게이트(147)의 출력을 입력으로하는 제1 래취기(149)와, 상기 제1 래취기(149)의 출력을 입력으로하는 제6 인버터(151)와, 상기 PRA와 상기 PCLK을 입력으로하는 제3 낸드 게이트(153)와, 상기 제3 낸드 게이트(153)의 출력을 입력으로하는 제7 인버터(155)와, 상기 제3 낸드 게이트(153)의 출력단에 상보 게이트가 연결되고 상기 제7 인버터(155)의 출력단에 게이트가 연결되며 상기 제1 래취기(149)의 출력을 입력으로하는 제2 전송 게이트(157)와, 상기 제3 낸드 게이트(153)의 출력단에 상보 게이트가 연결되고 상기 제7 인버터(155)의 출력단에 게이트가 연결되며 상기 제6 인버터(151)의 출력을 입력으로하는 제3 전송 게이트(159)와, 상기 제2 전송 게이트(157)의 출력단에 드레인이 연결되고 소오스는 접지된 제1 NMOS트랜지스터(161)와, 상기 제1 NMOS트랜지스터(161)의 드레인에 입력단이 연결된 제2 래취기(163)와, 상기 제2 래취기(163)의 출력을 입력으로하는 제8 인버터(165)와, 상기 제3 전송 게이트(159)의 출력단에 드레인이 연결되고 소오스는 접지된 제2 NMOS트랜지스터(167)와, 상기 제2 NMOS트랜지스터(167)의 드레인에 입력단이 연결된 제3 래취기(169)와, 상기 제3 래취기(169)의 출력을 입력으로하는 제9 인버터(171), 및 상기 상보 로우 어드레스 펄스인 RAPB와 전원 전압의 일종인 VCCH를 입력으로하고 출력단은 상기 제1 NMOS트랜지스터(161)의 게이트와 상기 제2 NMOS트랜지스터(167)의 게이트에 공통으로 연결된 제4 낸드 게이트(173)로 구성되어있다.
도 6은 상기 도 3에 도시된 로우 어드레스 스트로브 버퍼(Row Address Strobve uffer)(117)의 회로도이다. 상기 로우 어드레스 스트로브 버퍼(117)는 상기 PWEF를 입력으로하는 제10 인버터(181)와, 상기 CNTi를 입력으로하는 제2 노아 게이트(183)와, 상기 PCASF를 입력으로하는 제11 인버터(185)와, 상기 제10 인버터(181)의 출력과 상기 제2 노아 게이트(183)의 출력과 상기 PCASF를 입력으로하는 제5 낸드 게이트(187)와, 상기 BS와 상기 제11 인버터(185)의 출력을 입력으로하는 제6 낸드 게이트(189)와, 상기 제5 낸드 게이트(187)의 출력과 상기 제6 낸드 게이트(189)의 출력을 입력으로하는 제7 낸드 게이트(191)와, 상기 PRAS를 입력으로하는 제12 인버터(193)와, 상기 PCLK을 입력으로하는 제13 인버터(195)와, 상기 PCLK에 상보 게이트가 연결되고 상기 제13 인버터(195)의 출력단에 게이트가 연결되며 상기 제12 인버터(193)의 출력을 입력으로하는 제4 전송 게이트(197)와, 상기 제4 전송 게이트(197)의 출력을 입력으로하고 제2 제어 신호인 PRASF를 출력하는 제4 래취기(199)와, 상기 제4 래취기(199)의 출력과 상기 PCLK 및 상기 PCS를 입력으로하는 제8 낸드 게이트(201)와, 상기 제8 낸드 게이트(201)의 출력을 입력으로하는 제14 인버터(203)와, 상기 제10 인버터(181)의 출력과 상기 제7 낸드 게이트(191)의 출력 및 상기 제14 인버터(203)의 출력을 입력으로하는 제9 낸드 게이트(205)와, 상기 제9 낸드 게이트(205)의 출력을 입력으로하여 상기 제1 제어 신호인 RP를 출력하는 제15 인버터(207)와, 상기 제15 인버터(207)의 입력단에 게이트가 연결되고 전원 전압인 Vdd에 소오스가 연결된 제1 PMOS트랜지스터(209)와, 상기 PWEF와 상기 제11 인버터(185)의 출력 및 상기 제14 인버터(203)의 출력을 입력으로하는 제10 낸드 게이트(211)와, 상기 제10 낸드 게이트(211)의 출력을 입력으로하는 제16 인버터(213)와, 상기 제16 인버터(213)의 출력단에 게이트가 연결되고 상기 제1 PMOS트랜지스터(209)의 드레인에 드레인이 연결되며 소오스는 접지된 제3 NMOS트랜지스터(215), 및 상기 제3 NMOS트랜지스터(215)의 드레인에 입력단이 연결되고 제3 제어 신호인 PRB를 출력하는 제4 래취기(217)로 구성되어있다.
도 7은 상기 도 3에 도시된 프리디코딩 로우 어드레스 샘플링 펄스 발생부(119)의 회로도이다. 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부(119)는 셀프 리프레쉬 동작시 인에이블되는 셀프 리프레쉬(self refresh) 동작 신호인 PSRAS와 제4 제어 신호인 상기 PRD를 입력으로하는 제11 낸드 게이트(221)와, 상기 제11 낸드 게이트(221)의 출력을 입력으로하는 제17 인버터(223)와, 상기 제17 인버터(223)의 출력단에 직렬로 연결된 제18 내지 제20 인버터들(225,226,227)과, 상기 제18 인버터(223)의 출력과 상기 제20 인버터(227)의 출력을 입력으로하는 제12 낸드 게이트(229)와, 상기 PSARS를 입력으로하는 제21 인버터(230)와, 상기 제21 인버터(230)의 출력단에 게이트가 연결되고 상기 Vdd에 소오스가 연결된 제2 PMOS트랜지스터(231)와, 상기 RP에 게이트가 연결되고 상기 제2 PMOS트랜지스터(231)의 드레인에 소오스가 연결된 제3 PMOS트랜지스터(232)와, 상기 제21 인버터(230)의 출력단에 게이트가 연결되고 상기 제3 PMOS트랜지스터의 드레인에 드레인이 연결된 제4 NMOS트랜지스터(233)와, 상기 RP에 게이트가 연결되고 상기 제4 NMOS트랜지스터(233)의 소오스에 드레인이 연결되고 소오스는 접지된 제5 NMOS트랜지스터(234)와, 상기 제4NMOS트랜지스터(233)의 드레인에 드레인이 연결되고 상기 Vdd에 소오스가 연결되며 Vcch에 게이트가 연결된 제4 PMOS트랜지스터(235)와, 상기 제4 PMOS트랜지스터(235)의 드레인에 드레인이 연결되고 상기 Vdd에 소오스가 연결된 제4 PMOS트랜지스터(237)와, 상기 제4 PMOS트랜지스터(237)의 드레인에 입력단이 연결된 제22 인버터(239)와, 상기 제22 인버터(239)의 출력단과 입력단에 각각 입력단과 출력단이 연결된 제23 인버터(241)과, 상기 제23 인버터(241)의 출력과 상기 제12 낸드 게이트(229)의 출력을 입력으로하여 프리디코딩 로우 어드레스 샘플링 펄스인 PDRASP를 출력하는 제13 낸드 게이트(243)와, 상기 제13 낸드 게이트(243)의 출력단에 직렬로 연결된 제24 내지 제25 인버터들(245,247), 및 상기 제25 인버터(247)의 출력단에 입력단이 연결되고 상기 제5 PMOS트랜지스터(237)의 게이트에 출력단이 연결된 제26 인버터(249)로 구성되어있다.
도 8은 상기 도 3에 도시된 로우 디코더(Row Decoder)(123)의 회로도이다. 상기 로우 디코더(123)는 인에이블시 워드 라인을 프리차지시키는 제5 제어 신호인 ROWPBP에 게이트가 연결되고 상기 Vdd에 소오스가 연결된 제6 PMOS트랜지스터(251)와, 상기 제6 PMOS트랜지스터(251)의 드레인에 드레인이 연결되고 상기 로우 프리디코더(123)의 출력단에 게이트가 연결된 제6 NMOS트랜지스터(253)와, 상기 제6 NMOS트랜지스터(253)의 소오스에 드레인이 연결되고 상기 PDRASP에 게이트가 연결되며 소오스는 접지된 제7 NMOS트랜지스터(255), 및 상기 제6 NMOS트랜지스터(253)의 드레인에 입력단이 연결되고 상기 워드 라인에 출력단이 연결된 제5 래취기(257)로 구성되어있다.
도 9는 상기 도 3에 도시된 로우 어드레스 지연 신호 발생부(125)의 회로도이다. 상기 로우 어드레스 지연 신호 발생부(125)는 상기 PRB와 셀프 리프레쉬 동작시 주기적으로 펄스를 발생하는 셀프 리프레쉬 주기 발진기 출력 신호인 SRSP를 입력으로하여 상기 PRD를 출력하는 제14 낸드 게이트(261)로 구성되어있다.
도 10은 상기 도 3에 도시된 로우 프리차지 펄스 발생부(127)의 회로도이다. 상기 로우 프리차지 펄스 발생부(127)는 상기 PRD를 입력으로하는 제27 인버터(271)와, 상기 제27 인버터(271)에 직렬로 연결된 제28 내지 제30 인버터들(273,275,277)과, 상기 제27 인버터(271)의 출력과 상기 제30 인버터(277)의 출력을 입력으로하여 상기 제5 제어 신호인 ROWPBP를 출력하는 제15 낸드 게이트(279)로 구성되어있다.
도 11은 상기 도 3에 도시된 상보 로우 어드레스 펄스 발생부(121)의 회로도이다. 상기 상보 로우 어드레스 펄스 발생부(121)는 상기 PDRASP를 입력으로하는 제31 인버터(281)와, 상기 제31 인버터(281)의 출력을 입력으로하는 제32 인버터(283)와, 상기 제32 인버터(283)의 출력을 입력으로하는 제33 인버터(285)와, 상기 PDRASP와 상기 제33 인버터(285)의 출력을 입력으로하는 제3 노아 게이트(287), 및 상기 제3 노아 게이트(287)의 출력을 입력으로하여 상기 상보 로우 어드레스 펄스인 RAPB를 출력하는 제34 인버터(289)로 구성되어있다.
도 12는 상기 도 3에 도시된 신호들의 타이밍도이다. 상기 도 12를 참조하여 상기 도 3 내지 도 11에 도시된 회로들의 동작을 설명하기로 한다. 정상적인 로우 액티브 동작 모드가 되면 동기식 DRAM 반도체 장치에 입력되는 상기 RASB와 상기 CSB는 논리 로우가 되고 상기 CASB와 상기 WE는 논리 하이가 된다. 상기 RASB와 상기 CSB는 논리 하이로 반전되어 각각 PRAS와 PCS가 되고, 상기 CASB와 상기 WE는 논리 로우로 반전되어 각각 PCASF와 PWE가 되어 상기 로우 어드레스 스트로브 버퍼(117)로 입력된다. 그리고 상기 BS와 상기 Ai도 상기 로우 어드레스 스트로브 버퍼(117)로 입력된다. 이 상태에서 외부 클럭 신호인 ECLK이 논리 하이로 증가하면, 상기 PCLK이 논리 하이로 증가한다. 상기 PCLK이 논리 하이로 증가하면 논리 하이의 PRASF가 발생한다. 상기 PCLK과 상기 PRAS 및 상기 PCS가 논리 하이이고 상기 PCASF와 상기 PWEF가 논리 로우이면 상기 로우 어드레스 스트로브 버퍼(117)로부터 출력되는 상기 PRB는 논리 로우가 되고 상기 RP는 논리 하이 레벨의 펄스가 된다.
동시에 상기 도 4에 도시된 상기 로우 어드레스 인에이블 신호 발생부(111)의 제1 낸드 게이트(133)의 출력은 논리 논리 로우가 되고 제1 노아 게이트(135)의 출력은 논리 하이가 된다. 상기 PCLK이 논리 하이이므로 상기 제2 낸드 게이트(137)의 출력은 논리 로우가 되어 상기 PRA는 논리 하이가 된다.
상기 도 5에서 상기 PRA와 상기 PCLK이 논리 하이가 되면 상기 제2 전송 게이트(157)와 상기 제3 전송 게이트(159)가 도통하여 상기 제1 래취기(149)에 래취되어있던 상기 Ai는 제2 래취기(163)와 제3 래취기(169)에 래취되어 상기 RAi는 논리 하이로 인에이블되고 상기 RAiB는 논리 로우로 인에이블된다. 여기서 상기 Ai는 상기 PCLK이 논리 로우일 때 상기 제1 전송 게이트(147)는 도통되므로 상기 제1 전송 게이트(147)를 통해 상기 제1 래취기(149)에 미리 래취되어있다. 상기 PCLK이 논리 하이가 되면 상기 제1 전송 게이트(147)는 불통되므로 상기 Ai는 상기 PCLK이 논리 하이인 동안에는 상기 제1 전송 게이트(147)를 통과하지 못한다. 이와같이 상기 PCLK이 발생하면 상기 PRA가 인에이블되고, 상기 PRA가 인에이블되면 곧바로 상기 RAi가 인에이블됨으로 상기 RAi가 인에이블되는 시간은 매우 짧다. 상기 RAi가 인에이블되면 상기 로우 프리디코더(115)의 출력 신호인 PDRA도 논리 하이가 된다.
상기 도 7에서 상기 PSRAS는 셀프 리프레쉬 동작이 아닐 때에는 항상 논리 로우이다. 따라서 상기 PSRAS가 논리 로우인 상태에서 상기 RP가 논리 하이가 되면 상기 제4 NMOS트랜지스터(233)와 상기 제5 NMOS트랜지스터(234)가 도통하고 그로 인하여 상기 제12 낸드 게이트(243)의 출력 신호는 논리 하이가 되므로 상기 PDRASP는 논리 하이가 된다.
상기 도 8에서 상기 제5 NMOS트랜지스터(253)는 상기 PDRA가 논리 하이가 됨에 따라 이미 도통상태에 있다. 그래서 상기 PDRASP가 논리 하이가 되자마자 상기 제7 NMOS트랜지스터(255)는 도통하여 상기 제5 래취기(257)의 입력단은 논리 로우가 된다. 따라서 상기 로우디코더(123)에 연결된 워드라인은 논리 하이로 활성화된다. 상기 워드라인이 활성화되는 시간은 상기 ECLK이 논리 하이가 되고나서 상기 ECLK의 약 반주기(T1)가 지난 때이다.
상기 PDRASP와 상기 RAi는 서로 다른 곳에서 발생되므로 상기 로우 디코더(123)에 입력되는 시간이 달라질 수가 있다. 만일 상기 RAi가 상기 PDARSP보다 늦게 상기 로우 디코더(123)에 입력될 경우, 상기 로우 디코더(123)는 원하지않는 로우 어드레스 신호를 래취할 수 있기 때문에 상기 로우 어드레스 버퍼(113)의 출력은 상기 RAi가 논리 하이로 인에이블된 이후에는 논리 로우 상태로 유지되어야한다. 이것을 실현하기 위해서 상기 PDRASP가 논리 로우로 디세이블되면 상기 도 11의 상보 로우 어드레스 펄스 발생부(121)는 상기 RAPB를 논리 로우로 인에이블시킨다. 상기 RAPB가 논리 로우가 되면 상기 도 5의 제4 낸드 게이트(173)의 출력은 논리 하이가 되고 그로 인하여 상기 제1 NMOS트랜지스터(161)와 상기 제2 NMOS트랜지스터(167)는 도통한다. 그러면 상기 제2 래취기(163)의 입력과 상기 제3 래취기(169)의 입력은 논리 로우가 되어 상기 RAi와 상기 RAiB는 논리 로우로 디세이블된다. 상기 RAi가 논리 로우가 되면 상기 로우 프리디코더(115)의 출력 신호인 PDRA도 논리 로우로 디세이블된다.
로우 프리차지 모드가 되면, 상기 RASB와 상기 CSB 및 상기 CSB는 상기 로우 액티브 모드와 동일한 논리 레벨을 유지하는 반면, 상기 WE는 논리 하이에서 논리 로우가 된다. 그러면 상기 PWEF는 논리 하이가 된다. 이 상태에서 상기 PCLK이 논리 하이로 증가하면, 상기 도 6의 제9 낸드 게이트(205)의 출력은 논리 하이가 되어 상기 제1 PMOS트랜지스터(209)는 불통된다. 그리고 상기 제10 낸드 게이트(211)의 출력은 논리 로우가 되어 상기 제3 NMOS트랜지스터(215)는 도통한다. 따라서 상기 제4 래취기(217)의 출력인 PRB는 논리 하이가 된다. 상기 PRB가 논리 하이가 되면 상기 도 9에 도시된 로우 어드레스 지연 신호 발생부(125)의 출력 신호인 PRD는 논리 로우로 디세이블된다. 상기 PRD가 논리 로우가 되면 상기 도 10에 도시된 로우 프리차지 펄스 발생부(127)의 출력 신호인 ROWPBP는 논리 로우 펄스가 되고 그로 인하여 도 8의 제6 PMOS트랜지스터(251)가 도통한다. 그러면 상기 도 8의 상기 제5 래취기(257)의 입력단은 논리 하이가 되므로 상기 워드라인은 논리 로우로 프리차지된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 워드 라인이 인에이블되는데 걸리는 시간은 내부 클럭 신호의 약 반주기로서 워드라인이 활성화되는 시간은 종래보다 약 두배 빨라진다.

Claims (12)

  1. 클럭 신호가 인에이블될 때 인에이블되는 로우 어드레스 인에이블 신호를 출력하는 로우 어드레스 인에이블 신호 발생부;
    상기 로우 어드레스 인에이블 신호 발생부의 출력을 입력으로하여 상기 로우 어드레스 인에이블 신호가 인에이블될 때 인에이블되는 로우 어드레스 신호를 출력하는 로우 어드레스 버퍼;
    상기 로우 어드레스 버퍼의 출력을 입력으로하고 상기 로우 어드레스 신호를 프리디코딩하여 프리디코딩 로우 어드레스 신호를 출력하는 로우 프리디코더;
    상기 클럭 신호를 입력으로하여 상기 클럭 신호가 인에이블될 때 제1 제어 신호를 출력하는 로우 어드레스 스트로브 버퍼;
    상기 로우 어드레스 스트로브 버퍼의 출력을 입력으로하여 상기 제1 제어 신호가 인에이블될 때 상기 프리디코딩 로우 어드레스 신호를 선택하기 위한 프리디코딩 로우 어드레스 샘플링 펄스 신호를 출력하는 프리디코딩 로우 어드레스 샘플링 펄스 발생부; 및
    상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부와 상기 로우 프리디코더의 출력을 입력으로하고 출력단은 워드라인과 연결되어서 상기 프리디코딩 로우 어드레스 신호와 상기 프리디코딩 로우 어드레스 샘플링 펄스 신호가 인에이블될 때 상기 워드라인을 활성화시키는 로우 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 로우 어드레스 인에이블 신호 발생부는 데이터 기입 인에이블 신호의 반전 신호를 입력으로 하는 제1 인버터와, 상기 제1 인버터의 출력과 로우 어드레스 스트로브 신호의 반전 신호로서 상기 클럭 신호에 의해 인에이블되는 신호 및 칩 선택 신호의 반전 신호를 입력으로하는 제1 낸드 게이트와, 상기 제1 낸드 게이트의 출력과 칼럼 어드레스 스트로브 신호의 반전 신호를 입력으로하는 제1 노아 게이트와, 상기 제1 노아 게이트의 출력과 상기 클럭을 입력으로하는 제2 낸드 게이트 및 상기 상기 제2 낸드 게이트의 출력을 입력으로하여 로우 어드레스 인에이블 신호를 출력하는 제2 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 로우 어드레스 버퍼는 상기 클럭 신호를 입력으로하는 제3 인버터와, 상기 제3 인버터의 출력을 입력으로하는 제4 인버터와, 외부 어드레스 신호를 입력으로하는 제5 인버터와, 상기 제3 인버터의 출력단에 게이트가 연결되고 상기 제4 인버터의 출력단에 상보 게이트가 연결되며 상기 제5 인버터의 출력을 입력으로하는 제1 전송 게이트와, 상기 제1 전송 게이트의 출력을 입력으로하는 제1 래취기와, 상기 제1 래취기의 출력을 입력으로하는 제6 인버터와, 상기 로우 어드레스 인에이블 신호와 상기 클럭 신호를 입력으로하는 제3 낸드 게이트와, 상기 제3 낸드 게이트의 출력을 입력으로하는 제7 인버터와, 상기 제3 낸드 게이트의 출력단에 상보 게이트가 연결되고 상기 제7 인버터의 출력단에 게이트가 연결되며 상기 제1 래취기의 출력을 입력으로하는 제2 전송 게이트와, 상기 제3 낸드 게이트의 출력단에 상보 게이트가 연결되고 상기 제7 인버터의 출력단에 게이트가 연결되며 상기 제6 인버터의 출력을 입력으로하는 제3 전송 게이트와, 상기 제2 전송 게이트의 출력단에 드레인이 연결되고 소오스는 접지된 제1 NMOS트랜지스터와, 상기 제1 NMOS트랜지스터의 드레인에 입력단이 연결된 제2 래취기와, 상기 제2 래취기의 출력을 입력으로하는 제8 인버터와, 상기 제3 전송 게이트의 출력단에 드레인이 연결되고 소오스는 접지된 제2 NMOS트랜지스터와, 상기 제2 NMOS트랜지스터의 드레인에 입력단이 연결된 제3 래취기와, 상기 제3 래취기의 출력을 입력으로하는 제9 인버터, 및 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부의 출력과 전원 전압을 입력으로하고 출력단은 상기 제1 NMOS트랜지스터의 게이트와 상기 제2 NMOS트랜지스터의 게이트에 공통으로 연결된 제4 낸드 게이트로 구성하는 것을 특징으로하는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 로우 어드레스 스트로브 버퍼는 데이터 기입 인에이블 신호의 반전 신호를 입력으로하는 제10 인버터와, 리프레쉬 카운터 신호를 입력으로하는 제2 노아 게이트와, 칼럼 어드레스 스트로브 신호의 반전 신호를 입력으로하는 제11 인버터와, 상기 제10 인버터의 출력과 상기 제2 노아 게이트의 출력과 상기 칼럼 어드레스 스트로브 신호의 반전 신호를 입력으로하는 제5 낸드 게이트와, 메모리 뱅크 선택 신호와 상기 제11 인버터의 출력을 입력으로하는 제6 낸드 게이트와, 상기 제5 낸드 게이트의 출력과 상기 제6 낸드 게이트의 출력을 입력으로하는 제7 낸드 게이트와, 상기 로우 어드레스 스트로브 신호의 반전 신호를 입력으로하는 제12 인버터와, 상기 클럭 신호를 입력으로하는 제13 인버터와, 상기 클럭 신호에 상보 게이트가 연결되고 상기 제13 인버터의 출력단에 게이트가 연결되며 상기 제12 인버터의 출력을 입력으로하는 제4 전송 게이트와, 상기 제4 전송 게이트의 출력을 입력으로하고 제2 제어 신호를 출력하는 제4 래취기와, 상기 제4 래취기의 출력과 상기 클럭 신호 및 칩 선택 신호의 반전 신호를 입력으로하는 제8 낸드 게이트와, 상기 제8 낸드 게이트의 출력을 입력으로하는 제14 인버터와, 상기 제10 인버터의 출력과 상기 제7 낸드 게이트의 출력 및 상기 제14 인버터의 출력을 입력으로하는 제9 낸드 게이트와, 상기 제9 낸드 게이트의 출력을 입력으로하여 상기 제1 제어 신호를 출력하는 제15 인버터와, 상기 제15 인버터의 입력단에 게이트가 연결되고 전원 전압에 소오스가 연결된 제1 PMOS트랜지스터와, 상기 데이터 기입 인에이블 신호의 반전 신호와 상기 제11 인버터의 출력 및 상기 제14 인버터의 출력을 입력으로하는 제10 낸드 게이트와, 상기 제10 낸드 게이트의 출력을 입력으로하는 제16 인버터와, 상기 제16 인버터의 출력단에 게이트가 연결되고 상기 제1 PMOS트랜지스터의 드레인에 드레인이 연결되며 소오스는 접지된 제3 NMOS트랜지스터, 및 상기 제3 NMOS트랜지스터의 드레인에 입력단이 연결되고 제3 제어 신호를 출력하는 제4 래취기로 구성하는 것을 특징으로하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부는 제4 제어 신호와 셀프 리프레쉬 동작시 인에이블되는 셀프 리프레쉬 동작 신호를 입력으로하는 제11 낸드 게이트와, 상기 제11 낸드 게이트의 출력을 입력으로하는 제17 인버터와, 상기 제17 인버터의 출력단에 직렬로 연결된 제18 내지 제20 인버터와, 상기 제17 인버터의 출력과 상기 제20 인버터의 출력을 입력으로하는 제12 낸드 게이트와, 상기 셀프 리프레쉬 동작 신호를 입력으로하는 제21 인버터와, 상기 제21 인버터의 출력단에 게이트가 연결되고 전원 전압에 소오스가 연결된 제2 PMOS트랜지스터와, 상기 제1 제어 신호에 게이트가 연결되고 상기 제2 PMOS트랜지스터의 드레인에 소오스가 연결된 제3 PMOS트랜지스터와, 상기 제21 인버터의 출력단에 게이트가 연결되고 상기 제3 PMOS트랜지스터의 드레인에 드레인이 연결된 제4 NMOS트랜지스터와, 상기 제1 제어 신호에 게에트가 연결되고 상기 제4 NMOS트랜지스터의 소오스에 드레인이 연결되고 소오스는 접지된 제5 NMOS트랜지스터와, 상기 제4 NMOS트랜지스터의 드레인에 드레인이 연결되고 다른 전원 전압에 게이트가 연결되며 상기 전원 전압에 소오스가 연결된 제4 PMOS트랜지스터와, 상기 제4 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 다른 전원 전압에 게이트가 연결되며 상기 전원 전압에 소오스가 연결된 제5 PMOS트랜지스터와, 상기 제5 PMOS트랜지스터의 드레인에 입력단에 직렬로 연결된 제22 내지 제23 인버터와, 상기 제23 인버터의 출력과 상기 제12 낸드 게이트의 출력을 입력으로하여 프리디코딩 로우 어드레스 샘플링 펄스를 출력하는 제13 낸드 게이트와, 상기 제13 낸드 게이트의 출력단에 직렬로 연결된 제24 내지 제25 인버터, 및 상기 제25 인버터의 출력단에 입력단이 연결되고 상기 제5 PMOS트랜지스터의 게이트에 출력단이 연결된 제26 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 로우 디코더는 인에이블시 워드 라인을 프리차지시키는 제4 제어 신호에 게이트가 연결되고 전원 전압에 소오스가 연결된 제6 PMOS트랜지스터와, 상기 제6 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 로우 프리디코더의 출력단에 게이트가 연결된 제6 NMOS트랜지스터와, 상기 제6 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부의 출력단에 게이트가 연결되며 소오스는 접지된 제7 NMOS트랜지스터, 및 상기 제6 NMOS트랜지스터의 드레인에 입력단이 연결되고 상기 워드 라인에 출력단이 연결된 제5 래취기로 구성하는 것을 특징으로하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 로우 어드레스 스트로브 버퍼와 상기 로우 디코더 사이에, 상기 로우 어드레스 스트로브 버퍼에서 출력되는 제3 제어 신호가 논리 로우가 되면 논리 하이가 되는 로우 어드레스 지연 신호를 출력하여 셀프 리프레쉬 동작시 상기 프리디코더 로우 어드레스 샘플링 펄스로 하여금 펄스를 발생하도록 하는 로우 어드레스 지연 신호 발생부를 더 구비하는 것을 특징으로하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 로우 어드레스 지연 신호 발생부는 상기 제3 제어 신호와 셀프 리프레쉬 동작시 주기적으로 펄스를 발생하는 셀프 리프레쉬 주기 발진기 출력 신호를 입력으로하여 로우 어드레스 지연 신호를 출력하는 제14 낸드 게이트로 구성하는 것을 특징으로하는 반도체 메모리 장치.
  9. 제1항과 제7항에 있어서, 상기 로우 어드레스 지연 신호 발생부와 상기 로우 디코더 사이에, 상기 로우 어드레스 지연 신호가 디세이블되면 펄스를 출력하여 상기 로우 디코더의 출력 신호를 디세이블시키는 로우 프리차지 펄스 발생부를 더 구비하는 것을 특징으로하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 로우 프리차지 펄스 발생부는 상기 로우 어드레스 지연 신호를 입력으로하는 제27 인버터와, 상기 제27 인버터에 직렬로 연결된 제28 내지 제30 인버터들과, 상기 제27 인버터의 출력과 상기 제30 인버터의 출력을 입력으로하여 로우 어드레스 프리차지 펄스를 출력하는 제15 낸드 게이트로 구성하는 것을 특징으로하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 상보 로우 어드레스 펄스 발생부는 상기 프리디코딩 로우 어드레스 샘플링 펄스를 입력으로하는 제31 인버터와, 상기 제31 인버터의 출력을 입력으로하는 제32 인버터와, 상기 제32 인버터의 출력을 입력으로하는 제33 인버터와, 상기 프리디코딩 로우 어드레스 샘플링 펄스와 상기 제33 인버터의 출력을 입력으로하는 제3 노아 게이트, 및 상기 제3 노아 게이트의 출력을 입력으로하여 상기 상보 로우 어드레스 펄스를 출력하는 제34 인버터로 구성하는 것을 특징으로하는 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부와 상기 로우 어드레스 버퍼 사이에, 상기 프리디코딩 로우 어드레스 샘플링 펄스가 디세이블되면 반대로 인에이블되는 신호를 출력하여 상기 로우 어드레스 버퍼의 출력 신호를 디세이블시키는 상보 로우 어드레스 펄스 발생부를 더 구비하는 것을 특징으로하는 반도체 메모리 장치.
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