KR100323199B1 - 반도체 메모리 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로, X-어드레스 인에이블신호의 발생경로를 단순화하여 불필요한 지연시간의 발생을 억제함으로써 반도체 메모리의 동작속도를 향상시키기 위한 것이다. 이와 같은 본 발명에 따른 반도체 메모리는 제 1 내지 제 5 논리 게이트와 제 1 및 제 2 스위칭 수단을 포함하여 이루어진다. 제 1 논리 게이트는 결함구제 정보에 따라 발생하는 다수개의 제 1 제어신호를 입력받아 제 1 제어신호 가운데 적어도 하나의 신호가 논리 0일 때 논리 1의 출력을 발생시킨다. 제 2 논리 게이트는 제 1 논리 게이트의 출력을 반전시켜서 제 2 제어신호를 발생시킨다. 제 3 논리 게이트는 제 1 제어신호를 입력받아 제 1 제어신호 가운데 적어도 하나의 신호가 논리 0일 때 논리 1의 출력을 발생시킨다. 제 4 및 제 5 논리 게이트는 제 3 논리 게이트의 출력단에 직렬 연결되어 제 3 논리 게이트의 출력을 반전 및 재 반전시켜서 제 3 제어신호를 발생시킨다. 제 1 스위칭 수단은 제 2 논리 게이트의 입력단과 전원전압 사이에 연결되어 제 4 제어신호에 의해 스위칭된다. 제 2 스위칭 수단은 제 2 논리 게이트의 입력단과 전원전압 사이에 연결되어 제 5 제어신호에 의해 스위칭된다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리의 어드레스 제어부에 관한 것이다.
반도체 메모리는 X-어드레스와 Y-어드레스를 디코딩하여 하나의 메모리 셀을 선택하도록 이루어진다. 반도체 메모리의 집적도가 크게 향상되어 대용량화됨에 따라 메모리 셀 어레이를 뱅크(BANK) 단위로 나누고 이를 다시 블록(BLOCK) 단위로 나누어 제어하는 것이 일반적이다. 먼저 하나의 뱅크를 선택하고, 선택된 뱅크에서 또 다시 하나의 블록을 선택하도록 하여 반도체 메모리의 기억용량 증가에 따른 어드레스 비트의 증가를 최소화할 수 있다. 따라서 반도체 메모리의 어드레스 제어부는 X-디코더 인에이블 신호를 통해 어드레스 X-디코더 인에이블 신호를 발생시키는데, 이때 리던던시(메모리 셀의 결함 구제)를 고려해야 하므로 X-디코더 인에이블 신호와 리던던시 제어신호를 함께 이용하여 X-어드레스 인에이블 신호와 리던던시 X-어드레스 인에이블 신호를 발생시키는 것이 일반적이다.
도 1은 종래의 반도체 메모리의 X-어드레스 제어부를 나타낸 도면인데, X-어드레스 인에이블 신호(XDEI)를 발생시키는 부분과 리던던시 X-어드레스 인에이블 신호(XREI)를 발생시키는 부분으로 나눌 수 있다.
먼저, 도 1의 회로에서 입력신호는 X-디코더 인에이블 신호(XEDI)와 테스트 모드 신호(TRATX), 리던던시 제어 신호(hitmnb)가 있다. hitmnb에서 m은 0, 2, 4, ...이며, n은 1, 3, 5, ...이다. X-디코더 인에이블 신호(XEDI)는 선택된 뱅크 내에서 다수개의 디코더 가운데 하나를 인에이블시키는 제어신호이다. 이 X-디코더 인에이블 신호(XEDI)는 뱅크 선택신호인 뱅크 액티브 신호(주로 BAE로 나타냄)에 의해 만들어지는데, 하이레벨일 때 해당 디코더가 인에이블된다. 테스트 모드 신호(TRATX)는 반도체 메모리가 테스트 모드로 동작할 때 하이레벨로 활성화되는 신호이다. 리던던시 제어 신호(hitmnb)는 리던던시에 필요한 정보, 즉 결함을 가지고 있는 노멀셀과 이를 대체할 리던던시 셀의 어드레스 정보에 의해 발생하는 신호이다. 만약 노멀 셀에 결함이 있어 대신 리던던시 셀을 활성화시켜야 하는 경우에는 이 리던던시 제어 신호(hitmnb) 가운데 적어도 하나의 신호가 로우레벨이 된다.
도 1의 회로에서, 출력신호는 X-어드레스 인에이블신호(XDEI)와 리던던시 X-어드레스 인에이블 신호(XREI)가 있다. X-어드레스 인에이블신호(XDEI)는 발생한 어드레스가 유효한지를 결정하는 신호이며, 리던던시 X-어드레스 인에이블 신호(XREI)는 리던던시에 필요한 X-어드레스가 유효한지를 결정하는 신호이다. 이 가운데 X-어드레스 인에이블신호(XDEI)는 위에 설명한 세 개의 입력신호, 즉 X-디코더 인이에블 신호(XEDI)와 테스트 모드 신호(TRATX), 리던던시 제어 신호(hitmnb)의 조합에 의해 만들어지며, 리던던시 X-어드레스 인에이블 신호(XREI)는 단순히 리던던시 제어 신호(hitmnb)에 의해 만들어진다. 이 두 출력신호의 발생 경로를 살펴보면 다음과 같다.
먼저, X-어드레스 인에이블신호(XDEI)의 발생경로는 다음과 같다. X-디코더 인이에블 신호(XEDI)가 인버터(102)에 의해 반전되어 노어 게이트(104)에 입력된다. 이 노어 게이트(104)에는 낸드 게이트(112)의 출력신호가 입력된다. 낸드 게이트(112)에는 리던던시 제어 신호(hitmnb)가 입력되는데, 리던던시 셀을 선택할 필요가 있는 경우에는 리던던시 제어 신호(hitmnb) 가운데 적어도 하나의 신호가 로우레벨로 활성화되어 낸드 게이트(112)의 출력신호가 하이레벨이 된다. 그러나 리던던시 셀을 선택할 필요가 없는 경우에는 리던던시 제어 신호(hitmnb)가 모두 하이레벨이 되어 낸드 게이트(112)의 출력신호는 로우레벨이 된다. 결과적으로 리던던시가 필요한 경우에는 X-디코더 인이에블 신호(XEDI)의 논리값에 관계없이 노어 게이트(104)의 출력신호가 항상 로우레벨로 유지되지만, 리던딘시가 필요치 않은 경우에는 X-디코더 인이에블 신호(XEDI)의 논리값이 그대로 노어 게이트(104)의 출력으로 반영된다. 노어 게이트(104)의 출력신호는 낸드 게이트(106)에 입력된다. 이 낸드 게이트(106)에는 테스트 모드 신호(TRATX)가 인버터(110)에 의해 반전되어 입력된다.
따라서 테스트 모드인 경우에는 테스트 모드 신호(TRATX)가 하이레벨이므로 인버터(110)의 출력이 로우레벨이 되어 낸드 게이트(106)의 출력신호를 하이레벨로 만들고, 이 때문에 인버터(108)에서 출력되는 X-어드레스 인에이블신호(XDEI)가 로우레벨로 고정된다. 이때 발생하는 어드레스는 유효하지 않은 어드레스로 인정된다. 반대로 정상적인 동작모드에서는 테스트 모드 신호(TRATX)가 로우레벨이므로 인버터(110)의 출력신호가 하이레벨이 되어 낸드 게이트(106)의 출력신호에는 노어 게이트(106)의 출력신호의 논리값이 반전되어 반영된다. 이 낸드 게이트(106)의 출력신호가 인버터(108)에서 반전되어 X-어드레스 인에이블신호(XDEI)로서 출력되는 것이다. 즉, X-어드레스 인에이블신호(XDEI)가 발생하기까지 리던던시 제어 신호(hitmnb)와 테스트 모드 신호(TRATX)의 영향을 받게되며, 이로 인하여 다단의 논리 게이트를 거치게 된다.
리던던시 X-어드레스 인에이블 신호(XREI)의 발생 경로는 위에 언급한 낸드 게이트(112)의 출력이 직렬 연결된 두 개의 인버터(114)(116)에 의해 반전 및 재반전되어 리던던시 X-어드레스 인에이블 신호(XREI)로서 출력되도록 이루어진다.
위에 설명한 바와 같이, 종래의 반도체 메모리의 어드레스 제어부에서는 X-어드레스 인에이블신호(XDEI)의 발생 경로가 다단의 논리 게이트를 통과해야 하기 때문에(도 1에서는 4단) 신호 발생과정에서 시간 지연이 발생한다. 이는 곧 메모리의 동작 특성을 악화시키는 요인이 된다. 물론 이 시간 지연은 유효한 어드레스를 발생시키기 위하여 디코더의 어드레스 디코딩 시간을 확보하기 위한 것이기도 하지만, 만약 어드레스 디코더의 동작속도가 크게 개선될 경우에는 X-어드레스 인에이블신호(XDEI)의 발생시간 역시 그에 상응하도록 단축되어야만 반도체 메모리의 전체적인 동작 속도를 향상시킬 수 있기 때문에 반드시 개선되어야 한다.
따라서 본 발명은 X-어드레스 인에이블신호의 발생경로를 단순화하여 불필요한 지연시간의 발생을 억제함으로써 반도체 메모리의 동작속도를 향상시키는데 그 목적이 있다.
이와 같은 목적의 본 발명에 따른 반도체 메모리는 제 1 내지 제 5 논리 게이트와 제 1 및 제 2 스위칭 수단을 포함하여 이루어진다.
제 1 논리 게이트는 결함구제 정보에 따라 발생하는 다수개의 제 1 제어신호를 입력받아 제 1 제어신호 가운데 적어도 하나의 신호가 논리 0일 때 논리 1의 출력을 발생시킨다. 제 2 논리 게이트는 제 1 논리 게이트의 출력을 반전시켜서 제 2 제어신호를 발생시킨다. 제 3 논리 게이트는 제 1 제어신호를 입력받아 제 1 제어신호 가운데 적어도 하나의 신호가 논리 0일 때 논리 1의 출력을 발생시킨다. 제 4 및 제 5 논리 게이트는 제 3 논리 게이트의 출력단에 직렬 연결되어 제 3 논리 게이트의 출력을 반전 및 재 반전시켜서 제 3 제어신호를 발생시킨다. 제 1 스위칭 수단은 제 2 논리 게이트의 입력단과 전원전압 사이에 연결되어 제 4 제어신호에 의해 스위칭된다. 제 2 스위칭 수단은 제 2 논리 게이트의 입력단과 전원전압 사이에 연결되어 제 5 제어신호에 의해 스위칭된다.
도 1은 종래의 반도체 메모리의 X-어드레스 제어부를 나타낸 도면이다.
도 2는 본 발명에 따른 반도체 메모리의 X-어드레스 제어부를 나타낸 도면이다.
도 3은 본 발명에 따른 X-어드레스 제어부의 동작특성을 나타낸 시뮬레이션 결과이다.
도 4는 본 발명에 따른 X-디코더 인에이블 신호와 종래의 X-디코더 인에이블 신호를 비교하기 위한 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
XEDI : X-디코더 인에이블 신호 TRATX : 테스트 모드 신호
XDEI, XDEII : X-어드레스 인에이블 신호 hitmnb : 리던던시 제어신호
XREI : 리던던시 X-어드레스 인에이블 신호
이와 같이 이루어지는 본 발명에 따른 반도체 메모리의 어드레스 제어부를 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.
먼저 도 2는 본 발명에 따른 반도체 메모리의 X-어드레스 제어부를 나타낸 도면이다. X-어드레스 인에이블 신호(XDEII)의 발생 경로는, 낸드 게이트(208)와 인버터(210)가 직렬 연결되고 이 인버터(210)의 입력단에 각각 테스트 모드 신호(TRATX)와 X-디코더 인이에블 신호(XEDI)에 의해 스위칭되는 피모스 트랜지스터(204)(206)를 통해 전원전압(VDD)이 공급되도록 이루어진다. 도 1에 나타낸 종래 기술과 비교해 볼 때 논리 게이트의 단 수가 크게 감소한 것을 알 수 있다.
낸드 게이트(208)에는 리던던시 제어 신호(hitmnb)가 입력되는데, 리던던시 셀을 선택할 필요가 있는 경우에는 리던던시 제어 신호(hitmnb) 가운데 적어도 하나의 신호가 로우레벨로 활성화되어 낸드 게이트(208)의 출력신호가 하이레벨이 된다. 그러나 리던던시 셀을 선택할 필요가 없는 경우에는 리던던시 제어 신호(hitmnb)가 모두 하이레벨이 되어 낸드 게이트(208)의 출력신호는 로우레벨이 된다.
피모스 트랜지스터(204)의 게이트는 테스트 모드 신호(TRATX)가 인버터(202)에 의해 반전된 신호에 의해 제어된다. 따라서 테스트 모드일 때 인버터(210)의 출력은로우레벨이 되어 피모스 트랜지스터(204)를 턴 온시킨다. 이 때문에 인버터(210)의 입력신호는 전원전압(VDD)에 의해 하이레벨이 된다. 반대로 정상 동작 모드에서는 피모스 트랜지스터(204)가 턴 오프되어 인버터(210)의 입력은 낸드 게이트(208)의 출력신호에 의해 결정된다. 정상동작 모드에서 리던던시가 필요하지 않은 경우에는 낸드 게이트(208)의 출력신호가 로우레벨이 되어 X-어드레스 인에이블 신호(XDEII)는 하이레벨이 되며, 리던던시가 필요한 경우에는 낸드 게이트(208)의 출력신호가 하이레벨이 되어 인버터(210)에서 출력되는 X-어드레스 인에이블 신호(XDEII)는 로우레벨이 된다.
또 다른 피모스 트랜지스터(206)의 게이트는 X-디코더 인이에블 신호(XEDI)에 의해 제어된다. 따라서 뱅크 액티브 시에 X-디코더 인이에블 신호(XEDI)가 하이레벨로 활성화되면 피모스 트랜지스터(206)가 턴 오프되어 인버터(210)의 입력은 낸드 게이트(208)의 출력신호에 의해 결정된다. 반대로 프리차지 모드와 같이 실제로 데이터의 쓰기 또는 읽기 동작이 이루어지지 않는 동안에는 X-디코더 인이에블 신호(XEDI)가 로우레벨이 되어 피모스 트랜지스터(206)를 턴 온시킨다. 이 때문에 인버터(210)의 입력단은 전원전압(VDD)에 의해 하이레벨이 되어 X-어드레스 인에이블 신호(XDEII)가 로우레벨로 비활성화된다.
즉, 테스트 모드에서는 인버터(210)의 입력단을 강제로 하이레벨로 고정시켜서 X-어드레스 인에이블 신호(XDEII)가 로우레벨이 되도록 하고, 뱅크 액티브 시에는 피모스 트랜지스터(206)를 턴 오프 시켜서 리던던시 제어 신호(hitmnb)에 따라 X-어드레스 인에이블 신호(XDEII)가 결정되도록 한다.
리던던시 X-어드레스 인에이블 신호(XREI)의 발생 경로는 리던던시 제어 신호(hitmnb)가 입력되는 낸드 게이트(212)의 출력이 직렬 연결된 두 개의 인버터(114)(116)에 의해 반전 및 재반전되어 리던던시 X-어드레스 인에이블 신호(XREI)로서 출력되도록 이루어진다.
도 3은 본 발명에 따른 X-어드레스 제어부의 동작특성을 나타낸 HSPICE 시뮬레이션 결과로서, 온도 T=85℃, 주변회로 전원전압 Vperi=2.9V, ACCESS WORST(최악의 상태를 가정한 경우를 의미함)의 시뮬레이션 결과이다. 또 도 3은 리던던시가 요구되지 않아 리던던시 제어 신호(hitmnb)가 모두 하이레벨이고 또 테스트 모드가 아니어서 테스트 모드 신호(TRATX)가 로우레벨인 경우를 나타낸 것이다.
이와 같은 상태에서 X-디코더 인이에블 신호(XEDI)가 하이레벨로 활성화되면 본 발명에 따른 X-어드레스 인에이블 신호(XDEII) 역시 하이레벨이 되며, X-디코더 인이에블 신호(XEDI)가 로우레벨로 하강하면 X-어드레스 인에이블 신호(XDEII) 역시 로우레벨로 하강한다. 도 3의 (5)에 나타낸 종래 기술의 X-어드레스 인에이블 신호(XDEI) 역시 (6)에 나타낸 본 발명의 X-어드레스 인에이블 신호(XDEII)와 같은 파형이기는 하지만, 그 시간에 있어서 현저한 차이를 갖는데, 이와 같은 시간차를 도 4에 좀 더 구체적으로 나타내었다.
도 4는 본 발명에 따른 X-디코더 인에이블 신호와 종래의 X-디코더 인에이블 신호를 비교하기 위한 파형도로서, TURBOWAVE 프로그램을 이용하였다. 도 4를 통해 본 발명에 따른 X-어드레스 인에이블 신호(XDEII)가 종래 기술의 X-어드레스 인에이블 신호(XDEI)에 비하여 0.4ns 정도 먼저 활성화되는 것을 알 수 있다. 도 3에 나타낸시뮬레이션 결과는 최악의 상태를 가정한 경우이므로 실제로 일반적인 상태에서는 이보다 훨씬 향상된 동작속도의 특성을 기대할 수 있다.
이상 설명한 바와 같이 본 발명에 따른 반도체 메모리의 어드레스 제어부는 종래 기술에 비하여 크게 감소된 논리 게이트 단으로 구현되기 때문에 동작속도가 크게 향상되는 효과를 제공한다. 이와 함께 논리 게이트의 수가 감소됨에 따라 회로의 면적을 적게 차지하기 때문에 칩 사이즈를 줄이는 효과도 함께 제공한다.

Claims (6)

  1. 반도체 메모리에 있어서,
    결함구제 정보에 따라 발생하는 다수개의 제 1 제어신호를 입력받아 상기 제 1 제어신호 가운데 적어도 하나의 신호가 논리 0일 때 논리 1의 출력을 발생시키는 제 1 논리 게이트와;
    상기 제 1 논리 게이트의 출력을 반전시켜서 제 2 제어신호를 발생시키는 제 2 논리 게이트와;
    상기 제 1 제어신호를 입력받아 상기 제 1 제어신호 가운데 적어도 하나의 신호가 논리 0일 때 논리 1의 출력을 발생시키는 제 3 논리 게이트와;
    상기 제 3 논리 게이트의 출력단에 직렬 연결되어 상기 제 3 논리 게이트의 출력을 반전 및 재 반전시켜서 제 3 제어신호를 발생시키는 제 4 및 제 5 논리 게이트와;
    상기 제 2 논리 게이트의 입력단과 전원전압 사이에 연결되어 제 4 제어신호에 의해 스위칭되는 제 1 스위칭 수단과;
    상기 제 2 논리 게이트의 입력단과 상기 전원전압 사이에 연결되어 제 5 제어신호에 의해 스위칭되는 제 2 스위칭 수단을 포함하는 반도체 메모리.
  2. 청구항 1에 있어서, 상기 제 2 제어신호가 X-어드레스를 인에이블 시키기 위한 X-어드레스 인에이블 신호인 것이 특징인 반도체 메모리.
  3. 청구항 1에 있어서, 상기 제 3 제어신호가 노멀 셀의 결함구제용 리던던시 X-어드레스 인에이블 신호인 것이 특징인 반도체 메모리.
  4. 청구항 1에 있어서, 상기 제 4 제어신호는 테스트 모드일 때 활성화되는 테스트 모드 신호인 것이 특징인 반도체 메모리.
  5. 청구항 1에 있어서, 상기 제 1 및 제 2 스위칭 수단이 각각 피모스 트랜지스터인 것이 특징인 반도체 메모리.
  6. 청구항 4에 있어서, 상기 피모스 트랜지스터의 소스에 상기 전원전압이 공급되고 드레인이 상기 제 2 논리 게이트의 입력단에 연결되는 것이 특징인 반도체 메모리.
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