KR100207512B1

KR100207512B1 - 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로

Info

Publication number: KR100207512B1
Application number: KR1019960046851A
Authority: KR
Inventors: 오승철
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-10-18
Filing date: 1996-10-18
Publication date: 1999-07-15
Also published as: KR19980027930A; JP3691643B2; US5959904A; JPH10134595A

Abstract

본 발명은 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로에 관한 것으로 제1 노드, 클럭의 제1 위상에서 제1 노드를 프리 차징하는 프리 차징부, 제1 노드에 연결되어 있고 결함 어드레스에 따라 선택적으로 절단되어 있는 다수의 퓨즈들을 포함하여 구성되고 클럭의 제2 위상에서 외부로부터 인가되는 어드레스가 결함 어드레스에 일치하는지의 여부에 따라 제1 노드의 로직을 변경시키는 어드레스 판별부, 클럭을 지연하는 클럭 지연부 및 클럭이 제2 위상일 때 어드레스 판별 수단의 출력을 구동하는 구동부를 포함하여 구성된다.

이와 같은 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로는 제1 노드의 프리 차징되었다가 클럭의 제2 위상에서 인가되는 어드레스가 결함 어드레스에 일치하지 않게 되어 로우레벨로 천이하는 경우에 발생할 수 있는 스큐(skew) 발생을 억제할 수 있으며, 그 외에 고속 동작이 가능하고 반도체 칩으로 구현하는 경우 배치 설계(layout)시 요구되는 면적을 작게 할 수 있는 이점이 있다.

Description

동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로

본 발명은 리던던시(redundancy) 메모리 셀을 포함하는 반도체 메모리 장치에 관한 것으로, 특히 동기형 반도체 메모리 장치(Synchronous Semiconductor Memory device)의 다이내믹 컬럼 리던던시 구동 회로(Dynamic Column Redundancy Driving Circuit)에 관한 것이다.

반도체 메모리 장치는 매트릭스 형태로 배열되어 있는 메모리 셀 어레이를 포함하고 있으며 반도체 제조 공정에 의하여 형성된다. 그런데, 메모리의 고집적화됨에 따라 하나의 반도체 메모리 장치를 구성하는 모든 셀이 정상적으로 형성된다는 것은 반도체 제조 공정의 특성상 기대하기 어려운 면이 있다. 따라서, 반도체 메모리 장치의 수율을 향상시키기 위하여는 리던던시 메모리 셀을 형성하고 결함이 발생한 메모리 셀 대신에 리던던시 메모리 셀을 사용하는 방식을 사용할 필요가 있다. 리던던시 메모리 셀을 이용하는 것에는 퓨즈에 의한 코딩 방식이 통상 사용되는데, 본 발명의 이해를 돕기 위하여 반도체 제조 공정 후에 수행되는 테스트 및 치유 단계를 간략하게 살펴보기로 한다.

반도체 메모리 장치에서 소정 개수의 메모리 셀은 하나의 워드 라인에 의하여 구동되며 각 워드 라인은 외부로부터 주어진 어드레스에 따라 선택적으로 액티브된다. 정상적인 메모리 셀들을 구동하는 워드 라인들은 각각 외부로부터 인가되는 어드레스에 대응되도록 형성된다. 이에 반하여, 리던던시 메모리 셀을 구동하는 리던던시 워드 라인에는 어드레스가 제조 공정 단계에서 지정되어 있는 것이 아니라 결함 어드레스에 따라 프로그램이 가능한 퓨즈 상자들이 워드 라인마다 형성된다. 테스트 결과, 정상 메모리 셀에서 결함이 발견되면, 당해 메모리 셀을 구동하는 워드 라인을 절단시키고 당해 워드 라인에 대응되는 어드레스(결함 어드레스)에 따라 리던던시 워드 라인의 퓨즈 상자를 프로그램 한다. 퓨즈 상자는 다수의 퓨즈들을 포함하여 이루어진 것으로 어드레스를 구성하는 비트마다 한 쌍의 퓨즈들이 형성되어 있고 결함 어드레스의 각 비트 정보에 따라 한 쌍의 퓨즈들 중 어느 하나가 선택되어 절단된다.

이와 같은 방식으로 프로그램된 퓨즈 상자를 가지는 리던던시 워드 라인은 반도체 칩 외부로부터 인가되는 어드레스가 대응되는 결함 어드레스와 일치하는 경우에 액티브되어 그에 연결되어 있는 다수의 리던던시 메모리 셀들이 구동된다. 반도체 메모리 장치의 컬럼 리던던시 구동 회로는 외부로부터 인가되는 어드레스가 결함 어드레스와 일치하는지의 여부를 판별하여 대응되는 리던던시 워드 라인을 구동하는 회로를 말하는 것으로 다이내믹 형과 스태틱 형이 있다.

도 1은 종래 기술의 일 예에 따른 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로를 나타낸 것이고, 도 2는 도 1에 도시된 각 신호들의 타이밍도이다. 도 1 및 도 2를 참조하면, 노드 K는 클럭(CLK)이 로우 레벨인 경우 프리 차징부(110)에 의하여 전원 전압(VCC) 레벨로 승압된다. 클럭(CLK)이 로우이면 PMOS 트랜지스터(111)가 온되어 노드 K가 하이 레벨이 되고 이는 인버터(113)에 의하여 반전되어 PMOS 트랜지스터(112)의 게이트로 인가된다. 어드레스 판별부(120)는 외부로부터 인가되는 어드레스(A0, A1,...,Ai)가 결함 어드레스와 일치하는 경우에는 노드 K의 레벨을 하이로 유지시키고 일치하지 않는 경우에는 노드 K의 레벨을 로우로 변경시킨다. 구동부(130)는 노드 K의 신호를 버퍼링하여 리던던시 워드 라인 구동 신호(REDi)를 출력한다. 이와 같이 동작되는 다이내믹 형 컬럼 리던던시 구동 회로는 레이아웃 면적이 작은 특성이 있으나 동작 특성상 어드레스의 리셋이 이루어진 후에 노드 K의 프리 차지 동작이 수행되어야 하기 때문에 리셋 시간이 매우 짧거나 존재하지 않는 경우에는 동작에 장애가 발생하는 단점이 있다. 그리하여 어드레스가 고속으로 동작하는 동기형 다이내믹 랜덤 액세스 메모리 장치(SDRAM) 등에는 적합하지 않다.

도 3은 종래 기술의 다른 예에 따른 동기형 반도체 메모리 장치의 스태틱(static) 컬럼 리던던시 구동 회로를 나타낸 것이고 도 4는 도 2에 도시된 각 신호들의 타이밍도이다. 도 3 및 도 4를 참조하면, 어드레스 판별부(210)는 어드레스(A0, A1,...,Ai)를 입력하는 다수의 전송 게이트들(211A, 212A, 213A), 반전된 어드레스(A0B, A1B,...,AiB)를 입력하는 다수의 전송 게이트들(211B, 212B, 213B), 결함 어드레스에 따라 프로그램되어 있는 다수의 퓨즈들(FA1,FA2,...FAi 및 FB1, FB2, ...,FBi)로 구성되어 있다. 풀다운부(220)는 다수의 NMOS 트랜지스터들(221, 222, 223)로 구성되어 있다. 구동부(230)는 노드 L1, L2,...,Li의 로직 레벨을 논리곱하여 리던던시 워드 라인 구동 신호(REDi)를 출력한다. 이와 같은 기능을 수행하는 구동부(230)는 다단의 로직 게이트들로 구성할 수 있으며, 실시예에서 1단은 다수의 2입력-NAND 게이트들(231, 232), 2단은 다수의 2입력-NOR 게이트들(233, 234), 3단은 2입력-NAND 게이트(235), 4단은 인버터(236)로 구성되어 있다. 마스터 퓨즈(250)는 당해 리던던시 메모리 셀이 결함 메모리 셀을 대치하여 사용되는 경우에는 그대로 연결되어 있고, 그렇지 않은 경우에는 테스트 및 치유 단계에서 절단된다. 외부로부터 어드레스(A0, A1,...,Ai)가 인가되고 구동 인에이블 신호(VINT)가 하이 레벨이 되면 인버터(241)에 의하여 반전되어 PMOS 트랜지스터(240)의 게이트 및 NMOS 트랜지스터(261)의 게이트로 로우 레벨이 인가되어 PMOS 트랜지스터(240)는 온되고 NMOS 트랜지스터(261)는 오프된다. 그리하여 NMOS 트랜지스터(261)의 드레인은 하이 레벨이 되고 이는 인버터(263)에 의하여 반전된다. 따라서, 노드 K는 로우 레벨이 되어 어드레스 판별부의 각 전송 게이트들(211A, 211B, 212A, 212B, 213A, 213B)은 각각 외부로부터 인가되는 어드레스(A0, A1,...,Ai) 및 반전된 어드레스(A0B, A1B,...,AiB)를 전송하게 되고, 풀다운부의 NMOS 트랜지스터들(221, 222, 223)은 오프된다. 인버터(214)는 노드 K의 레벨을 반전시켜 각 전송 게이트들을 구성하는 PMOS 트랜지스터들의 게이트에 인가한다. 따라서, 노드들 (L1, L2,...Li)은 각 퓨즈들(FA1,FA2,...FAi 및 FB1, FB2, ...,FBi)의 절단 상태에 따라 레벨이 달라지게 된다. 구체적으로, 외부로부터 인가되는 어드레스(A0, A1,...,Ai)가 결함 어드레스와 일치하는 경우에는 노드들(L1, L2,...,Li)의 레벨이 모두 하이 레벨이 되고 리던던시 워드 라인 구동 신호(REDi)도 하이 레벨이 된다. 이와 같은 스태틱 컬럼 리던던시 구동 회로는 도 1에 도시된 컬럼 리던던시 구동 회로와는 달리, 어드레스를 리세트시키거나 특정 노드를 프리 차지할 필요는 없기 때문에 고속 동작에 적합한 장점이 있으나, 도면에서 알 수 있는 바와 같이, 레이아웃 면적이 커지는 문제점이 있다.

도 5는 종래 기술의 또 다른 예에 따른 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로를 나타낸 것이고, 도 6은 도 5에 도시된 각 신호들의 타이밍도이다. 도 5 및 도 6을 참조하면, 프리 차징부(310)는 2개의 PMOS 트랜지스터들(311, 312) 및 인버터(313)로 구성되어 있고, 어드레스 판별부(320)는 결함 어드레스에 따라 프로그램되어 있는 다수의 퓨즈들(FA1,FA2,...FAi 및 FB1, FB2, ...,FBi), 어드레스(A0, A1,...,Ai)신호 및 반전된 어드레스(A0B, A1B,...,AiB)를 입력하는 다수의 NMOS 트랜지스터들(321A, 322A, 323A, 321B, 322B, 323B) 및 풀다운 트랜지스터(325)를 포함하여 구성되어 있다. 방전부(330)는 인버터(312) 및 NMOS 트랜지스터(331)로 구성된다. 인에이블 신호(VINT)가 로우이면 인버터(312)의 출력은 하이가 되고, 그에 따라 NMOS 트랜지스터는 온된다. NMOS 트랜지스터(331)가 온되면 노드 K1은 로우레벨이 된다. 래치부(340)는 2개의 인버터(341, 342)로 구성되어 있고, 인버터(350)는 래치부(340)의 출력을 구동하며, PMOS 트랜지스터(361), NMOS 트랜지스터362) 및 인버터(363)로 구성된 전송 게이트(360)는 클럭(CLK)이 하이레벨인 경우에 온되어 노드 K의 출력을 노드 K1로 전송한다.

그러나, 도 5에 도시되어 있는 다이내믹 형 컬럼 리던던시 구동 회로는 전송 게이트(360)를 온시키기에 앞서 노드 K의 신호를 래치부(340)로 전달하기에 앞서 노드 K1을 방전시켜야 한다. 그런데, 노드 K1이 충분히 방전되기 전에 전송 게이트(360)가 온되기 때문에 스큐가 발생되어 오동작이 일어날 가능성이 있다. 또한, 전송 게이트(360), 방전부(330) 및 래치부(340) 등이 포함되므로 레이아웃 면적이 커지는 문제점이 있으며, 클럭(CLK)에 의하여 제어되는 전송 게이트(360)에 의한 신호 지연이 발생하는 문제점이 있다.

따라서, 본 발명의 목적은 스큐 발생을 억제할 수 있는 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 고속 동작에 유리하면서도 요구되는 레이 아웃 면적을 축소시킬 수 있는 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로를 제공하는 것이다.

도 1은 종래 기술의 일 예에 따른 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로를 나타낸 것이다.

도 2는 도 1에 도시된 각 신호들의 타이밍도이다.

도 3은 종래 기술의 다른 예에 따른 동기형 반도체 메모리 장치의 스태틱(static) 컬럼 리던던시 구동 회로를 나타낸 것이다.

도 4는 도 2에 도시된 각 신호들의 타이밍도이다.

도 5는 종래 기술의 또 다른 예에 따른 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로를 나타낸 것이다.

도 6은 도 5에 도시된 각 신호들의 타이밍도이다.

도 7은 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로를 나타낸 것이다.

도 8은 도 7에 도시된 각 신호들의 타이밍도이다.

도 9는 본 발명에 따른 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로와 관련된 리던던시 컬럼 선택 신호 발생부를 나타낸 회로도이다.

상기 목적을 달성하기 위하여, 본 발명의 따른 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로는 제1 노드; 클럭의 제1 위상에서 제1 노드를 프리 차징하는 프리 차징부; 제1 노드에 연결되어 있고 결함 어드레스에 따라 선택적으로 절단되어 있는 다수의 퓨즈들을 포함하여 구성되어 있으며, 클럭의 제2 위상에서 외부로부터 인가되는 어드레스가 결함 어드레스에 일치하는지의 여부에 따라 제1 노드의 로직을 변경시키는 어드레스 판별부; 클럭을 지연하는 클럭 지연부; 및 클럭이 제2 위상일 때 어드레스 판별 수단의 출력을 구동하는 구동부를 포함하여 구성된다.

어드레스 판별부는 외부로부터 인가되는 어드레스에 따라 택일적으로 턴온되는 다수의 제1 및 제2 NMOS 트랜지스터들과 다수의 제1 및 제2 퓨즈들 및 풀다운 트랜지스터로 이루어져 있다. 풀다운 트랜지스터는 드레인이 상기 제1 NMOS 트랜지스터들 및 제2 NMOS 트랜지스터들의 소스에 공통으로 연결되어 있고 소스가 접지되어 있으며 상기 클럭에 의하여 게이팅되고, 제1 및 제2 퓨즈들은 결함 어드레스 및 반전된 결함 어드레스에 따라 선택적으로 절단되어 있다. 제1 및 제2 NMOS 트랜지스터들은 각각 어드레스 및 반전된 어드레스에 의하여 게이팅된다. 지연부는 다수의 인버터들로 구성할 수 있고, 구동부는 제1 노드와 지연부의 출력을 입력하는 NAND 게이트 및 NAND 게이트의 출력을 반전하는 인버터로 구성할 수 있다.

이어서, 첨부한 도면을 이용하여 본 발명에 따른 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로에 관하여 상세히 설명하기로 한다.

도 7은 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로를 나타낸 것이고, 도 8은 도 7에 도시된 각 신호들의 타이밍도이다.

도 7 및 도 8을 참조하면, 다이내믹 컬럼 리던던시 구동 회로는 프리 차징부(410), 어드레스 판별부(420), 구동부(430) 및 클럭 지연부(440)를 포함하여 구성된다. 프리 차징부(410)는 2개의 PMOS 트랜지스터들(411, 412) 및 인버터(413)로 구성되어 있으며, 클럭(CLK)이 로우인 경우 노드 K를 전원 전압(VCC)으로 승압시킨다. 어드레스 판별부(420)는 다수의 퓨즈들(FA1,FA2,...FAi 및 FB1, FB2, ...,FBi)과 다수의 NMOS 트랜지스터들(421A, 421B, 422A, 422B,...423A, 423B) 및 풀다운 트랜지스터(425)로 구성되어 있다. 하나의 퓨즈와 하나의 NMOS 트랜지스터는 노드 K와 풀다운 트랜지스터(425) 사이에 직렬로 연결되어 있으며, NMOS 트랜지스터의 각 게이트는 어드레스(A0, A1,...,Ai) 신호 또는 반전된 어드레스(A0B, A1B,...,AiB) 중 어느 하나가 인가된다. 어드레스를 구성하는 하나의 비트에 대하여 한 쌍의 퓨즈가 대응되며, 각 퓨즈는 테스트 단계에서 검출된 결함 어드레스에 따라 미리 프로그램되어있다. 퓨즈에 어드레스를 프로그램하는 방법은, 위에서 언급한 바와 같이, 결함 어드레스의 각 비트 데이타에 따라 한 쌍의 퓨즈를 선택적으로 절단하는 것이다. 예를 들어, 결함 어드레스가 (010)인 경우에는 첫 번째 비트에 해당되는 퓨즈들(FA1, FB1) 중에서는 퓨즈(FB1)를 절단하고, 두 번째 비트에 해당되는 퓨즈들(FA2, FB2) 중에서는 퓨즈(FA2)를 절단하고, 세 번째 비트에 해당되는 퓨즈들(FA3, FB3) 중에서는 퓨즈(FB3)를 절단한다. 이와 같이 결함 어드레스에 따라 퓨즈 어레이가 프로그램되며, 각 퓨즈에 직렬로 연결되어 있는 NMOS 트랜지스터들의 게이트에는 외부로부터 인가되는 어드레스(A0, A1,...,Ai) 및 반전된 어드레스(A0B, A1B,...,AiB)중 해당되는 신호가 인가된다. 노드 K와 풀다운 트랜지스터(425) 사이에는 다수의 경로가 존재하며, 각 경로는 하나의 퓨즈와 어드레스(A0, A1,...,Ai) 및 반전된 어드레스(A0B, A1B,...,AiB)의 각 비트 신호에 의하여 제어되는 NMOS 트랜지스터로 구성되어 있다. 이와 같은 구성을 갖는 어드레스 판별부에서, 외부로부터 인가된 어드레스가 결함 어드레스와 일치하는 경우에는 노드 K와 풀다운 트랜지스터(425)를 연결하는 경로들중 어느 하나의 경로도 온되지 않기 때문에, 노드 K는 프리 차지된 상태 즉, 하이레벨을 그대로 유지하게 된다. 반면에, 외부로부터 인가된 어드레스가 결함 어드레스와 일치하지 않는 경우에는 적어도 하나 이상의 전류 경로가 온되기 때문에 노드 K는 로우레벨이 된다. 풀다운 트랜지스터(425)는 클럭(CLK)이 하이 레벨인 경우에 온되므로 노드 K의 레벨은 클럭(CLK)이 하이 레벨인 경우에 어드레스 판별 기능을 수행하게 된다. 외부로부터 인가된 어드레스가 결함 어드레스와 일치하지 않기 때문에 노드 K의 레벨이 로우레벨로 천이하는 경우에는, 도 8에 도시한 바와 같이, 방전 시간이 요구된다. 따라서, 노드 K가 충분히 방전되기 전에 노드 K의 신호를 검출하게 되면, 오동작이 발생하게 된다. 클럭 지연부(440)는 노드 K가 충분히 방전된 다음 이를 출력으로 구동하기 위하여 구동부(430)가 클럭(CLK)이 하이 레벨이 된 후 소정 시간이 경과한 후 노드 K의 출력을 전달할 수 있도록 한다. 도 7에 도시된 실시예에서 구동부(430)는 클럭 지연부(440)에 의하여 지연된 클럭과 노드 K의 신호를 입력하는 NAND 게이트(431)와 이를 반전하는 인버터(432)로 구성되어 있다. 한편, 클럭 지연부(440)는 다수의 인버터들(441,442)로 구성될 수 있다. 도 8에서, CLK는 클럭 신호를 나타내고, Ai/ABi는 어드레스 및 반전 어드레스 신호를 나타내며, D는 클럭 지연부(440)의 출력을 나타내고, REDi는 리던던시 워드 라인 구동 신호를 나타내며, RCSL은 리던던시 컬럼 선택 신호를 나타낸다.

도 9는 본 발명에 따른 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로와 관련된 리던던시 컬럼 선택 신호 발생부를 나타낸 회로도이다. 이 회로는 2개의 PMOS 트랜지스터들(510, 520), NMOS 트랜지스터(530) 및 래치부로 구성되며, 래치부는 2개의 인버터들(540, 550)로 구성되어 있다. PCSLP 신호는 컬럼 선택 라인 프리차지 신호로서 클럭을 소정 시간 지연하고 반전시킨 신호로 PMOS 트랜지스터(520)의 게이트로 인가된다. PMOS 트랜지스터(510)의 게이트 및 NMOS 트랜지스터(530)의 게이트로는 리던던시 워드 라인 구동 신호(REDi)가 인가된다. 그리하여 리던던시 워드 라인 구동 신호(REDi)가 로우이고 PCSLP 신호가 로우인 경우 노드(560)가 하이레벨이 되고 리던던시 컬럼 선택 신호(RCSL) 신호가 로우가 된다. 이와 같은 회로는 도 7에 도시된 컬럼 리던던시 구동 회로의 출력단에 부가되어 해당되는 워드 라인을 구동하는데 사용될 수 있다.

Claims

클럭에 동기하여 동작되는 동기식 반도체 메모리 장치에 있어서,

제1 노드;

상기 클럭의 제1 위상에서 상기 제1 노드를 프리 차징하는 프리 차징부;

상기 제1 노드에 연결되어 있고 결함 어드레스에 따라 선택적으로 절단되어 있는 다수의 퓨즈들을 포함하여 구성되어 있으며, 상기 클럭의 제2 위상에서 외부로부터 인가되는 어드레스가 결함 어드레스에 일치하는지의 여부에 따라 상기 제1 노드의 로직을 변경시키는 어드레스 판별부;

상기 클럭을 지연하는 클럭 지연부; 및

상기 클럭이 제2 위상일 때 상기 어드레스 판별 수단의 출력을 구동하는 구동부를 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로.
제1항에 있어서, 상기 어드레스 판별부는

외부로부터 인가되는 어드레스에 따라 스위칭하는 다수의 제1 NMOS 트랜지스터들;

외부로부터 인가되는 반전된 어드레스에 따라 스위칭하는 다수의 제2 NMOS 트랜지스터들;

드레인이 상기 제1 NMOS 트랜지스터들 및 제2 NMOS 트랜지스터들의 소스에 공통으로 연결되어 있고 소스가 접지되어 있으며 상기 클럭에 의하여 게이팅되는 풀다운 트랜지스터;

각각 상기 제1 노드와 상기 제1 NMOS 트랜지스터들 사이에 연결되어 있으며 결함 어드레스에 따라 선택적으로 절단되어 있는 다수의 제1 퓨즈들; 및

각각 상기 제1 노드와 상기 제2 NMOS 트랜지스터들 사이에 연결되어 있으며 반전된 결함 어드레스에 따라 선택적으로 절단되어 있는 다수의 제2 퓨즈들을 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로.
제1항에 있어서, 상기 지연부는

상기 클럭을 입력하며 직렬로 연결되어 있는 다수의 인버터들을 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로.
제1항에 있어서, 상기 구동부는

상기 지연부의 출력과 상기 제1 노드의 레벨을 입력하는 제1 NAND 게이트;

상기 제1 NAND 게이트의 출력을 반전하는 제1 인버터를 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로.
제1항에 있어서, 상기 프리 차징부는

드레인이 전원 전압에 연결되어 있고 소스가 상기 제1 노드에 연결되어 있으며 상기 클럭에 의하여 게이팅되는 제1 PMOS 트랜지스터;

상기 제1 노드의 로직을 반전하는 제2 인버터; 및

드레인이 전원 전압에 연결되어 있고 소스가 상기 제1 노드에 연결되어 있으며 상기 제2 인버터의 출력에 의하여 게이팅되는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로.
제1항에 있어서, 상기 컬럼 리던던시 구동 회로는

상기 구동부로부터 출력되는 리던던시 워드 라인 구동 신호(REDi)를 게이트로 입력하는 제3 PMOS 트랜지스터;

상기 클럭 신호를 소정 시간 지연하고 반전하여 얻어지는 신호를 그 게이트로 입력하는 제4 PMOS 트랜지스터;

상기 리던던시 워드 라인 구동 신호(REDi)를 게이트로 입력하는 제3 NMOS 트랜지스터; 및

상기 제3 NMOS 트랜지스터의 드레인 단자의 출력을 래치하는 래치부를 구비하는 것으로,

상기 제3 및 제4 PMOS 트랜지스터들은 전원 단자와 상기 제3 NMOS 트랜지스터의 드레인 사이에 직렬로 연결되어 있는 것을 특징으로 하는 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로.