KR19990006098A - 반도체 메모리 소자의 로우 디던던시(Row Redundancy) 회로 - Google Patents

Abstract

본 발명은 멀티플렉서를 제거함으로써 회로를 간단하게 구현함과 아울러 레이아웃시 면적의 활용도를 극대화할 수 있도록 된 반도체 메모리 소자의 로우 리던던시 회로를 제공하기 위한 것이다.

이를 위해 본 발명은, 노멀 로우 디코더(NRD) 신호를 일정 레벨상태로 프리차지시키는 프리차지 수단(10)의 일단(제 1노드(N1))에 접속되어 서브-어레이 블럭지정(ASP) 신호의 입력시 턴온되는 MOD형 트랜지스터(MN4)와, 상기 MOS형 트랜지스터(MN4)의 후단과 접지전원단 사이에 설치되고 일단이 복수의 로우 리던던시 퓨즈(f1~f16)의 공통접속노드에 접속되어 상기 복수의 퓨즈(f1~f16) 중에서 어느 한퓨즈라도 끊어지게 되면 상기 노멀 로우 디코더(NRD) 신호를 반전시키는 리던던시 제어 수단(30) 및, 상기 복수의(f1~f16)와 접지전원단 사이에 접속설치되어 상기 복수의 퓨즈(f1~f16) 각각에 대해 해당하는 글로벌 X-어드레스 신호가 입력됨에 따라 턴온되는 복수의 MOS형 트랜지스터(51~58, 61~68)를 갖춘 글로벌 X-어드레스 구동 수단(50)으로 구성되어, 퓨즈의 갯수는 늘지만 이를 제어하는 멀티플렉서 회로가 필요없게 되었으므로 회로가 매우 간단하게 되고 레이아웃시에도 면적의 이득을 볼 수 있다.

Description

반도체 메모리 소자의 로우 리던던시(Row Redundancy) 회로

본 발명은 싱크로너스 디램(Synchronous DRAM) 등의 반도체 메모리 소자에 채용되는 로우 리던던시 회로에 관한 것으로, 보다 상세하게느 로우 어드레스를 제어하는 복수의 멀티플렉서를 제거함으로써 레이아웃(Layout)시의 면적을 최소화시킬 수 있도록 된 반도체 메모리 소자의 로우 리던던시 회로에 관한 것이다.

일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀(Cell) 중에서 어느 한개라도 결함이 발생하게 되면 그 디램은 제기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램 내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(Yield)을 높이는 리던던시 방식을 채용하고 있다.

특히, 이러한 리던던시 방식의 경우 메모리의 리던던시 셀(Redundancy Cell)은 서브-어레이 블럭별로 설치해 두는데, 예를 들어 16메가 디램의 경우 256K 셀 어레이마다 예비 로우 및 컬럼을 미리 설치해 두어 결함(Fail)이 발생하여 불량으로 된 메모리 셀을 로우(Row)/컬럼(Column) 단위로 하여 예비 메모리 셀(즉, 리던던시 셀)로 치환하는 방식이 주로 사용돤다.

다시 말해서, 웨이퍼 프로세서(Wafer Process)가 종료되면 에비 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며, 이에 따라 실제 사용시에 불량 라인에 해당하는 어드레스가 입력되면 이대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식에는 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈방식, 레이저 빔으로 퓨즈를 태워 끊어 버리는 방식 등이 있다.

이러한 리던던시 방식이 채용된 일반적인 로우 리던던시 회로에 대해 도 1및 도 2를 참조하여 설명하면 다음과 같다.

일반적인 로우 리던던시 회로는 도 1에 도시된 바와 같이, 로우 어드레스 스트로브 프리차지 딜레이드 펄스(RAS Precharge Delayed Pulse; 이하 ras_pcgd라고 함) 신호가 입력됨에 따라 따라 노멀 로우 디코더(NRD; Normal Row Decoder) 신호를 로우상태로 프리차지시키는 프리차지 수단(10)과, 리던던시 X-어드레스(Redundance X-Address) 신호 및 결함 워드 라인이 존재하는 서브-어레이 블럭의 정보를 가지고 있는 서브-어레이 블럭 지정(ASP; Array Selected Pules) 신호가 입력됨에 따라 상기 노멀 로우 디코더(NRD)신호를 하이상태로 천이시키는 로우 리던던시 구동 수단(20)을 갖추게 된다.

여기서, 상기 로우 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호는 로우 어드레스 버퍼(도시생략)에서 출력되는 신호가 여러 번의 지연을 거쳐서 된 신호이고, 서브-어레이 블럭 지정(ASP) 신호는 로우 리페어(Row Repair)를 수행해야 할 서브-어레이 블럭 지정(ASP)신호는 고로우 리페어(Row Repair)를 수행해야 할 서브-어레이 블럭을 지정하는 신호로서 서브-어레이 블럭 지정 제너레이터(ASP Genrerator; 도시 생략)에서 출력된다.

그리고, 상기 프리차지 수단(10)은 게이트가 로우 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호단에 접속되어 그 로우 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호가 로우상태로 입력되면 턴온되어 전원전압(Vcc)을 제 1노드(N1)로 전송하는 PMOS형 트랜지스터(MP1)와, 그 제 1노드(N1)와 노멀로우 디코더(NRD) 신호 출력단(즉, 제 2노드(N2)) 사이에 접속되어 상기 제 1노드(N1)의 전위레벨을 반전시켜 노멀 로우 디커더(NRD) 신호로서 출력시키는 제 1인버터(IV1) 및, 상기 제 1노드(N1)와 제 2노드(N2) 사이에 접속되어 제 1인버터(IV1)의 출력신호를 반전시켜 제 1인버터(IV1)의 입력측으로 피드백시키는 제 2인버터(IV2)로 구성된다.

또한, 상기 로우 리던던시 구동 수단(20)은 상기 제 1노드(N1)와 접지전원단 사이에 상호 직렬로 접속된 복수의 NMOS형 트랜지스터(MN1, MN2, MN3, MN4)로 구성되는데, 제 1 NMOS형 트랜지스터(MN1)의 게이트는 리던던시 X-어드레스신호(RXA01)를 입력받고, 제 2 NMOS형 트랜지스터(MN2)의 게이트는 리던던시X-어드레스 신호(RXA234)를 입력받으며, 제 3 NMOS형 트랜지스터(MN3)의 게이트는 리던던시 X-어드레스 신호(RXA567)를 입력받도록 접속되고, 제 4 NMOS형 트랜지스터(MN4)의 게이트는 서브-어레이 블럭 지정(ASP) 신호를 입력받도록 접속되어 있다.

상기한 구성의 일반적인 로우 리던던시 회로의 동작은 다음과 같다.

먼저, 노멀동작시의 경우, 동작 초기에는 상기 프리차지 수단(10)의 PMOS형 트랜지스터(MP1)의 게이트에 로우레벨의 로우 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호가 인가되므로, 그 PMOS형 트랜지스터(MP1)가 턴온되어 전원전압(Vcc)을 제 1노드(N1)로 전송하게 되고, 그 전송된 전원전압(Vcc)은 제 1인버터(IV1)를 통해 로우레벨로 변환되어 제 2노드(N2)를 통해 노멀 로우 디코더(NRD) 신호로서 출력되므로 노멀 로우 디코더(도시 생략)는 인에이블(Enable)되어 동작하게 된다. 이때 상기, 제 2노드(N2)에 실린 로우레벨의 신호는 제 2인버터(IV2)를 통해 하이레벨로 반전되어 상기 제 1인버터(IV1)의 입력측으로 피드백됨을 알 수 있다.

그 후, 상기 로우 어드레스 스트로브 프리차지 딜레이트 펄스(ras_pcgd) 신호가 하이레벨로 천이되면 상기 PMOS형 트랜지스터(MP1)가 턴오프되고, 이어 제 1노드(N1)가 로우레벨로 되겠지만, 상기 제 1인버터(IV1)의 입력측에는 상기 제 2인버터(IV2)의 신호(즉, 하이레벨의 신호)가 피드백되므로 제 2노드(N2)상에는 로우레벨의 노멀 로우 디코더(NRD)신호가 실리게 된다.

따라서, 노멀 로우 디코더(도시생략)는 계속 인에이블되어 동작하게 되는 것이다.

그리고, 리던던시 동작의 경우, 임의의 로우 라인(Row Line)에 연결된 메모리 셀에 결함이 발생되면 하이레벨의 리던던시 X-어드레스 신호(RXA01, RXA234, RXA567) 및 서브-어레이 블럭 지정 제너레이터(ASP Generator; 도시 생략)에서 출력되는 하이레벨의 서브-어레이 블럭지정(ASP) 신호가 로우 리던던시 구동 수단(20)을 구성하는 복수의 NMOS형 트랜지스터(MN1, MN2, MN3, MN4)의 게이트에 각각 인가되고, 그에 따라 상기 복수의 NMOS형 트랜지스터(MN1, MN2, MN3, MN4)가 모두 턴온되어 상기 제 1노드(N1)의 전원전압(Vcc)을 접지로 바이패스시키게 된다.

따라서, 상기 제 1인버터(IV1)에서는 하이레벨의 반전신호를 출력하게 되고, 그 하이레벨의 신호는 노멀 로우 디코더(NRD) 신호로서 제 2노드(N2)를 통해 노멀 로우 디코더(도시 생략)로 입력되므로, 인에이블(Enable) 중이던 노멀 로우 디코더를 디스에이블(Disable)시키고서, 결함이 발생한 해당 메모리 셀에 대한 리던던시 동작을 수행하게 된다.

여기서, 상기 리던던시 X-어드레스 신호(RXA01, RXA234, RXA567)의 생성과정에 대해 도 2를 참조하여 설명하면 다음과 같다.

동 도면에서는, 리던던시 X-어드레스 신호(RXA01, RXA234, RXA567)는 모두 유사하게 생성되므로 이 중에서 리던던시 X-어드레스 신호(RXA234)의 생성 과정에 대해서만 설명한다.

상기 리던던시 X-어드레스 신호(RXA234)를 생성하기 위해서는, 복수의 로우 리던던시 퓨즈(f1, f2, f3)에 대해 일대일로 후단에 설치되어 해당하는 퓨즈(f1, f2, f3)의 온/오프에 따른 신호를 각각 출력하는 퓨즈상태출력부(1, 2, 3)와, 이 퓨즈상태출력부(1, 2, 3)로부터의 신호를 입력받아 MOS 트랜지스터부(5)를 통해 해당하는 글로벌 X-어드레스(GXA2347:0)가 리던던시 X-어드레스 신호(RXA234)로 출력되도록 멀티플렉싱하는 멀티플렉싱부(4)를 갖추게 된다.

여기서, 상기 복수의 로우 리던던시 퓨즈(f1, f2, f3)는 결함이 발생된 로우 라인(즉 , X라인)의 어드레스에 해당하는 글로벌 X-어드레스 신호(GXA2347:0)를 지정하는 퓨즈만이 끊어지도록 프로그램되어 있다.

한편, 상기 글로벌 X-어드레스 신호(GXA2347:0)는 X-어드레스 프리디코더(X-Address Predecoder; 도시 생략)에 출력되는 신호이다.

그리고, 상기 퓨즈상태출력부(1)는 퓨즈(f1)후단과 접지전원단 사이에 설치된 제 1NMOS형 트랜지스터(1a)와, 입력측이 제 1NMOS형 트랜지스터(1a)의 게이트에 접속되고 출력측이 상기 멀티플렉싱부(4)의 일입력단에 접속된 제 1인버터(1b)와, 게이트가 그 제 1인버터(1b)의 출력측에 접속되고 드레인이 상기 제 1NMOS형 트랜지스터(1a)의 게이트와 제 1인버터(1b)의 입력측 사이에 접속된 제 2NMOS형 트랜지스터(1C) 및, 입력측이 상기 제 1인버터(1b)의 출력단과 제 2NMOS형 트랜지스터(1C)의 게이트 사이에 접속되고 출력측이 상기 상기 멀티플렉싱부(4)의 다른 입력단에 접속된 제 2인버터(1d)로 이루어진다.

또한, 상기 퓨즈상태출력부(2; 3)도 역시 상술한 퓨즈상태출력부(1)와 동일한 형태의 구성으로 되어있다.

한편, 상기 멀티플렉싱부(4)는 4입력단과 2출력단을 갖춘 복수의 멀티플렉서(MUX1, MUX2, MUX3, MUX4)로 이루어진다.

여기서, 상기 멀티플렉서(MUX1)의 입력단은 퓨즈상태출력부(1)의 제 1 및 제 2인버터(1b, 1d)와 퓨즈상태출력부(2)의 제 1인버터(2b) 및 퓨즈상태출력부(3)의 제1인버터(3b)의 출력단과 접속되고, 그 멀티플렉서(MUX1)의 출력단은 글러벌 X-어드레스 신호(GXA234_0, GXA234_1)가 드레인으로 인가되는 NMOS형 트랜지스터 (5A, 5B)의 게이트에 각각 접속된다.

또한, 상기 멀티플렉서(MUX2)의 입력단은 퓨즈상태출력부(1)의 제 1 및 제 2인버터(1b, 1d)와 퓨즈상태출력부(2)의 제 2인버터(2b) 및 퓨즈상태출력부(3)의 제 1인버터(3b)의 출력단과 접속되고, 그 멀티플렉서(MUX2)의 출력단은 글로벌 X-어드레스 신호(GXA234_2, GXA234_3)가 드레인으로 인가되는 NMOS형 트랜지스터(5c, 5b)의 게이트에 각각접속된다.

또, 상기 멀티플렉서(MUX3)의 입력단은 퓨즈상태출력부(1)의 제 1 및 제 2인버터(1b, 1d)와 퓨즈상태출력부(2)의 제 1인버터(2b) 및 퓨즈상태출력부(3)의 제 2인버터(3d)의 출력단과 접속되고, 그 멀티플렉서(MUX3)의 출력단은 글로벌 X-어드레스 신호(GXA234_4, GXA234_5)가 드레인으로 인가되는 NMOS형 트랜지스터(5e, 5f)의 게이트에 각각 접속된다.

또한, 상기 멀티플렉서(MUX4)의 입력단은 퓨즈상태출력부(1)의 제 1 및 제2인버터(1b, 1d)와 퓨즈상태출력부(2)의 제 2인버터(2d) 및 퓨즈상태출력부(3)의 제 2인버터(3d)의 출력단과 접속되고, 그 멀티플렉서(MUX4)의 출력단은 글로벌 X-어드레스 신호(GXA234_6, GXA234_7)가 드레인으로 인가되는 NMOS 형 트랜지스터(5g, 5h)의 게이트에 각각 접속된다.

이와 같이 구성된 통상적인 리던던시 x-어드레스 신호(RXA234) 생성회로에 따르면, 복수의 퓨즈(f1, f2, f3)중에서 임의의 퓨즈가 끊어지게 되면 퓨즈상태출력부(1, 2, 3)에서는 현재 퓨즈의 온/오프상태에 따른 신호를 생성하여 해당 멀티플렉서(MUX1, NUX2, MUX3, MUX4)의 입력단으로 인가하게 되고, 그 멀티플렉서(MUX1, MUX2, MUX3, MUX4)는 현재 입력된 신호를 기초로 해당하는 NMOS형 트랜지스터를 턴온시키게 되고, 그로 인해 결함이 발생된 어드레스에 해당하는 글로벌 X-어드레스 신호가 리던던시 X-어드레스 신호(RXA234)로 된다.

상술한 바와 같이, 종래의 로우 리던던시 회로는 리던던시 X-어드레스 신호 (RXA01, RXA234, RXA567)를 만들기 위해 복수의 퓨즈와 멀티플렉서를 조합하여야 되고, 최종적으로 리던던시 X-어드레스 신호(RXA01, RXA234, RXA567)와 결합 워드 라인이 존재하는 서브-어레이의 정보를 가지고 있는 서브-어레이 블럭 지정(ASP; Array Selected Pulse) 신호를 조합하여 노멀 로우 디코더 신호(NRD Signal)를 만들게 되므로, 퓨즈의 갯수는 적지만 로우 어드레스를 제어하는 멀티플렉서의 갯수가 필연적으로 많아지게 되어 회로구현이 복잡해질 뿐만 아니라 이로 인해 레이아웃시 면적을 많이 차지하게 되는 문제점이 발생된다.

따라서, 본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 멀티플렉서를 제거함으로써 회로를 간단하게 구현함과 아울러 레이아웃시 면적의 활용도를 극대화할수 있도록 된 반도체 메모리 소자의 로우 리던던시 회로를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 노멀 로우 디코더 신호를 로우상태로 프리차지시키는 프리차지 수단의 일단에 접속되어 서브-어레이 블럭 지정신호의 이력시 턴온되는 MOS형 트랜지스터와, 이 MOS형 트랜지스터의 후단과 접지전원단 사이에 설치되고 일단이 복수의 로우 리던던시 퓨즈를 내장한 퓨즈 박스 수단의 공통접속노드에 접속되어 복수의 로우 리던던시 퓨즈 중의 어느 한 퓨즈라도 끊어진 후 상기 MOS형 트랜지스터가 턴온되면 상기 노멀 로우 디코더 신호를 하이상태로 천이시키는 리던던시 제어 수단 및, 상기 복수의 퓨즈와 접지전원단 사이에 접속설치되어 상기 복수의 퓨즈 각각에 대해 해당하는 글로벌 X-어드레스 신호가 입력됨에 따라 턴온되는 복수의 MOS형 트랜지스터를 갖춘 글로벌 X-어드레스 구동 수단으로 구성된 반도체 메모리 소자의 로우 리던던시 회로가 제공된다.

상기와 같이 구성된 본 발명의 실시예에 따르면, 노멀 동작시 프리차지 수단에 의해 노멀 로우 디코더 신호가 로우상태를 유지하게 되고, 퓨즈 박스 수단 내의 임의의 퓨즈가 끊어짐에 따른 리던던시 동작시에는 노멀 로우 디코더 신호가 하이상태로 천이되어 래치되므로, 해당 결함 로우 라인에 대한 리던던시 동작이 수행된다.

도 1은 일반적인 로우 리던던시 회로의 일예를 나타낸 도면,

도 2는 도 1에 도시된 리던던시 X-어드레스 신호(RXA-234)를 생성시키는 회로의 일예를 나타낸 도면,

도 3은 본 발명의 실시예에 따른 로우 리던던시 회로를 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 프리차지 수단, 20 : 로우 리던던시 구동 수단, 30 : 리던던시 제어 수단, 40 : 퓨즈 박스 수단, 50 : 글로벌 X-어드레스 구동 수단

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 보다 상세히 설명한다.

도 3은 본 발명의 실시예에 따른 로우 리던던시 회로를 나타낸 도면으로서, 도 1에서 설명한 부분과 동일한 구성에 대해서는 참조부호를 동일하게 부여하면서 그에 대한 설명을 생략한다.

본 발명의 실시예는, 노멀 로우 디코더(NRD) 신호를 로우상태로 프리차지시키는 프리차지 수단(10)의 일단(즉, 제 1노드(N1))에 접속되어 하이레벨의 서브-어레이 블럭 지정신호(ASP Signal)가 입력되면 턴온되는 MOS형 트랜지스터(MN4; NMOS형 트랜지스터)와, 상기 MOS형 트랜지스터 (MN4)의 후단과 접지전원단 사이에 설치되고 일단(즉, 제 3노드(N3))이 복수의 로우 리던던시 퓨즈(f1~f16)를 내장한 퓨즈 박스 수단(40)의 공통접속노드에 접속되어 복수의 로우 리던던시 퓨즈 중의 어느 한 퓨즈리다 끊어진 후 상기 MOS형 트랜지스터(MN4)가 턴온되면 상기 노멀 로우 디코더(NRD) 신호를 하이상태로 천이시키는 리던던시 제어 수단(30) 및, 상기 복수의 퓨즈(f1~f16)와 접지전원단 사이에 접속설치되어 상기 복수의 퓨즈(f1~f16) 각각에 대해 해당하는 글로벌 X-어드레스 신호(GXA2347:0GXA5677:0)가 입력됨에 따라 턴온되는 복수의 MOS형 트랜지스터(51~58, 61~68; NMOS형 트랜지스터임)를 갖춘 글로벌 X-어드레스 구동 수단(50)으로 구성된다.

여기서, 상기 리던던시 제어 수단(30)은 로우 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호의 로우/하이상태에 상관없이 항상 하이레벨의 신호를 상기 퓨즈 박스 수단(40)으로 출력시키는 프리차지부(35)와, 상기 MOS형 트랜지스터(MN4)와 접지전압단 사이에서 상기 프리차지부(35)의 출력신호를 입력신호로 하여 리던던시 동작시 상기 MOS형 트랜지스터 (MN4)를 매개로 상기 프리차지 수단(10)의 제 1노드(N1)에 걸린 전원전압(Vcc)을 접지로 바이패스시키는 리던던시 구동부(37)로 구성된다.

바람직하게, 상기 프리차지부(35)는 전원전압단(Vcc)과 출력측(즉, 제3노드(N3))사이에서 게이트가 로우 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호단에 접속된 제 1MOS형 트랜지스터(MP2)와, 이 제 1MOS형 트랜지스터(MP2)의 턴온/턴오프상태에 따라 인가되는 신호레벨을 반전시키는 인버터(IV3) 및, 전원전압단(Vcc)과 출력측(즉, 제 3노드(N3))사이에서 게이트가 상기 인버터(IV3)의 출력측에 접속된 제 2MOS형 트랜지스터(MP3)으로 이루어진다.

본 발명의 실시예에서, 상기 제 1 및 제 2MOS형 트랜지스터(MP2, MP3)는 PMOS형 트랜지스터를 채용한다.

그리고, 상기 리던던시 구동부(37)는 단일의 NMOS형 트랜지스터로 이루어진다.

한편, 동 도면에서는 글로벌 X-어드레스 신호(GXA013:0)선과 그 글로벌 X-어드레스 신호(GXA013:0)를 입력으로 하는 NMOS형 트랜지스터(예컨대, 4개정도)및 그 NMOS형 트랜지스터와 상기 제 3 노드(N3) 사이에 설치되어야 할 퓨즈(예컨데, 4개정도)를 편의상 도시하지 않았는데, 이는 당업자라면 본 발명의 요지를 이해하는데 별 무리가 없기 때문이다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 소자의 로우 리던던시 회로의 작용에 대해 설명하면 다음과 같다.

먼저, 노멀 동작시에 대해 설명하면, 일단 동작 초기에는 상기 프리차지 수단(10)의 PMOS형 트랜지스터(MP1) 및 리던던시 제어 수단(30) 내의 프리차지부(35)의 제 1 MOS형 트랜지스터(MP2)의 게이트에 로우레벨의 로우 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호가 인가되므로, 그 PMOS형 트랜지스터(MP1)가 턴온되어 제 1노드(N1)에는 하이레벨의 전원전압(Vcc)이 걸리게 되고, 제 2노드(N2)에는 로우레벨의 신호가 걸리게 되므로 노멀 로우 디코더(NRD; 도시 생략)는 인에이블(Enable)되어 동작하게 된다.

이와 동시에, 상기 프리차지부(35)에서는 제 1 MOS형 트랜지스터(MP2)가 턴온되고, 제 3노드(N3)에는 하이레벨의 신호가 걸리게 된다. 그리고, 리던던시 구동부(37)를 구성하는 NMOS형 트랜지스터가 턴온된다.

이와 같이 제 1 및 제 3노드(N1, N2) 하이 상태를 유지하고 있는 상태에서 서브-어레이 블럭 지정(ASP) 신호가하이 상태로 되기 전에 X-어드레스 프리디코더(도시 생략)의 출력인 글로벌 X-어드레스신호(GXAijk)가 먼저 하이로 인에이블되어 글로벌 X-어드레스 구동 수단(50)의 해당 NMOS형 트랜지스터가 턴온되고, 그로 인해 상기 제 3노드(N3)에 걸린 전원전압(Vcc)이 해당 퓨즈 및 NMOS형 트랜지스터를 통해 접지로 바이패스되므로, 상기 제 3노드(N3)는 로우상태로 바뀌게 된다. 이 경우 상기 리던던시 구동부(37)를 구성하는 NMOS형 트랜지스터가 턴오프된다.

이어, 상기 서브-어레이 블럭 지정(ASP) 신호가 하이레벨로 되었을 경우 MOS형 트랜지스터(MN4)는 턴온되지만 상기 리던던시 구동부(37)를 구성하는 NMOS형 트랜지스터가 이전에 미리 턴오프되어 있으므로, 상기 게 1노드(N1)는 계속 하이레벨을 유지하게 되고, 따라서 노멀 로우 디코더(NRD) 신호는 로우레벨을 래치하고 있게 되어 노멀 로우 디코더(도시 생략)는 계속 인에이블되어 동작하게 된다.

이후부터는 리던던시 동작에 대해 설명한다.

먼저, 러우 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호에 의해 제 1 및 제 3노드(N1, N3)가 하이 상태로 되고, 서브-어레이 블럭 지정(ASP)신호는 X-어드레스가 입력되기 전에 로우이므로 상기 제 1노드(N1)는 하이상태로 되어 노멀 로우 디코더(NRD) 신호는 로우상태를 래치하고 있는 상태라고 설정한다.

이러한 상태에서, 결함 로우 어드레스에 해당하는 퓨즈(예컨대, f1)를 끊게 되면 해당하는 글로벌 X-어드레스 신호(즉, GXA234_0)가 하이상태로 되더라도 퓨즈(f1)가 끊어졌음으로 제 3노드(N3)는 계속 하이상태를 유지하게 되고, 이후 서브-어레이 블럭 지정(ASP) 신호가 하이상태로 바뀌게 됨에 따라 상기 리던던시 구동부(37)를 구성하는 NMOS형 트랜지스터 및 MOS형 트랜지스터(MN4)가 턴온되므로, 상지 제 1노드(N1)에 걸린 전원전압(Vcc)은 접지로 바이패스되어 그 제 1노드(N1)는 로우레벨로 바뀌게 된다. 이어, 제 1인버터(IV1)에 의해 하이레벨로 반전된 너멀 로우 디코더(NRD) 신호가 제 2노드(N2)에 실리게 된다.

그 후, 상기 서브-어레이 블럭 지정 (ASP) 신호가 로우로 바뀌더라도 래치에 의해 노멀 로우 디코더(NRD) 신호는 계속 하이상태를 유지하게 되므로, 상기 하이레벨의 노멀 로우 디코더(NRD) 신호는 노멀 로우 디코더를 디스에이블시키고 리페어 로우 디코더(Repair Row Decoder; 도시 생략)를 선택하여 리페어 워드 라인 (Repair Word Line)을 띄우게 되는 것이다.

그리고, 상술한 리던던시 동작 설명에서, 복수의 퓨즈(f1~f16)중에서 (f1)가 끊어진 것으로 설정하고 설명하였으나, 다른 퓨즈가 끊어진 경우에도 상술한 바와 유사한 동작이 행해져서 리페어 워드 라인을 띄우게 됨은 물론이다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라, 본 발명의 요지를 벗어나지 않는 범위 내에서 수정 및 변형하여 실시할 수 있음은 당연하다.

이상 설명한 바와 같은 본 발명에 의하면, 복수의 멀티플렉서를 제거함과 더불어 글로벌 X-어드레스 신호를 퓨즈 박스에 대한 입력신호로 하여 임의의 셀에 결함이 발생하였을 경우 해당 셀에 대한 리페어 동작을 수행시킴으로써, 퓨즈의 갯수는 늘지만 이를 제어하는 멀티플렉서 회로가 필요없게 되었으므로 칩면적의 상당부분을 차지하는 리던던시 회로의 레이아웃(Layout) 면적을 줄일 수 있게 되어 칩 사이즈(Chip Size)를 줄일수 있는 효과가 있다.

Claims (6)

1. 노멀 로우 디코더(NRD) 신호를 일정 레벨상태로 프리차지시키는 프리차지수단(10)의 일단 (제 1노드(N1))에 접속되어 서브-어레이 블럭 지정 (ASP) 신호의 입력시 턴온되는 MOS형 트랜지스터(MN4)와,

   상기 MOS형 트랜지스터(MN4)의 후단과 접지전원단 사이에 설치되고 일단이 복수의 로우 리던던시 퓨즈(f1~f16)의 공통접속노드에 접속되어 상기 복수의 퓨즈(f1~f16) 중에서 어느 한 퓨즈라도 끊어지게 되면 상기 노멀 로우 디코더(NRD)신호를 반전시키는 리던던시 제어 수단(30) 및,

   상기 복수의 퓨즈(f1~f16)와 접지전원단 사이에 접속설치되어 상기 복수의 퓨즈(f1~f16) 각각에 대해 해당하는 글로벌 X-어드레스 신호가 입력됨에 따라 턴온되는 복수의 MOS형 트랜지스터(55~58, 61~68)를 갖춘 글로벌 X-어드레스 구동수단(50)으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 로우 리던던시 회로.
2. 제 1항에 있어서, 상기 리던던시 제어 수단(30)은 입력되는 로우 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호의 레벨상태에 상관없이 항상 일정한 레벨의 신호를 출력시키는 프리차지부(35)와, 상기 MOS형 트랜지스터(MN4)와 접지전압단 사이에서 상기 프리차지부(35)의 출력신호를 입력신호로 하여 리던던시 동작시 상기 MOS형 트랜지스터(MN4)를 매개로 상기 제 1노드(N1)의 전원전압(Vcc)을 접지로 바이패스시키는 리던던시 구동부(37)로 구성된 것을 특징으로 하는 반도체 메모리 소자의 로우 리던던시 회로.
3. 제 2 항에 있어서, 상기 프리차지부(35)는 전원전압단(Vcc)과 출력측(N3) 사이에서 게이트가 로우 어드레스 스트로브 프리차지 딜레이드 펄스(ras_pcgd) 신호단에 접속된 제 1MOS형의 트랜지스터(MP2)와, 상기 제 1MOS형 트랜지스터(MP2)의 턴온/턴오프상태에 따라 인가되는 신호레벨을 반전시키는 인버터(IV3) 및, 전원전압단(Vcc)과 출력측(N3) 사이에서 게이트가 상기 인버터(IV3)의 출력측에 접속된 제 2MOS형 트랜지스터(MP3)으로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 로우 리던던시 회로.
4. 제 3항에 있어서, 상기 제 1 및 제 2MOS형 트랜지스터(MP2, MP3)는 PMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 로우 리던던시 회로.
5. 제 2항에 있어서, 상기 리던던시 구동부(37)는 단일의 MOS형 트랜지스터로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 로우 리던던시 회로.
6. 제 5항에 있어서, 상기 단일의 MOS형 트랜지스터는 NMOS형 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 로우 리던던시 회로.